KR100438631B1

KR100438631B1 - Ｐｌｌ 회로

Info

Publication number: KR100438631B1
Application number: KR10-2000-0014968A
Authority: KR
Inventors: 가즈아끼요시에
Original assignee: 산요덴키가부시키가이샤
Priority date: 1999-03-26
Filing date: 2000-03-24
Publication date: 2004-07-03
Also published as: EP1039640B1; CN1269640A; DE60007679T2; US6351164B1; ATE257986T1; CN1207847C; EP1039640A1; DE60007679D1; KR20010006861A; JP2000278124A; TW465192B

Abstract

단시간에 안정된 PLL을 달성할 수가 있다.

VCO(7)의 발진 신호는 분주기(2)로 분주된 후, 위상 비교기(3)에 입력된다. 위상 비교기(3)로, 분주기(2)와 기준 신호와의 위상차가 검출되고, 위상 오차가 루프 필터(4)로 평탄화됨으로써 위상 오차 신호가 얻어진다. 또한, VCO(7)의 발진 신호는 주파수 검출기(9)에도 입력되고, 소정값 또는 소정 범위에 들어가 있는지가 검출되어, 그 검출 결과에 기초하여 주파수 오차 신호가 출력된다. 주파수 오차 신호 및 위상 오차 신호는 가산된 후, VCO(7)에 제어 신호로서 입력되고, 발진 주파수가 제어된다.

Description

ＰＬＬ 회로{PLL CIRCUIT}

본 발명은 예를 들면 디지털 텔레비젼의 기저 대역 신호 등 디지털 신호에 동기한 클럭을 재생하는 회로로서 이용하기에 바람직한 PLL 회로에 관한 것이다.

최근, 텔레비젼이나 라디오 등의 무선 방송에 있어서도, 디지털 데이터에 의한 송수신 신기술이 개발되어 있고, 위성을 통한 디지털 텔레비젼 방송이나, 일부 나라에서의 지상파 디지털 텔레비젼 방송이 실용화되고 있다. 이러한 디지털 텔레비젼의 디지털 데이터를 복조할 때에는, 디지털 데이터에 동기되는 클럭에 의해 복조하는 것이 필요하다. 그것을 위해, 디지털 복조 회로에는, 디지털 데이터에 포함되는 클럭을 재생하는 클럭 재생 회로가 구비되어 있다. 일반적으로, 이러한 클럭 재생 회로는 도 3과 같이 디지털 데이터를 기준 신호로 하는 PLL 회로로 구성된다. 또한, 재생 클럭으로 복조하는 것은, 디지털 텔레비젼 신호에 한정하는 것이 아니라, 디지털 복조 전반이라고 말할 수 있다.

도 3에 있어서, 우선, 제어 전압에 기초하여 발진 주파수가 제어되는 VCXO(전압 제어형 수정 발진기(1): (1)로부터 발진 신호가 발생하고, 그 발진 신호가 분주기(2)로 분주된다. 그 후, 위상 비교기(3)로, 기준 신호와 VCXO(1)의 분주 출력 신호와의 위상차가 검출되고, 위상차에 따른 디지털 신호가 출력된다. 위상 비교기(3)의 출력 데이터는 루프 필터(4)에서 평탄화되고, PWM(Pulse Width Modulation) 회로(5)에 입력된다.

PWM 회로(5)는 루프 필터(4)의 출력 데이터에 따라서 PWM 펄스를 발생한다.PWM 회로(5)는 루프 필터(4)의 출력 데이터에 기초하여「H」 및「L」 레벨비를 갖는 펄스를 출력한다. PWM 펄스는, 일정 주파수의 펄스이지만, 입력 데이터에 따라서「H」레벨폭과「L」레벨폭과의 비율, 즉 듀티비가 변화한다. 예를 들면, 루프 필터(4)의 출력 데이터가 큰 경우, PWM 펄스의「H」 레벨폭이 넓게 되어, 듀티비가 높아진다. 반대로, 루프 필터(4)의 출력 데이터가 작은 경우, PWM 펄스의「L」 레벨폭이 넓게 되어, 듀티비가 낮아진다.

PWM 펄스는 LPF(6)에 입력되고, LPF(6)는 PWM 펄스의 고주파 성분을 제거하고 또한 평활함으로써, 디지털-아날로그 변환한다. PWM 펄스의 듀티비가 높으면, LPF(6)의 출력 레벨은 높아지고, 또한 PWM 펄스의 듀티비가 낮으면 LPF(6)의 출력 레벨은 낮아진다. LPF(6)의 출력 신호는 VCXO(1)에 인가되고, VCXO(1)의 발진 주파수가 LPF(6)의 출력 신호에 따라서 제어된다.

도 3의 회로에 있어서는, VCO(1)는 위상 비교기(3)로 기준 신호와 VCO(1)의 출력 신호와의 위상 오차에 기초하여 제어되는 것으로, VCO(1)의 발진 주파수가 기준 신호의 주파수에 실질적으로 일치하도록 PLL 회로가 제어된다.

도 3의 PLL 회로에 있어서는, 발진 주파수가 고정밀도로 설정되기 때문에, 발진기로서 VCXO가 사용되고 있다. VCXO는 수정 발진자나 바리캡 다이오드를 필요로 하기 때문에, 도 3의 회로를 집적화하는 것이 바람직하지 못하였다. 또한, 위성 디지털 텔레비젼 방송 등에서는, 기저 대역의 전송 속도가 나라나 지역에 따라 다르기 때문에, 가변 주파수 범위가 좁은 VCXO에서는 발생지마다 수정 발진자를 변경할 필요가 있었다.

상기 문제점을 해소하기 위해, 가변 주파수 범위가 넓은 VCO(전압 제어 발진기)를 사용하여, 1개의 VC0에서 모든 발생지에 대응시키는 것이 가능하다. 그러나, VCO의 가변 주파수 범위가 넓기 때문에 PLL의 인입 시간이 커지거나, 제조 상의 프로세스의 변동에 의해 VCO 자신의 발진 주파수가 어긋남으로써, PLL의 인입이 불가능하게 된다고 하는 문제가 있었다.

본 발명은, 발진 주파수와 입력 신호와의 위상 오차에 따라서 발진 주파수 신호를 제어하는 PLL 회로에 있어서, 상기 발진 주파수 신호 및 기준 신호에 따라서, 발진 주파수의 오차를 검출하는 주파수 검출기를 구비하고, 주파수 검출기의 출력 신호에 따라서 발진 주파수를 보정하는 것을 특징으로 한다.

적어도, 전압 제어형 발진기, 입력 신호와 전압 제어 발진기의 출력 발진 신호와의 위상차를 검출하는 위상 비교기와, 상기 위상차에 따라서 상기 전압 제어형 발진기의 주파수를 제어하기 위한 신호를 출력하는 루프 필터와, 상기 주파수 검출기 및 루프 필터의 출력 신호를 더욱 가산하는 가산기를 구비하는 것을 특징으로 한다.

특히, 상기 주파수 검출기는, 상기 전압 제어형 발진기의 출력 신호의 주파수를 카운트하는 제1 카운터와, 상기 제1 카운터의 카운트치가 소정값 또는 소정의 범위에 대해, 큰지, 작은지, 또는 같은지를 검출하는 비교기와, 상기 비교기의 검출 결과에 따라서 업 또는 다운 카운트하는 업다운 카운터로 이루어지고, 상기 업다운 카운터의 카운트치를 출력 신호로 하는 것을 특징으로 한다.

또한, 상기 루프 필터의 출력 신호 및 제1 계수를 승산하는 제1 승산기와, 상기 주파수 검출기의 출력 신호 및 제2 계수를 승산하는 제2 승산기를 구비하는 것을 특징으로 한다.

또한, 상기 전압 제어형 발진기의 출력 신호의 주파수를 카운트하는 제1 카운터와, 상기 제1 카운터의 카운트치가 소정값 또는 소정의 범위에 대해, 같은 것을 검출하는 비교기와, 상기 비교기의 검출 결과가 소정 시간 이상 계속되면, PLL 회로가 로크한 것을 나타내는 로크 검출 신호를 발생하는 것을 특징으로 한다.

본 발명에 따르면, 주파수 검출기로 발진 주파수의 오차를 검출하고, 그 오차에 따라서 발진 주파수를 개략 조정한다. 또한, 발진 주파수와 입력 신호와의 위상 오차에 따라서, 발진 주파수를 미세 조정한다.

도 1은 본 발명의 실시 형태를 나타낸 블록도.

도 2는 도 1의 주파수 검출기(9)의 구체예를 나타낸 블록도.

도 3은 종래 예를 나타낸 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

2 : 분주기

3 : 위상 비교기

4 : 루프 필터

5 : PWM 회로

6 : LPF

7 : VC0

8 : 기준 신호 발생기

9 : 주파수 검출기

10 : CPU

11, 12 : 승산기

13 : 가산기

도 1은 본 발명의 실시의 형태를 나타낸 도면이고, 참조 번호(7)는 제어 신호에 기초하여 발진 주파수가 제어하는 VCO, 참조 번호(8)는 고정 주파수의 기준 신호를 발생하는 기준 신호 발생기, 참조 번호(9)는 VCO(7)의 발진 신호와 기준 신호와 기초하여 VCO(7)의 발진 주파수와 원하는 주파수와의 오차를 검출하는 주파수 검출기, 참조 번호(10)는 주파수 검출기(9)로 오차 주파수를 검출할 때 목표가 되는 주파수와, 계수 α 및 β를 출력하는 CPU, 참조 번호(11)는 루프 필터(4)의 출력 데이터를 계수 α에 따라서 감쇠시키는 제1 승산기, 참조 번호(12)는 주파수 검출기(9)의 출력 데이터를 계수 β에 따라서 감쇠시키는 제2 승산기, 참조 번호(13)는 제1 및 제2 승산기(11 및 12)의 출력 데이터를 가산하는 가산기이다. 또한, 도1에 있어서, 종래 예와 동일한 회로에 대해서는 도 3과 동일한 부호를 붙이고, 설명을 생략한다.

도 1의 PLL 회로에는, 위상 비교기(3)를 통한 위상계 루프와, 주파수 검출기(9)를 통한 주파수계 루프가 구비되어 있다. 위상계 루프의 위상 오차 신호인 루프 필터(4)의 출력 데이터와, 주파수계 루프의 주파수 오차 신호인 주파수 검출기(9)의 출력 데이터는, 가산기(13)로 가산된다. 가산기(13)의 출력 데이터는 PWM 회로(5)에 인가되고, 그 출력 데이터의 크기에 따라서 듀티비가 설정된 PWM 펄스가 출력된다. PWM 펄스는 LPF(6)에서 제어 신호로 아날로그 변환되고, 제어 신호에 따라서 VCO(7)의 발진 주파수가 조절된다.

VCO(7)의 발진 신호는 분주기(2)로 분주된 후, 위상 비교기(3)에 입력된다. 위상 비교기(3)로, 분주기(2)와 기준 신호와의 위상차가 검출되고, 위상 오차가 루프 필터(4)에서 평탄화됨으로써 위상 오차 신호가 얻어진다. 따라서, 위상계 루프에서는, VCO(7)의 발진 신호와 기준 신호와의 위상이 일치하도록, VCO(7)의 발진 주파수가 제어되는 것이다.

또한, VCO(7)의 발진 신호는 주파수 검출기에도 입력된다. 주파수 검출기(9)에서는, 기준 신호 발생기(8)의 기준 신호를 기준으로 하여, VCO(7)의 발진 주파수가 계측되고, 계측된 발진 주파수가 CPU(10)에 의해 설정된 소정값 또는 소정 범위에 들어 있는지의 여부가 검출된다. 계측된 발진 주파수가 소정값 또는 소정 범위에 들어가 있지 않으면, VCO(7)의 발진 주파수가 소정값 또는 소정 범위에 들어 가도록 VCO(7)를 제어하기 위한 디지털 데이터가 주파수 검출기(9)로부터출력된다. 주파수 오차 신호로서의 디지털 데이터는 VCO(7)의 발진 주파수가 소정값 및 소정 범위에 들어갈 때까지 갱신된다. 그 후, VCO(7)의 발진 주파수가 소정값 또는 소정 범위에 들어 가면, 주파수 검출기(9)는 그 시점에서의 디지털 데이터를 고정치로 세트한다. 따라서, 주파수계 루프에서는, VCO(7)의 발진 주파수가 소정값 또는 소정 범위에 들어 가도록, VCO(7)가 제어된다.

상기한 바와 같이, 위상계 루프로 VCO(7)의 발진 주파수가 미세 조정되고, 주파수계 루프로 VCO(7)의 발진 주파수가 개략 조정되는 것이다. 주파수계 루프에 의해 VCO(7)의 발진 주파수가 개략 조정되기 때문에, PLL의 인입이 단시간에 가능하게 된다. 또한, VCO(7)의 발진 주파수가 소정값 또는 소정 범위에 들어 갔을 때에 주파수 오차 신호는 고정되므로, 그 후의 PLL은 위상계 루프로 제어되게 되어, 안정된 PLL의 인입을 달성할 수 있음과 함께, 지터를 저감할 수가 있다.

또한, 제1 및 제2 승산기(11 및 12)에 있어서, 위상계 루프 및 주파수계 루프의 각 오차 신호를 적절한 레벨로 감쇠시킴으로써, PLL의 특성을 원하는 특성으로 설정하는 것이 가능하다. 또한, 계수 α 및 β는 CPU(10)에 의해 설정되기 때문에, 간단하게 PLL의 특성을 변경하는 것이 가능하다.

도 2는 도 1의 주파수 검출기(9)의 구체예를 나타낸 도면이다. 참조 번호(21)는 CPU(10)에 의해 설정되는 분주값 n에 따라서 VCO(7)의 발진 신호 fvco를 분주하는 프로그래머블 분주기, 참조 번호(22)는 프로그래머블 분주기(21)의 출력이 입력되는 인에이블 단자를 지니고, 인에이블 기간 기준 신호 fck를 클럭으로서 카운트하는 제1 카운터이다. 발진 신호 fvco의 주파수가 높으면 인에이블 기간이 짧게 되고, 제1 카운터(22)의 카운트치 CNT1이 작아지고, 반대로 발진 신호 fvco의 주파수가 낮으면 카운트치 CNT1은 커진다. 따라서, 카운트치 CNT1에 의해 발진 주파수 fvco의 주파수의 고저를 판별할 수가 있다.

참조 번호(23)는 제1 카운터(22)의 카운트치 CNT1을 소정 범위와 비교하는 제1 비교기이고, 소정 범위는 CPU(10)로부터 입력되는 목표치 TGT 및 주파수 범위 RNG1에 의해 결정되고, 하한치가 TGT-RNG1로 설정되고 또 상한치가 TGT+RNG1로 설정된다. 참조 번호(24)는 제1 비교기(23)의 비교 결과에 따라서 업 또는 다운 카운트하고, 그 카운트치를 주파수 오차 신호로서 출력하는 업다운 카운터이다. 업다운 카운터(24)는, 카운트치 CNT1이 상한치보다 큰 경우 다운 카운트되고, 카운트치 CNT1이 하한치보다 작은 경우 업 카운트되며, 그리고 하한치 및 상한치의 범위에 들어 가면 카운트치를 유지한다.

따라서, 발진 주파수 fvco가 높으면 주파수 오차 신호가 커지는 방향으로 갱신되고, VCO(7)의 발진 주파수 fvco가 낮아지는 방향으로 제어되며, 발진 주파수 fvco가 낮으면 주파수 오차 신호가 작아지는 방향으로 갱신되고, VCO(7)의 발진 주파수 fvco가 높아지는 방향으로 제어된다. 발진 주파수 fvco가 소정의 범위에 들어 가면 주파수 오차 신호는 고정되고, 도 1의 PLL 회로의 주파수계 루프에 의한 주파수 제어가 완료한다.

도 2에 있어서는, 주파수 범위 RNG1을 임의로 설정하는 것이 가능하다. 주파수 범위 RNG1을 작게 함으로써, 주파수계 루프에 의해 VCO(7)의 발진 주파수를 좁은 범위에서 수속시키는 것이 가능하다. 이에 따라 PLL의 인입 시간을 단축할 수 있다. 또한, 전원 전압이나 온도에 의한 변동, 또한 경시 변화에 의해 VCO(7)의 발진 주파수가 변동하여도, 주파수 검출기(9)에 의해 VCO(7)의 발진 주파수를 보정할 수가 있다.

그런데, 제1 카운터(22)의 카운트치 CNT1은, 주기1/(fvco/n)당 기준 신호 fck의 수에 상당하며, 그것은 1sec당 기준 신호수의 비율과 같으므로, 이 관계를 나타내면 다음 식과 같이 된다.

로 된다. 또한, 수학식 1을 카운트치 CNT1에 대해 변형하면,

로 된다. 분주값 n 및 기준 신호의 주파수가 어떤 값에 고정되어 있다고 하면, 원하는 발진 주파수 fvco를 얻고자 하는 경우의 카운트치 CNT1이 얻어진다. 그 카운트치 CNT1에 기초하여 목표치 TNT 및 주파수 범위 RNG1이 설정된다.

또한 수학식 1을 발진 주파수 fvco에 대해 변형하면,

로 된다. 상기한 바와 같이 목표치 TGT가 카운트치 CNT1에 기초하여 설정되기 때문에, 발진 주파수 fvco는 기준 신호 주파수 fck, 목표치 TGT 및 분주값 n을 변경함으로써 임의로 설정하는 것이 가능하다. 그 때문에, 범용의 VC0를 사용하는 것이 가능하다. 또한, 기준 주파수 fck가 고정이더라도, 분주값 n이나 목표치 TGT에 의해 임의로 발진 주파수 fvco를 변경하는 것이 가능하기 때문에, 도 1의 기준 신호 발생 회로(8)에 범용의 발진자를 사용할 수 있음과 함께, 다른 블록으로 사용되는 발진자를 겸용으로 사용할 수 있다.

도 2에 있어서는, 도 1의 PLL 회로의 로크를 검출하는 회로도 도시하고 있다. 도 1의 PLL은 주파수계 루프로 VCO(7)의 발진 주파수가 제어되더라도 로크하고 있다고는 한정하지 않는다. PLL이 로크하면, VCO(7)의 발진 주파수가 소정 시간 이상 매우 좁은 범위에 들어가 있는 것을 이용하여 로크를 검출한다.

도 2에 있어서, 참조 번호(25)는 제1 카운터(22)의 카운트치 CNT1을 소정 범위와 비교하는 제2 비교기이고, 소정 범위는 CPU(10)로부터 입력되는 목표치 TGT 및 주파수 범위 RNG2에 의해 결정되고, 하한치가 TGT-RNG2로 설정되고 또한 상한치가 TGT+ RNG2로 설정된다. 카운트치 CNT1이 TGT±RNG2의 범위에 들어가면, 제2 비교기(25)로부터 인에이블 신호가 출력된다. 참조 번호(26)는 제2 비교기(25)의 인에이블 신호의 기간 기준 신호 fck를 카운트하는 제2 카운터이고, 참조 번호(27)는 제2 카운터(26)의 카운트치 CNT2가 임계값 이상으로 되었을 때 로크 검출 신호를 출력하는 제3 비교기이다. 상기한 회로에 의해, VCO(7)의 발진 주파수가 소정 시간 이상 매우 좁은 범위에 들어가 있는 것을 검출할 수가 있다.

또한, 도 2의 제1 및 제2 카운터(22 및 26)는, 카운트 중에 인에이블 신호의 입력이 중단되면 자동적으로 리셋트되는 것이다.

본 발명에 따르면, 위상계 루프와 주파수계 루프를 구비하며, 위상계 루프로 VCO의 발진 주파수가 미세 조정되고, 주파수계 루프로 VC0의 발진 주파수가 개략 조정된다. 그 때문에, 단시간 또한 안정된 PLL의 인입이 가능하게 된다.

Claims

입력 신호와 동기된 발진 주파수 신호를 획득하기 위한 PLL 회로에 있어서,

제어 신호에 따라 발진 주파수로 발진시키기 위한 전압 제어 발진기(VCO)와,

상기 입력 신호와 상기 전압 제어 발진기의 출력 신호 사이의 위상차를 검출하기 위한 위상차 검출기와,

상기 위상차 검출기의 출력 신호에 기초하여 상기 제어 신호를 출력하기 위한 루프 필터와,

상기 전압 제어 발진기의 상기 출력 신호를 기준 신호와 비교함으로써, 상기 발진 주파수의 오차를 검출하기 위한 주파수 오차 검출기와,

상기 주파수 오차를 상기 제어 신호에 가산하기 위한 가산기와,

상기 루프 필터의 상기 제어 신호에 제1 계수를 승산하기 위한 제1 승산기와, 상기 주파수 오차 검출기의 상기 출력 신호에 제2 계수를 승산하기 위한 제2 승산기를 포함하고,

상기 제1 승산기의 출력과 상기 제2 승산기의 출력은 상기 가산기에 의해 가산되며,

상기 제어 신호는 상기 주파수 오차 검출기에 의해 검출된 상기 주파수 오차에 따라 조정되어, 상기 전압 제어 발진기에 공급되는 것을 특징으로 하는 PLL 회로.
입력 신호와 동기된 발진 주파수 신호를 획득하기 위한 PLL 회로에 있어서,

제어 신호에 따라 발진 주파수로 발진시키기 위한 전압 제어 발진기(VCO)와,

상기 입력 신호와 상기 전압 제어 발진기의 출력 신호 사이의 위상차를 검출하기 위한 위상차 검출기와,

상기 위상차 검출기의 출력 신호에 기초하여 상기 제어 신호를 출력하기 위한 루프 필터와,

상기 전압 제어 발진기의 상기 출력 신호를 기준 신호와 비교함으로써, 상기 발진 주파수의 오차를 검출하기 위한 주파수 오차 검출기를 포함하고,

상기 주파수 오차 검출기는,

상기 전압 제어 발진기의 상기 출력 신호의 주파수를 카운트하기 위한 카운터와,

상기 카운터의 카운트값이 소정의 범위 내에 있는지를 검출하기 위한 비교기와,

상기 PLL 회로의 로크 상태(locked state)를 검출하기 위한 로크 검출 회로를 포함하며,

상기 제어 신호는 상기 주파수 오차 검출기에 의해 검출된 상기 주파수 오차에 따라 조정되어, 상기 전압 제어 발진기에 공급되는 것을 특징으로 하는 PLL 회로.
제2항에 있어서,

상기 주파수 오차를 상기 제어 신호에 가산하기 위한 가산기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제3항에 있어서,

상기 루프 필터의 상기 제어 신호에 제1 계수를 승산하기 위한 제1 승산기와, 상기 주파수 오차 검출기의 상기 출력 신호에 제2 계수를 승산하기 위한 제2 승산기를 포함하고,

상기 제1 승산기의 출력과 상기 제2 승산기의 출력은 상기 가산기에 의해 가산되는 것을 특징으로 하는 PLL 회로.
입력 신호와 동기된 발진 주파수 신호를 획득하기 위한 PLL 회로에 있어서,

제어 신호에 따라 발진 주파수로 발진시키기 위한 전압 제어 발진기(VCO)와,

상기 입력 신호와 상기 전압 제어 발진기의 출력 신호 사이의 위상차를 검출하기 위한 위상차 검출기와,

상기 위상차 검출기의 출력 신호에 기초하여 상기 제어 신호를 출력하기 위한 루프 필터와,

상기 전압 제어 발진기의 상기 출력 신호를 기준 신호와 비교함으로써, 상기 발진 주파수의 오차를 검출하기 위한 주파수 오차 검출기를 포함하고,

상기 주파수 오차 검출기는,

상기 전압 제어 발진기의 상기 출력 신호의 주파수를 카운트하기 위한 제1 카운터와,

상기 제1 카운터의 카운트값을 소정의 제1 설정값과 비교하기 위한 제1 비교기를 포함하며,

주파수 오차 신호는 상기 제1 비교기의 비교 결과에 따라 출력되며,

상기 제어 신호는 상기 주파수 오차 검출기에 의해 검출된 상기 주파수 오차에 따라 조정되어, 상기 전압 제어 발진기에 공급되는 것을 특징으로 하는 PLL 회로.
제5항에 있어서,

상기 주파수 오차 검출기의 상기 제1 비교기는 상기 제1 카운터의 상기 카운트값이 상기 제1 설정값에 의해 결정된 소정의 제1 범위에 있는지를 판정하고,

상기 카운트값이 상기 소정의 제1 범위보다 큰 경우에는 카운트 업(count-up) 신호가 출력되고, 상기 카운트값이 상기 소정의 제1 범위보다 작은 경우에는 카운트 다운(count-down) 신호가 출력되며,

업-다운 카운터는 상기 카운트 업 신호나 상기 카운트 다운 신호를 카운트하며, 상기 업-다운 카운터는 상기 주파수 오차 신호를 출력하는 것을 특징으로 하는 PLL 회로.
제6항에 있어서,

상기 전압 제어 발진기의 상기 출력 신호의 주파수를 카운트하기 위한 제2 카운터와,

상기 제1 카운터의 상기 카운트값이 소정의 제2 범위 내에 있는지를 검출하기 위한 제2 비교기와,

상기 제2 카운터의 카운트 결과에 기초하여 상기 PLL 회로의 로크 상태를 검출하기 위한 로크 검출 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
제5항에 있어서,

상기 주파수 오차를 상기 제어 신호에 가산하기 위한 가산기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제8항에 있어서,

상기 루프 필터의 상기 제어 신호에 제1 계수를 승산하기 위한 제1 승산기와, 상기 주파수 오차 검출기의 상기 출력 신호에 제2 계수를 승산하기 위한 제2 승산기를 포함하고,

상기 제1 승산기의 출력과 상기 제2 승산기의 출력은 상기 가산기에 의해 가산되는 것을 특징으로 하는 PLL 회로.
제9항에 있어서,

상기 전압 제어 발진기의 상기 출력 신호의 주파수를 카운트하기 위한 제2 카운터와,

상기 제1 카운터의 상기 카운트값이 소정의 제2 범위 내에 있는지를 검출하기 위한 제2 비교기와,

상기 제2 카운터의 카운트 결과에 기초하여 상기 PLL 회로의 로크 상태를 검출하기 위한 로크 검출 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.