KR100432923B1 - 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법 - Google Patents

넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법 Download PDF

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Abstract

탑재 메모리 장치의 개수의 최대값을 가정하며, 외부 지연 리플리카의 값을 고정하고 설정한다. 희망 주파수 대역은 복수의 서브 주파수 대역으로 분할되고, 출력 버퍼와 내부 지연 리플리카의 지연 시간은 모든 서브 주파수 대역에서 스위칭되고 사용되어, 실제 최대값과 실제 최소값을 내부지연 리플리카로 설정한다. 선택핀은 내부 지연 리플리카의 지연 시간을 선택한다. 따라서, 주파수 레벨과 탑재 메모리 장치의 개수에 무관하게, 희망 주파수 대역내에서 허용가능한 개수의 메모리 장치로, 레지스터에서 래치 동작시, 지연 동기 루프회로에 의해 발생되는 내부 클럭 신호의 셋업타임과 홀드타임을 충분히 확보할 수 있다.

Description

넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를 이용한 신호 발생 방법 {REGISTER CAPABLE OF CORRESPONDING TO WIDE FREQUENCY BAND AND SIGNAL GENERATING METHOD USING THE SAME}
본 발명은 레지스터 메모리 모듈에 관한 것으로, 특히 레지스터내 지연 동기 루프 (이하, DLL 이라고 함) 회로를 갖는 메모리 모듈에 관한 것이다.
고주파 대역에 대한 대응을 위해, DQ 버스와 클럭 버스용 스터브 버스토폴로지 (stub bustopology; 이하 관련 기술이라 한다.) 를 이용하는 기술이 제안되어 왔다. 관련기술에서는, 칩셋 (메모리 컨트롤러) 으로부터 송신된 외부 클럭신호 WCLK 가 각각의 메모리 모듈 기판상에 배열된 복수의 메모리 장치들로 분배된다. 한편, 관련기술에서는, 외부 C/A 버스를 통하여 칩셋으로부터 메모리 모듈로 송신된 명령/어드레스 (이하, C/A 이라고 함) 신호가 각각의 메모리 모듈 기판상에 배열된 C/A 레지스터 (이하, 레지스터라고함) 로 래치된다. 그후, 래치된 C/A 신호는 레지스터로부터 각각의 메모리 모듈로 내부 C/A 버스를 통하여 대응 메모리 장치에 내부 C/A 신호로서 분배된다.
현재, ECC 기능의 제공여부와 어느 정도의 용량이 실현되는가에 따라서, 4내지 16 개의 메모리 장치를 갖는 다양한 종류의 메모리 모듈들이 시판되고 있다. 단일 메모리 모듈상에 탑재되는 메모리 장치들의 동작 주파수는 다양하다. 반면, 관련기술에서, 동작 주파수와 탑재된 메모리 장치의 개수에 대응시켜 개별 레지스터를 사용하는 방법을 이용한다. 이는 래치회로를 구성하는 플립플롭에서 셋업타임과 홀드타임이 적절하게 유지되기 때문이다.
그러나, 임의의 동작 주파수와 임의의 개수의 탑재 메모리 장치에 대응할 수 있는 단일 레지스터를 설계하고 제조하는 경우의 부품 효율은, 동작 주파수와 탑재 메모리 장치의 개수에 대응하는 개별 레지스터를 설계하고 제조하는 경우의 부품 효율보다 높다. 즉, 요구되는 사용 주파수 대역에 대응할 수 있는, 탑재되는 메모리 장치의 개수와 무관한 레지스터가 요청되고 있다. 예를들어, 사용 주파수 대역은 200 내지 300 MHz 의 클럭주파수를 갖는다.
따라서, 본 발명의 목적은 탑재된 메모리 장치의 개수에 무관하게 넓은 주파수 대역에 대응할 수 있는 레지스터를 제공하는 것이다.
상술한 문제점들을 해결하기 위해, 본 발명에서는, DLL 회로를 레지스터에 배치한다. DLL 회로는 레지스터 외부에 배치된 외부 지연 리플리카 (replica) 와 레지스터내에 배치된 내부 지연 리플리카를 이용하여 칩셋에 의해 분배된 외부 클럭 신호에 따라서 지연 동작을 제어하고, 래치 동작을 지시하는 내부 클럭 신호를 발생시킨다. 외부 지연 리플리카는 레지스터로부터 메모리 장치까지의 내부 C/A 버스 상에서의 전파 지연 시간을 나타낸다. 내부 지연 리플리카는 레지스터 출력 유닛 (버퍼와 인버터를 구비하는 내부 C/A 버스 드라이브에 대응함) 에서의 지연시간을 나타낸다. DLL 회로의 지연 제어는 외부 지연 리플리카와 내부 지연 리플리카에 의해 나타내는 총 지연시간만큼 외부 클럭 신호를 프론트 로드 (front-load) 한다.
다음으로, 현재 폭넓게 사용하고 있는 4 내지 18 개의 탑재된 메모리 장치를 가정한다. 희망 주파수 대역은 200 내지 300 MHz 범위이다. 그후, 레지스터내 플립플롭의 래치 동작을 시뮬레이팅한다. 특히, 적절한 고정 시간 (1600ps) 을 레지스터로부터 메모리 장치까지의 최장 전파 지연시간을 갖는 18 개의 탑재 메모리 장치들에 대응하도록, 외부 지연 리플리카로 설정한다.
그결과, 레지스터의 출력 유닛 (출력 버퍼) 에 요청되는 지연특성이 사용하는 외부 클럭 신호의 주파수에 의존함을 발견하였다.
그러나, 단일 출력 버퍼, 즉 단일 내부 지연 리플리카의 지연 특성의 설정은 상술한 전체 지연 주파수에 대응할 수 있다. 특히, 출력 버퍼의 최소 지연시간 (내부 지연 리플리카) 을 1580ps 로 설정할 수 있고, 그 최대 시간을 시뮬레이션과 검사에 기초하여 1720ps 로 설정할 수 있는 경우, 단일 레지스터는 전체 희망 주파수 대역에 대응할 수 있다. 그러나, 최소값에 대한 최대값의 비는 대략 1.09, 즉 작기 때문에, 일반적인 회로는 상술한 대응관계를 실현할 수 없다. 그후, 구성한 출력 버퍼의 지연시간 (내부 지연 리플리카) 을 고려하여, 희망 주파수 대역이 200 내지 250 MHz 대역 (제 1 서브 주파수 대역) 과 250 내지 300MHz 대역 (제 2 서브 주파수 대역) 의 2 대역으로 분할한다. 또한, 2 개의 주파수 대역에 대응하는 지연 시간을 갖도록, 출력 버퍼 (내부 지연 리플리카) 를 구성한다. 출력 버퍼의 지연시간 (내부 지연 리플리카) 는 사용 주파수가 속하는 서브 주파수 대역에 따라서 스위칭된다.
구체적으로, 상술한 문제들을 해결하기 위하여, 본 발명은 상기 고려에 기초하여 다음의 특정한 구성을 갖는 레지스터 메모리 모듈용 레지스터를 제공한다.
본 발명의 제 1 양태에 따르면, 복수의 메모리 장치를 구비하는 메모리 모듈상에 탑재되는 레지스터가 제공된다. 외부 클럭 신호 및 명령/어드레스 (이하, C/A 라고 함) 신호가 메모리 모듈 외부의 칩셋으로부터 레지스터로 공급된다. 레지스터는 외부 클럭 신호로부터 내부 클럭 신호를 발생시키고, 내부 클럭 신호에 따라서 C/A 신호를 페치하여, 메모리 장치용 내부 C/A 신호를 발생시킨다. 그 레지스터에 복수의 메모리 장치에 대한 내부 C/A 신호의 도달시간에 대응하는 전파지연 신호를 나타내는 외부 지연 리플리카를 접속한다. 레지스터는 그것으로부터 내부 클럭 신호에 대응하는 내부 C/A 신호를 발생시키는 지연 시간을 지시하는 내부 지연 리플리카를 구성하고, 내부 지연 리플리카와 외부지연 리플리카와 함께 지연제어루프를 구성한다. 레지스터는 내부 지연 리플리카와 외부 지연 리플리카에 의해 지시되는 소정의 시간만큼 외부 클럭 신호를 프론트 로드함으로써 내부 클럭 신호를 발생시키는 지연 동기 루프 회로, 내부 클럭 신호에 따라서 C/A 신호를 래치하고 중간 C/A 신호를 발생시키는 플립 플롭, 및 중간 C/A 신호를 버퍼링하고 내부 C/A 신호를 출력하는 출력유닛을 구비한다.
본 발명의 제 1 양태의 레지스터에서, 출력 유닛과 내부 지연 리플리카는 각각 복수의 스위칭가능 지연 시간을 갖는다.
바람직하게는, 레지스터는 레지스터 외부에서 출력 유닛과 내부 지연 리플리카의 복수의 지연시간을 선택하는 선택유닛을 구비한다.
본 발명의 제 2 양태에 따르면, 레지스터, 레지스터에 접속된 외부지연 리플리카, 및 복수의 메모리 장치를 구비하고, 여기서, 레지스터로부터 복수의 메모리장치로의 내부 C/A 신호의 도달시간인 전파 지연시간은 복수의 메모리 장치가 소정 개수 범위에서 최대값인 경우에 대응한다.
본 발명의 제 3 양태에 따르면, 메모리 모듈과 칩 셋을 구비하는 메모리 시스템이 제공된다.
본 발명의 제 4 양태에 따르면, 메모리 모듈 외부의 칩셋으로부터 외부 클럭 신호와 C/A 신호를 수신하고, 메모리 장치용 내부 C/A 신호를 발시키는 레지스터를 구비하는, 복수의 메모리 장치를 구비하는 메모리 모듈이 제공된 메모리 시스템이 제공된다. 이 경우, 레지스터는 외부 클럭 신호를 수신하고, 소정 지연 시간에 따라서 내부 클럭 신호를 발생시키는 지연 동기 루프 (DLL) 를 구비한다. C/A 신호를 레지스터로 페치하기 위한 외부 클럭 신호의 상승 에지로부터 C/A 신호에 대응하는 내부 C/A 신호를 외부 클럭 신호에 의해 메모리 장치로 페치하는 시간까지의 외부 클럭의 필요개수는 1.5 개이다.
본 발명의 제 5 양태에 따르면, 다음의 신호 발생 방법이 제공된다.
즉, 본 발명의 제 5 양태에 따른 신호 발생 방법에서는, 복수의 메모리 장치를 구비하는 메모리 모듈상에 레지스터가 탑재된다. 레지스터는 메모리 모듈외부의 칩셋으로부터 C/A 신호를 수신하며 메모리 장치의 내부 C/A 신호를 발생시킨다. 레지스터는 복수의 외부 클럭 신호의 지연을 제어하고, 내부 C/A 신호의 메모리 장치로의 도달시간인 전파지연시간을 갖는 제 1 지연 리플리카 및 레지스터내 출력 유닛의 지연시간을 나타내는 제 2 지연 리플리카를 사용하여 내부 클럭 신호를 발생시키는 지연 동기 루프 (DLL), 및 내부 클럭 신호에 따라서 C/A 신호를 래치하고 내부 C/A 신호에 대응하는 신호를 발생시키는 플립플롭을 구비한다.
또한, 본 발명의 제 5 양태에 따르면, 신호 생성 방법은 외부 클럭 신호의 주파수가 소정의 주파수 대역에 속하며, 메모리 장치의 개수의 소정개수 범위에 속하기만 하면, 외부 클럭 신호 주파수의 임의의 레벨과 메모리 장치의 임의의 개수에 대응하는 내부 C/A 신호를 발생시키는 방법이다. 신호 발생 방법에서, 소정 개수 범위내에서 최대값에 대응하여 제 1 지연 리플리하는 고정하고 설정하며, 복수의 서브 주파수 대역으로 소정 주파수 대역은 분할하고, 복수의 서브 주파수 대역의 각각에 대하여 제 2 지연 리플리카에 의해 지시되는 지연시간을 스위칭하도록 설정하며, 복수의 서브 주파수 대역들 중에서 실제 사용하는 외부 클럭 신호의 주파수가 속하는 서브 주파수 대역에 따라서 제 2 지연 리플리카의 지연시간을 스위칭한다.
도 1 은 본 발명의 실시형태에 따른 메모리 모듈의 동작 환경을 나타내는 개략도.
도 2 는 본 발명의 실시형태에 따른 레지스터의 개략 구조를 나타내는 도면.
도 3 은 도 2 에 나타낸 내부 지연 리플리카의 구조의 일예를 나타내는 도면.
도 4 는 레지스터의 출력 유닛내 지연의 주파수 의존성을 나타내는 도면.
도 5 는 도 2 에 나타낸 레지스터의 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명*
10: 클럭 발생기 20: 칩셋
30: 메모리 모듈 40: 레지스터
50: 외부 지연 리플리카 60: DRAM 장치
100: WCLK 버스 110: WCLK 버스
120: 외부 C/A 버스 130: 내부 C/A 버스
150: 종단 저항 401: 클록용 입력회로
402: DLL 회로 403: 내부지연 리플리카
404: 선택핀 405: CA 신호용 입력회로
406: 프리드라이브 407: 출력 인버터
501: 제 1 지연회로 502: 제 2 지연회로
503: 셀렉터
도 1 내지 5 를 참조하여, 본 발명의 실시형태에 따른 레지스터, 및 그 레지스터를 갖는 레지스터 메모리 모듈을 설명한다.
본 발명의 실시형태에 따르면, 레지스터는 4 내지 18 개의 메모리 장치를 갖는 메모리 모듈에 대응하며, 또한 200 내지 300MHz의 동작 주파수 대역에 대응할 수 있다. 레지스터를 상세하게 설명하기 전에, 레지스터 메모리 모듈, 클럭 발생기, 칩셋 등의 전체 구조를 설명한다. 여기서, 메모리 장치로서, 각각의 면에 9 개의 DRAM 장치를 구비하는 총 18 개의 DRAM 장치를 갖는 메모리 모듈을 설명한다. 실시형태에 따르면, 메모리 모듈은 컴퓨터의 마더보드상에 배치된 소켓에 삽입하여 사용할 수 있다.
도 1을 참조하면, 마더보드 (미도시) 는 클럭 발생기 (10), 칩셋 (20), 복수의 메모리 모듈 (30)을 구비한다. 클럭 발생기 (10) 과 칩셋 (20) 은 메모리 모듈 (30) 과 함께, 실시형태에 따른 메모리 시스템을 구성한다. 각각의 메모리 모듈 (30) 은 그 위에 탑재된 레지스터 (40), 외부 지연 리플리카 (50), 복수의 DRAM 장치 (60) 를 구비한다.
클럭 발생기 (10) 는 칩셋 (20) 에 베이직 클럭을 공급한다. 칩셋 (20) 은 베이직 클럭에 따라서 메모리 모듈 (30) 의 레지스터 (40) 에 C/A 신호 S120 등을 공급한다. 나중에 설명하겠지만, 레지스터 (40) 은 DLL 회로와 내부 지연 리플리카를 구비한다. 레지스터 (40) 은 C/A 신호 S120 에 따라서 내부 C/A 신호 S130 을 발생시키며, 내부 지연 리플리카와 외부지연 리플리카 (50) 를 사용하여 DLL 회로의 지연량을 제어한다.
외부 지연 리플리카 (50) 은 메모리 모듈 (30) 상의 모든 DRAM 장치에 공통적으로 사용된다. 즉, 실시형태에 따르면, 외부 지연 리플리카 (50) 는 모든 4 내지 18 개의 DRAM 장치 (60) 에 대응하도록 설정된다. 구체적으로, 대응하는제공된 DRAM 장치의 개수의 최대값, 즉 18 개의 DRAM 장치를 제공하는 경우 레지스터 (40) 로부터 DRAM 장치 (60) 로의 지연 시간 (1600ps) 는 외부 지연 리플리카 (50) 로 설정된다.
보다 구체적으로, 이 실시형태에 따르면, DQ 버스 (미도시) 와 WCLK 버스 (100, 110) 은 92 개의 스터브 구조를 갖는다. 특히, DRAM 장치 (60) 용 WCLK 버스 (100) 는 메모리 모듈 (30) 의 일면상에 탑재된 모든 DRAM 장치 (60) 에 배치된다. DRAM 장치 (60) 용 WCLK 버스 (100) 에 공급되는 클럭은, 레지스터 (40) 용의 WCLK 버스 (110) 에 공급되는 클럭 WCLK 로부터 구별되도록 클럭 WCLKd 라고 한다.
다음으로, 또한 이 실시형태에 따르면, WCLK 버스 (100) 는 DRAM 장치 (60) 용의 외부 클럭 신호 WCLKd 와 그 외부 클럭 신호 WCLKd 의 반전 신호 WCLKd_b 로 이루어진 상보 신호를 전파시킨다. 기준 심볼 "_b" 는 반전을 의미하고, 다른 다음에 언급하는 신호들은 그것과 동일하다. WCLK 버스 (110) 는 외부 클럭 신호 WCLK 과 그 외부 클럭 신호 WCLK 의 반전 신호 WCLK_b 로 이루어진 상보 신호를 전파시킨다. 칩셋 (20) 으로부터 메모리 모듈 (30) 로 전송되는 C/A 신호 S120 용 버스 (외부 C/A 버스; 120) 는 대략 25 개의 스터브 구조를 갖는다. 스터브 구조를 갖는 버스들은 종단 저항 (150) 에 의해 마무리된다. 레지스터 (40) 으로부터 각각의 DRAM 장치 (60) 로 전송되는 내부 C/A 신호 S130 용 버스 (내부 C/A 버스; 130) 는, 2 단계 버스 구조 (이하, 이중 T-브랜치 구조라고함) 를 사용한다.
상기 설명으로 알 수 있는 바와 같이, 외부 지연 리플리카 (50) 는 탑재된DRAM 장치의 개수가 최대일 때, 내부 C/A 버스 (130) 의 전파 지연을 고려하여 설정할 수 있다.
도 2 를 참조하면, 레지스터 (40) 는 클럭용 입력 회로 (401), DLL 회로 (402), 및 내부지연 리플리카 (403) 를 구비한다. 클럭용 입력 회로 (401) 은 외부 클럭신호 WCLK 및 반전 신호 WCLK_b 를 입력받아 클럭 신호 WCLKint를 발생시킨다. 즉, 클럭 신호 WCLKint 는 외부 클럭 신호 WCLK 와 반전 신호 WCLK_b 사이의 교차점을 사용하여 발생되며, 전압변화의 영향을 억제한 조절된 클럭 신호 WCLK 이다. DLL 회로 (402) 는 클럭 신호 WCLKint 를 수신하고, 내부 지연 리플리카 (403) 와 외부지연 리플리카 (50) 를 사용하여 지연을 제어하여, 내부 클럭 신호 CLKint를 발생시킨다.
여기서, 내부 클럭 신호 CLKint 는 레지스터 (40) 에 입력된 외부 클럭 신호 WCLK를 소정의 지연시간 만큼 프론트로드함으로써 얻은 클럭 신호이다. 지연시간은 내부 지연 리플리카 (403) 에 의해 지시되는 지연시간과 외부지연 리플리카 (50) 에 의해 지시되는 지연시간의 합과 동일하다. 내부지연 리플리카 (403) 에 의해 지시되는 지연시간은 레지스터 (40) 의 출력 유닛의 출력 버퍼 지연시간에 대응한다. 출력 버퍼 지연시간은 내부 클럭 신호 CLKint 로부터 내부 C/A 신호 CAout (도 1 의 S130) 까지의 지연시간이다. 레지스터 (40) 의 출력 유닛은 프리드라이브 (406) 과 출력 인버터 (407) 를 갖는 드라이브를 구비한다. 외부 지연 리플리카 (50) 에 의해 지시되는 지연시간은 메모리 모듈 (30) 상의 내부 C/A 신호 CAout (S130) 의 전파 지연 시간을 나타낸다. 전파지연시간은 내부 C/A신호 CAout 의 DRAM 장치 (60) 로의 도달시간이다.
구체적으로, 레지스터 (40) 의 출력 버퍼의 지연시간과 내부 지연 리플리카 (403) 의 전파 지연 시간은 사용 주파수 대역을 제 1 및 제 2 서브 주파수 대역으로 분할하는 조건하에서, 지연 시간들을 제 1 및 제 2 서브 주파수 대역에 대응할 수 있도록 설정한다.
도 3 은 내부 지연 리플리카 (403) 의 구조의 일예를 나타낸다. 내부 지연 리플리카 (403) 는, 서로 병렬인 제 1 지연 회로 (501) 와 제 2 지연회로 (502) 를 구비하고, 제 1 지연회로 (501) 와 제 2 지연회로 (502) 의 출력측에 접속된 셀렉터 (503) 를 구비한다. 제 1 지연 회로 (501) 에서, 5 개의 인버터가 직렬로 접속된다. 제 2 회로 (502) 에서는, 3 개의 인버터가 직렬로 접속된다. 셀렉터 (503) 는 2 개의 스위치 (503a, 503b) 및 하나의 인버터를 구성하기 위해 2 개의 pMOS 트랜지스터와 2 개의 nMOS 트랜지스터를 구비한다. 또한, 셀렉터 (503) 는 스위치 (503a, 503b) 와 인버터에 접속되는 선택핀 (404) 을 구비한다.
고레벨 포텐셜이 선택핀 (404) 에 인가되는 경우, 스위치 (503a) 는 스위치온되며 스위치 (503b) 는 스위치오프된다. 반대로, 저레벨 포텐셜이 선택핀 (404) 에 인가되는 경우, 스위치 (503a) 는 스위치오프되며 스위치 (503b) 는 스위치온된다. 즉, 고레벨 포텐셜이 선택핀 (404) 에 인가되는 경우, 제 1 지연회로 (501) 의 지연시간이 선택된다. 저레벨 포텐셜이 선택 핀 (404) 에 인가되는 경우, 제 2 지연 회로 (502) 의 지연시간이 선택된다. 선택된 지연 시간과 외부 지연 리플리카 (50) 의 지연시간은 내부 클럭 신호 CLKint 의 발생에 기여한다.
도 3 을 통하여 명백하게 알 수 있는 바와 같이, 제 1 지연 회로 (501) 의 지연시간은 제 2 지연 회로 (502) 의 지연시간보다 길다. 따라서, 제 1 서브 주파수 대역이 제 2 주파수 대역보다 낮은 경우, 나중에 설명하겠지만, 제 1 지연 회로 (501) 는 제 1 서브 주파수 대역에 대응하고, 제 2 지연 회로는 제 2 서브 주파수 대역에 대응한다.
한편, 레지스터의 출력 유닛은 다음과 같이 구성된다. 즉, 고레벨 포텐셜이 선택핀 (404) 에 인가되는 경우, 신호는 프리드라이브 (406) 를 통하여 송신되어 보다 긴 지연 시간이 추가된다. 고레벨 포텐셜이 선택핀 (404) 에 인가되는 경우, 신호는 프리드라이브 (406) 를 바이패스하여, 더 짧은 지연시간이 추가된다.
도 2 와 3 을 통하여 알 수 있는 바와 같이, 선택 핀 (404) 에 의해 레지스터 (40) 외부에서 레지스터 (40) 내 출력 버퍼의 지연 시간은 내부 지연 리플리카 (403) 의 지연시간을 용이하게 스위칭한다. 선택핀 (404) 는 메모리 모듈의 다른 핀과 함께 제공하거나, 레지스터 (40) 에 탑재된 모드 플립플롭의 출력을 사용할 수 있다.
도 2 를 다시 참조하면, 외부 C/A 버스 (120) 를 통하여 전파하는 C/A 신호, CAin_i 내지 CAin_j (도 1 의 S120) 는 실시형태에 따라서 모든 신호를 처리하는 내부 C/A 신호 발생을 거치게 된다. 다음에서는, 하나의 C/A 신호 CAin_j 를 예로서 설명한다.
C/A 신호 CAin_j 는 레지스터 (40) 에 입력된다. 그후, 입력된 C/A 신호 CAin_j 는 CA 신호용 입력 회로 (405) 에 의해 기준 전압 Vref 와 비교되며, 전압변화의 영향을 억제함으로써 얻어지는 C/A 신호 CAint 로 변환된다. 인버터는 CA 신호용 입력 회로 (405) 에 배치되고, C/A 신호 CAint 는 C/A 신호 CAin_j 의 반전 신호이다. 또한, 도 5 를 참조하면, 나중에 설명하겠지만, C/A 신호 CAint 는 간단한 설명을 위해 실제신호로 표시하며, 플립플롭 FF 의 데이터 입력 터미널 D 에 입력된다.
플립플롭 FF 는 포지티브-에지-트리거형 플립플롭이다. 내부 클럭 신호 CLKint 는 플립플롭 FF 의 클럭 입력 터미널 CK 에 입력된다. 플립플롭 FF 는 클럭 입력 터미널 CK 에 입력된 내부 클럭 신호 CLKint 의 포지티브 에지 (상승 에지) 에서 데이터 입력 터미널 D 에 입력된 C/A 신호 CAint 를 래치한다. 플립플롭 FF 는 다음 포지티브 에지까지, 데이터 출력 터미널 Q 로부터 래치된 신호 (C/A 신호 CAint 의 값)을 중간 C/A 신호로서 출력한다.
중간 C/A 신호는 레지스터 (40) 의 출력 유닛을 통하여 설정되고, 또한, 내부 C/A 신호 CAout_j (도 1 의 S130) 으로서 내부 C/A 버스 (130) 로 송신된다. 상술한 바와 같이, 레지스터 (40) 의 출력 유닛은 프리 드라이브 (406) 와 출력 인버터 (407) 를 구비하는 드라이브 (내부 C/A 버스 드라이브) 를 구비한다. 내부 C/A 신호 CAout_i 내지 CAout_j 는 내부 C/A 버스 (130) 로 전파되고, DRAM 장치 (60) 로 공급된다.
다음으로, 도 4 와 5 를 참조하여 실시형태에 따른 특정 번호들을 사용하여레지스터 등의 동작원리를 설명한다.
도 4 는 레지스터 (40) 의 출력 버퍼에 요청되는 출력 버퍼의 지연의 주파수 특성을 나타낸다. 출력 버퍼의 지연은 레지스터 (40) 의 출력 유닛의 지연을 의미하고 이하 OBD 라 한다.
도 5 는 외부 클럭 신호 WCLK 가 300MHz 인 경우의 타이밍도이다.
이하, 명확한 이해를 위해 상술한 레지스터의 구조와 동작을 설명한다. 본 발명은 하기의 특정 설명에만 제한되는 것은 아니다.
이 실시형태에 따르면, 메모리 시스템에서, 사용 주파수 대역은 200 내지 300MHz 이고, 하나의 메모리 모듈 (30) 상에 탑재된 메모리 장치의 개수는 4 내지 18 개이다. 메모리 모듈 (30) 의 로드는 조절된다. 즉, 레지스터 (40) 로부터 DRAM 장치 (60) 로의 지연 시간 (내부 C/A 버스 (130) 상의 전파지연시간) 은 메모리 장치가 18 개인 경우에 1600ps 이고, 메모리 장치가 4 개인 경우에 1600ps 이다. 또한, 외부 지연 리플리카 (50) 의 지연시간은 1600ps 이다.
상기 전제하에, 레지스터 (40) 의 플립플롭 FF 의 셋업타임과 홀드 타임을 만족시키는 출력 버퍼의 지연시간의 최대값과 최소값 (OBD_max 와 OBD_min) 의 주파수 특성을 체크함으로써, 도 4 에 나타낸 특성을 얻을 수 있다.
도 4 의 특성으로부터 명백히 알 수 있는 바와 같이, 사용 주파수 대역이 200 내지 300 MHz 일 경우, 단일의 출력 버퍼가 주파수 대역을 커버한다. 한가지 지연량만을 설정할 수 있는 내부 지연 리플리카를 사용하는 경우에, 지연량의 최대값을 1720ps 로 설정하고, 최소값을 1580ps 로 설정하는 것이 필요하다.즉, 내부 클럭 신호 CLKint 의 상승에지가 존재할 수 있는 타임존은 단지 140ps (=1720-1580ps) 이다.
이 실시형태에 따르면, 상기 출력 버퍼, 즉 내부 지연 리플리카는 현재 기술을 사용하여 구성하기는 매우 어렵기 때문에, 사용 주파수 대역 (200 내지 300 MHz) 을 250MHz를 경계로 갖는 200 이상 250 MHz 이하, 및 250 보다 크고 300MHz 이하의 2 개의 서브 주파수 대역으로 분할한다.
도 4 를 참조하면, 사용 주파수 대역을 250MHz 를 경계로 갖는 2 개의 서브 주파수 대역으로 분할하는 경우, 다음을 알 수 있다. 즉, 200 내지 250MHz 의 제 1 서브주파수 대역의 경우에, 출력 버퍼, 즉 내부 지연 리플리카 (403) 의 지연량은 2720ps 의 최대값과 1580ps 의 최소값을 가질수 있다. 250 내지 300MHz 의 제 2 서브 주파수 대역의 경우에, 출력 버퍼, 즉 내부 지연 리플리카 (403) 의 지연량은 1720ps 의 최대값과 1080ps 의 최소값을 가질 수 있다. 그결과, 출력 버퍼 (내부 지연 리플리카) 의 출력 버퍼의 지연양의 최대값과 최소값사이의 차이는 제 1 서브 주파수 대역에서 1140ps (최대값/최소값은 대략 1.72) 이고, 제 2 주파수 대역에서는 640ps (최대값/최소값은 대략 1.59) 이다. 이는 제 1 및 제 2 서브주파수 대역 양자에서 최대값/최소값이 충분히 허용가능한 값이라는 것을 의미한다.
이 실시형태에 따르면, 상기 원리에 기초하여, 사용 주파수 대역을 2 개의 대역으로 분할하고, 그 2 개의 주파수 대역에 대응하는 지연시간을 스위칭할 할 수 있도록 출력 버퍼 유닛과 내부 지연 리플리카 (403) 에 설정한다. 또한, 레지스터 (40) 외부에서 지연 시간의 스위칭이 가능하도록 선택핀 (404) 을 제공한다. 보다 구체적으로, 내부 지연 리플리카 (403) 는, 선택 핀 (404) 에 입력된 신호에 따라서 셀렉터 (503) 에 의해 선택되는 제 1 지연 회로 (501) 와 제 2 지연회로 (502) 를 갖는다.
도 4 에 나타낸 예를 고려하면, 제 1 지연 회로 (501) 는 200 내지 250 MHz 의 (제 1 서브 주파수 대역) 의 주파수 대역에 대응하고, 제 2 지연 회로 (502) 는 250 내지 300 MHz (제 2 서브 주파수 대역) 의 주파수 대역에 대응한다.
도 5 는 상기 구성된 레지스터 (40) 를 갖는 메모리 시스템의 타이밍도를 나타낸다. 도 5를 참조하면, 기준 신호 D1 은 칩셋 (20) 의 C/A 신호의 억세스 시간의 변화와 외부 C/A 버스 (120) 의 채널 차이에 기인한 지연 스큐를 표시한다. 기준 심볼 D2 는 C/A 신호용 입력 회로 (405) 의 지연을 표시한다. 기준 심볼 DRep1 은 소정 값 (1600ps) 으로 고정되고 설정되는 외부 지연 리플리카 (50) 의 지연시간을 표시한다. 기준 심볼 DRep2 는 내부 지연 리플리카 (403) 의 지연 시간을 표시하고, 출력 버퍼의 지연 시간과 매치하도록 최대값 DRep2max 와 최소값 DRep2min 을 갖도록 설정된다. 또한, 이 예에서, 외부 클럭 신호 WCLK 는 300 MHz 이고, 따라서 내부 지연 리플리카 (403) 의 지연 시간의 최대값 DRep2max 와 최소값 DRep2min 은 각각 1720ps 와 1080ps 이다.
내부 지연 리플리카 (403) 과 외부 지연 리플리카 (50) 를 상술한 바와 같이 구성하는 경우, 내부 클럭 신호 CLKint 의 포지티브 에지가 존재할 수 있는 주파수 대역은 내부 지연 리플리카 (403) 의 최대값 DRep2max 와 최소값 DRep2min 사이의차이를 형성하는 주파수 대역 (사선으로 나타낸 윈도우) 이다.
또한, 도 5 를 통하여 알 수 있는 바와 같이, 본 발명에 따르면 셋업타임 (tS) 과 홀드타임 (tH) 이 충분히 홀딩되었는지 여부를 확인하기 위하여, 레지스터 (40) 의 래치동작을 다음과 같이 수행한다. 즉, 셋업타임 (tS) 의 시작점은 입력회로 (405) 의 지연시간의 최대값 D2max를 고려하여 결정하고, 홀드타입 (tH) 의 끝점은 입력회로 (405) 의 지연시간의 최소값 D2min 을 고려하여 결정한다.
또한, 도 5 를 참조하면, 내부 클럭 신호 CLKint 이 현재 주파수 대역에서 임의의 시점에 상승할지라도, 셋업타임 (tS) 와 홀드타임 (tH) 이 충분히 확보될 수 있음을 알 수 있다.
또한, 사용 주파수 대역을 출력 버퍼의 지연의 주파수 의존성을 고려하여 복수의 주파수 대역으로 분할하며, 내부 지연 리플리카 (403) 의 지연 시간의 최대값 DRep2max 와 최소값 DRep2min 을 구현할 수 있다. 따라서, 내부 지연 리플리카 (403) 의 지연시간의 최대값 DRepmax 와 최소값 DRep2min 은 서브 주파수 대역과 실제 사용 주파수가 어느 서브 주파수 대역에 속하느냐에 따라서 적절한 값으로 스위칭된다. 그결과, 사용 주파수가 추정한 사용 주파수 대역내에 존재하기만 하면, 셋업타임 (tS) 과 홀드타임 (tH) 은 임의의 주파수에 대응하도록 충분히 보장된다. DRAM 장치 (60) 에서, CA 신호의 중심 (도 5 의 타이밍 T2 에서) 에서 외부 클럭 신호의 상승 에지가 형성된다 . 따라서, 유사하게, 셋업타임 (tS) 과 홀드타임 (tH) 이 충분하게 확보된다.
도 5 를 통하여 명백히 알 수 있는 바와 같이, C/A 신호를 레지스터 (40) 으로 페치하는 외부 클럭 신호 WCLK 의 상승 에지로부터 DRAM 장치 (60) 의 C/A 신호를 사용하기 위한 타이밍 (즉, 추가 대기시간)까지의 외부 클럭의 필요개수가 1.5 로 억제된다.
본 발명은 상기 실시형태를 예로서 설명하였지만, 여기에만 제한되지는 않는다. 예를들어, 상기 실시형태에 따르면,지연 FF (D-FF) 는 플립 플롭을 예로서 나타내었다. 그러나, 상술한 D-FF 대신에 본 발명의 사상을 벗어나지 않고 다른 플립플롭을 사용할 수 있다.
상술한 바와 같이, 본 발명에서, 외부 지연 리플리카는 탑재된 메모리 장치의 개수의 최대값에 대응하도록 미리 설정되고 고정된다. 또한, 본 발명에서, 희망 주파수 대역은 복수의 서브 주파수 대역으로 분할되고, 출력 버퍼와 내부 지연 리플리카는 모든 서브 주파수 대역에서 스위칭되고 사용된다. 그결과, 실제 최대값과 최소값은 출력 버퍼와 내부 지연 리플리카로 설정된다. 따라서, 희망 주파수 대역을 갖는 메모리 장치의 개수가 메모리 장치의 허용가능한 개수를 초과하지 않으면, 탑재 메모리 장치의 주파수 레벨과 개수에 무관하게 레지스터내의 래치 동작에 대한 셋업 타임과 홀드 타입을 충분히 확보할 수 있다. 특히, 상술한 이점은 동작 주파수 대역이 200MHz 이상인 경우에 현저하다. 동작 주파수가 300 MHz 이하인 경우, 상기 이점은 위에 예시한 바와 같이 용이하게 실시할 수 있다.

Claims (18)

  1. 복수의 메모리 장치를 구비하는 메모리 모듈상에 탑재되며, 메모리 모듈 외부의 칩셋으로부터 외부 클럭 신호와 명령/어드레스 신호를 수신하고, 상기 외부 클럭 신호로부터 내부 클럭 신호를 발생시키고, 상기 내부 클럭 신호에 따라서 상기 명령/어드레스 신호를 페치하여 상기 메모리 장치에 대한 내부 명령/어드레스 신호를 발생시키는 레지스터로서,
    상기 레지스터는 상기 내부 명령/어드레스 신호의 상기 복수의 메모리 장치로의 도달시간에 대응하는 전파 지연시간을 나타내는 외부 지연 리플리카에 접속되며;
    상기 레지스터는,
    상기 내부 클럭 신호로부터 상기 내부 클럭 신호에 대응하는 상기 내부 명령/어드레스 신호의 발생까지의 지연시간을 지시하는 내부 지연 리플리카;
    상기 내부 지연 리플리카 및 상기 외부 지연 리플리카와 함께 지연 제어 루프를 구성하며, 상기 내부 지연 리플리카 및 상기 외부 지연 리플리카에 의해 지시된 소정 시간 만큼 상기 외부 클럭 신호를 프론트로드하여 상기 내부 클럭 신호를 발생시키는 지연 동기 루프회로;
    상기 내부 클럭 신호에 따라서 상기 명령/어드레스 신호를 래치하여 중간 명령/어드레스 신호를 발생시키는 플립 플롭; 및
    상기 중간 명령/어드레스 신호를 버퍼링하여 상기 내부 명령/어드레스 신호를 출력하는 출력유닛을 구비하며,
    상기 출력 유닛과 상기 내부 지연 리플리카는 복수의 스위치가능 지연 시간을 갖는 것을 특징으로 하는 레지스터.
  2. 제 1 항에 있어서,
    상기 출력 유닛과 상기 내부 지연 리플리카의 상기 복수의 지연 시간들 중에서 하나를 상기 레지스터 외부로부터 선택하는 선택수단을 더 구비하는 것을 특징으로 하는 레지스터.
  3. 제 1 항에 있어서,
    상기 출력 유닛은 복수의 프리드라이브와 출력 인버터를 구비하는 드라이브를 구비하는 것을 특징으로 하는 레지스터.
  4. 제 1 항에 있어서,
    메모리 장치의 개수가 소정 개수 범위 이내인 경우에는, 상기 외부 지연 리플리카와 상기 내부 지연 리플리카는 각각 모든 상기 메모리 장치용으로 공통적으로 사용되는 것을 특징으로 하는 레지스터.
  5. 제 4 항에 있어서,
    상기 외부 지연 리플리카는, 메모리 장치의 개수가 상기 소정 개수 범위 내의 최대값과 매칭하는 경우에 대응하여 설정되는 것을 특징으로 하는 레지스터.
  6. 제 5 항에 있어서,
    상기 소정 개수 범위는 4 이상 18 이하인 것을 특징으로 하는 레지스터.
  7. 제 6 항에 있어서,
    상기 외부 클럭 신호와 상기 내부 클럭 신호의 주파수는 200MHz 이상 300MHz 이하인 것을 특징으로 하는 레지스터.
  8. 제 7 항에 있어서,
    상기 내부 지연 리플리카는, 상기 외부 클럭 신호와 상기 내부 클럭 신호의 주파수가 200MHz 이상 250MHz 이하인 경우에 대응하는 제 1 지연 시간, 및 상기 외부 클럭 신호와 상기 내부 클럭 신호의 주파수가 250MHz 보다 크고 300MHz 이하인 경우에 대응하는 제 2 지연 시간을 갖는 것을 특징으로 하는 레지스터.
  9. 제 8 항에 있어서,
    상기 외부 지연 리플리카로 설정된 전파 지연 시간은 1600ps 이고,
    상기 내부 지연 리플리카의 상기 제 1 지연 시간은 2720ps 의 최대값과 1580ps 의 최소값을 가지며,
    상기 내부 지연 리플리카의 상기 제 2 지연 시간은 1720ps 의 최대값과1080ps 의 최소값을 갖는 것을 특징으로 하는 레지스터.
  10. 제 1 항에 따른 레지스터, 상기 레지스터에 접속된 외부 지연 리플리카, 및 복수의 메모리 장치를 구비하는 메모리 모듈로서,
    상기 레지스터와 상기 복수의 메모리 장치로부터의 내부 명령/어드레스 신호의 도달시간에 대응하는 전파 지연 시간은, 상기 메모리 장치의 개수가 소정 개수 범위내에서 최대인 경우의 시간과 매칭하는 것을 특징으로 하는 메모리 모듈.
  11. 제 10 항에 따른 메모리 모듈, 및 외부 클럭 신호와 명령/어드레스 신호를 상기 메모리 모듈에 공급하는 칩셋을 구비하는 것을 특징으로 하는 메모리 시스템.
  12. 복수의 메모리 장치를 구비하는 메모리 모듈상에 탑재되며, 메모리 모듈 외부의 칩셋으로부터 외부 클럭 신호와 명령/어드레스 신호를 수신하여, 상기 메모리 장치용 내부 명령/어드레스 신호를 발생시키는 레지스터를 구비하는 메모리 시스템으로서,
    상기 레지스터는 상기 외부 클럭 신호를 수신하여 소정 지연 시간에 따라서 내부 클럭 신호를 발생시키는 지연 동기 루프 회로를 구비하고,
    상기 명령/어드레스 신호를 상기 레지스터로 페치하는 상기 외부클럭 신호의 상승에지로부터 상기 명령/어드레스 신호에 대응하는 상기 내부 명령/어드레스 신호를 상기 메모리 장치로 상기 외부 클럭 신호만큼 페치하는 타이밍까지의 외부 클럭의 필요개수는 1.5 인 것을 특징으로 하는 메모리 시스템.
  13. 복수의 메모리 장치를 구비하는 메모리 모듈상에 탑재되며,
    메모리 모듈 외부의 칩셋으로부터 외부 클럭 신호와 명령/어드레스 신호를 수신하여 상기 메모리 장치용 내부 명령/어드레스 신호를 발생시키며,
    복수의 상기 외부 클럭 신호의 지연을 제어하고 상기 내부 명령/어드레스 신호의 상기 메모리 장치로의 도달시간에 대응하는 전파 지연시간을 갖는 제 1 지연 리플리카, 및 상기 레지스터내의 출력 유닛의 지연 시간을 지시하는 제 2 지연 리플리카를 사용하여 상기 내부 클럭 신호를 발생시키는 지연 동기 루프회로, 및 상기 명령/어드레스 신호를 래치하고 상기 내부 명령/어드레스 신호에 대응하는 신호를 발생시키는 플립플롭을 구비하는 레지스터를 사용하며, 상기 외부 클럭 신호의 주파수가 소정 주파수 대역에 속하고 상기 메모리 장치의 개수가 소정 개수 범위에 속하는 경우, 상기 외부 클럭 신호의 상기 주파수의 임의의 레벨과 상기 메모리 장치의 임의의 개수에 대응하는 상기 내부 명령/어드레스 신호를 발생시키는 방법으로서,
    상기 소정 개수 범위내의 최대값에 대응하는 상기 제 1 지연 리플리카를 고정하고 설정하는 단계;
    상기 소정 주파수 대역을 복수의 서브 주파수 대역으로 분할하는 단계;
    상기 제 2 지연 리플리카에 의해 지시된 지연 시간을, 상기 복수의 서브 주파수 대역의 각각에 대하여 스위칭하도록 설정하는 단계; 및
    상기 복수의 서브 주파수 대역중에서, 실제로 사용되는 상기 외부 클럭 신호의 주파수가 속하는 상기 서브주파수대역에 따라서 상기 제 2 지연 리플리카의 상기 지연 시간을 스위칭하는 단계를 포함하는 것을 특징으로 하는 신호 발생 방법.
  14. 제 13 항에 있어서,
    상기 소정 개수 범위는 4 이상 18 이하이며, 상기 소정 주파수 대역은 200MHz 이상 300MHz 이하인 것을 특징으로 하는 신호 발생 방법.
  15. 제 13 항에 있어서,
    상기 소정 주파수 대역은 2 개의 서브주파수 대역으로 분할되는 것을 특징으로 하는 신호 발생 방법.
  16. 제 15 항에 있어서,
    상기 2 개의 서브 주파수 대역은 200MHz 이상 250MHz 이하의 주파수대역인 제 1 주파수 대역, 및 250MHz 보다 크고 300MHz 이하의 주파수 대역인 제 2 주파수 대역을 포함하는 것을 특징으로 하는 신호발생 방법.
  17. 제 16 항에 있어서,
    상기 제 1 지연 리플리카의 지연시간은 1600ps 로 고정되고 설정되며,
    상기 제 2 지연 리플리카의 지연 시간은, 1580ps 의 최소값과 2720ps 의 최대값사이의 상기 제 1 서브 주파수 대역, 및 1080ps 의 최소값과 1720ps의 최대값 사이의 상기 제 2 서브 주파수대역을 갖는 것을 특징으로 하는 신호 발생 방법.
  18. 메모리 장치상에 탑재된 레지스터로서,
    서로다른 지연시간들을 갖는 복수의 지연회로를 갖는 지연 리플리카;
    적어도 상기 지연 리플리카에 의해 제어되며 외부 클럭에 기초하여 내부 클럭 신호를 발생시키는 지연 동기 루프 회로; 및
    상기 내부 클럭에 응답하여 명령 신호와 어드레스 신호중의 적어도 하나를 래치하고, 래치된 신호를 내부 명령 신호와 내부 어드레스 신호중의 적어도 하나로서 출력하는 플립플롭을 구비하는 것을 특징으로 하는 레지스터.
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