JPH05233092A - クロック信号分配方法および分配回路 - Google Patents
クロック信号分配方法および分配回路Info
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- JPH05233092A JPH05233092A JP4029825A JP2982592A JPH05233092A JP H05233092 A JPH05233092 A JP H05233092A JP 4029825 A JP4029825 A JP 4029825A JP 2982592 A JP2982592 A JP 2982592A JP H05233092 A JPH05233092 A JP H05233092A
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- buffer
- clock signal
- wiring
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Abstract
(57)【要約】
【目的】半導体集積回路の単相クロック信号分配におけ
る位相ずれによるクロックスキューを防止する。 【構成】半導体チップ１の中心部分に設けられ外部から
のクロック信号ＣＬＫが入力されるバッファとしてのイ
ンバータ１１と、このバッファインバータ１１からの出
力信号経路の配線幅および配線長を等しくさせながら階
層構造を持たせたインバータ群を構成する縦続接続のイ
ンバータからなり、半導体チップ１上の予め定められた
位置に配置されたクロックバッファとにより外部からの
クロック信号ＣＬＫを分配する。
る位相ずれによるクロックスキューを防止する。 【構成】半導体チップ１の中心部分に設けられ外部から
のクロック信号ＣＬＫが入力されるバッファとしてのイ
ンバータ１１と、このバッファインバータ１１からの出
力信号経路の配線幅および配線長を等しくさせながら階
層構造を持たせたインバータ群を構成する縦続接続のイ
ンバータからなり、半導体チップ１上の予め定められた
位置に配置されたクロックバッファとにより外部からの
クロック信号ＣＬＫを分配する。
Description
【０００１】
【産業上の利用分野】本発明はクロック分配信号方法お
よび分配回路に関し、特に、半導体チップに外部から供
給される単相クロックをチップ上で分配するためのクロ
ック信号分配方法および分配回路に関する。
よび分配回路に関し、特に、半導体チップに外部から供
給される単相クロックをチップ上で分配するためのクロ
ック信号分配方法および分配回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路においては、チッ
プ上の各機能ユニット毎にその回路規模および負荷容量
の大きさに応じて一つ或いはそれ以上のクロックバッフ
ァを設け、チップ外部からクロック入力端子に供給され
るクロック信号を、各機能ブロック毎に設けられたクロ
ックバッファを介してそれぞれの機能ブロック内の回路
に制御信号として供給している。
プ上の各機能ユニット毎にその回路規模および負荷容量
の大きさに応じて一つ或いはそれ以上のクロックバッフ
ァを設け、チップ外部からクロック入力端子に供給され
るクロック信号を、各機能ブロック毎に設けられたクロ
ックバッファを介してそれぞれの機能ブロック内の回路
に制御信号として供給している。
【０００３】このような半導体集積回路チップにおける
回路配置の一例を図４に示す。図４を参照すると、この
チップ１には４つの機能ユニット２A ，２B ，２C ，２
D が配置されている。集積回路としての動作の制御に必
要なクロック信号ＣＬＫは、チップ外部からクロック入
力端子３を介してバッファとしてのインバータ４に入力
され、このインバータ４の出力端から各機能ユニット２
A ，２B ，２C ，２Dに供給される。各機能ユニット
は、供給されたクロック信号をインバータ５で受けて正
相クロック信号とし、インバータ２段からなるクロック
バッファを介して機能ブロック内の回路に供給してい
る。
回路配置の一例を図４に示す。図４を参照すると、この
チップ１には４つの機能ユニット２A ，２B ，２C ，２
D が配置されている。集積回路としての動作の制御に必
要なクロック信号ＣＬＫは、チップ外部からクロック入
力端子３を介してバッファとしてのインバータ４に入力
され、このインバータ４の出力端から各機能ユニット２
A ，２B ，２C ，２Dに供給される。各機能ユニット
は、供給されたクロック信号をインバータ５で受けて正
相クロック信号とし、インバータ２段からなるクロック
バッファを介して機能ブロック内の回路に供給してい
る。
【０００４】機能ユニット２A 内にはＤ型フリップフロ
ップ（以後、フリップフロップと記す）フリップフロッ
プ６A が設けられており、機能ユニット２B はフリップ
フロップ６B を有している。これら二つのフリップフロ
ップは、入力信号ＩＮがフリップフロップ６A のデータ
入力端に入力され、このフリップフロップからの出力信
号ＱＡがフリップフロップ６B のデータ入力端に入力さ
れ、フリップフロップ６B の出力端から出力信号ＯＵＴ
が取り出されるようになっている。そして、フリップフ
ロップ６A のクロック入力端には、２段のインバータ７
A1，７A2からなるクロックバッファ８A を介してクロッ
ク信号が入力されており、フリップフロップ６B には、
インバータ７B1，７B2からなるクロックバッファ８B を
介してクロック信号が入力されている。尚、図４におい
て、インバータ４と各機能ユニット内のインバータとの
間の信号配線が持っている抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4
および容量Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 は、それぞれ配線抵
抗および配線容量を表すものである。
ップ（以後、フリップフロップと記す）フリップフロッ
プ６A が設けられており、機能ユニット２B はフリップ
フロップ６B を有している。これら二つのフリップフロ
ップは、入力信号ＩＮがフリップフロップ６A のデータ
入力端に入力され、このフリップフロップからの出力信
号ＱＡがフリップフロップ６B のデータ入力端に入力さ
れ、フリップフロップ６B の出力端から出力信号ＯＵＴ
が取り出されるようになっている。そして、フリップフ
ロップ６A のクロック入力端には、２段のインバータ７
A1，７A2からなるクロックバッファ８A を介してクロッ
ク信号が入力されており、フリップフロップ６B には、
インバータ７B1，７B2からなるクロックバッファ８B を
介してクロック信号が入力されている。尚、図４におい
て、インバータ４と各機能ユニット内のインバータとの
間の信号配線が持っている抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4
および容量Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 は、それぞれ配線抵
抗および配線容量を表すものである。
【０００５】以下にこの半導体集積回路の動作につい
て、図５を用いて説明する。図５は、フリップフロップ
における各信号の動作タイミング図である。今、図５
中、時刻Ｔ1 において、フリップフロップ６A への入力
信号ＩＮが“Ｈ”レベルにあるものとする。この時、外
部からのクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”
に立ち上ると、機能ユニット２A 内のクロックバッファ
８A の出力ＣＡおよび機能ブロック２B 内のクロックバ
ッファ８B の出力ＣＢがそれぞれ、“Ｌ”レベルから
“Ｈ”レベルに変化する。この時、フリップフロップ６
A は、“Ｈ”レベルの入力信号ＩＮをデータ入力とし、
クロックバッファ８A の出力ＣＡが“Ｈ”レベルになっ
てからこのフリップフロップの内部遅延時間ｔ2 後に、
“Ｈ”レベルの出力信号ＱＡを出力する。そして、その
後入力信号ＩＮが“Ｌ”レベルに変化しても、フリップ
フロップ６A の出力信号ＱＡは“Ｈ”レベルを保持す
る。次に、図５中、時刻Ｔ2 において、外部からのクロ
ック信号ＣＬＫが再度“Ｌ”レベルから“Ｈ”レベルに
立ち上ると、クロックバッファ８A の出力ＣＡとクロッ
クバッファ８B の出力ＣＢとがそれぞれ、“Ｌ”レベル
から“Ｈ”へ変化する。この時フリップフロップ６
A は、“Ｌ”レベルの入力信号ＩＮをデータ入力とし、
クロックバッファ８A の出力ＣＡが“Ｈ”レベルになっ
てからフリップフロップの内部遅延時間ｔ2 後に、
“Ｌ”レベルの出力信号ＱＡを出力しこれを保持する。
一方、フリップフロップ６B は、フリップフロッフ６A
からの“Ｈ”レベルの信号ＱＡをデータ入力とし、クロ
ックバッファ８B の出力信号ＣＢが“Ｈ”レベルになっ
てからフリップフロップの内部遅延時間ｔ2 後に“Ｈ”
レベルの出力信号ＯＵＴを出力し、この“Ｈ”レベルを
保持する。
て、図５を用いて説明する。図５は、フリップフロップ
における各信号の動作タイミング図である。今、図５
中、時刻Ｔ1 において、フリップフロップ６A への入力
信号ＩＮが“Ｈ”レベルにあるものとする。この時、外
部からのクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”
に立ち上ると、機能ユニット２A 内のクロックバッファ
８A の出力ＣＡおよび機能ブロック２B 内のクロックバ
ッファ８B の出力ＣＢがそれぞれ、“Ｌ”レベルから
“Ｈ”レベルに変化する。この時、フリップフロップ６
A は、“Ｈ”レベルの入力信号ＩＮをデータ入力とし、
クロックバッファ８A の出力ＣＡが“Ｈ”レベルになっ
てからこのフリップフロップの内部遅延時間ｔ2 後に、
“Ｈ”レベルの出力信号ＱＡを出力する。そして、その
後入力信号ＩＮが“Ｌ”レベルに変化しても、フリップ
フロップ６A の出力信号ＱＡは“Ｈ”レベルを保持す
る。次に、図５中、時刻Ｔ2 において、外部からのクロ
ック信号ＣＬＫが再度“Ｌ”レベルから“Ｈ”レベルに
立ち上ると、クロックバッファ８A の出力ＣＡとクロッ
クバッファ８B の出力ＣＢとがそれぞれ、“Ｌ”レベル
から“Ｈ”へ変化する。この時フリップフロップ６
A は、“Ｌ”レベルの入力信号ＩＮをデータ入力とし、
クロックバッファ８A の出力ＣＡが“Ｈ”レベルになっ
てからフリップフロップの内部遅延時間ｔ2 後に、
“Ｌ”レベルの出力信号ＱＡを出力しこれを保持する。
一方、フリップフロップ６B は、フリップフロッフ６A
からの“Ｈ”レベルの信号ＱＡをデータ入力とし、クロ
ックバッファ８B の出力信号ＣＢが“Ｈ”レベルになっ
てからフリップフロップの内部遅延時間ｔ2 後に“Ｈ”
レベルの出力信号ＯＵＴを出力し、この“Ｈ”レベルを
保持する。
【０００６】
【発明が解決しようとする課題】半導体集積回路におい
ては、クロック信号は各機能ユニットに動作の時間的基
準を与えるものであるので、各機能ユニット間でクロッ
ク信号の位相タイミングが全て一致していないと、この
クロック信号の位相のずれによって集積回路としては誤
動作を起してしまうという、いわゆるクロックスキュー
の問題が起ることがある。
ては、クロック信号は各機能ユニットに動作の時間的基
準を与えるものであるので、各機能ユニット間でクロッ
ク信号の位相タイミングが全て一致していないと、この
クロック信号の位相のずれによって集積回路としては誤
動作を起してしまうという、いわゆるクロックスキュー
の問題が起ることがある。
【０００７】例えば、図４において、図５中Ｔ1 で示す
時刻に外部からのクロック信号ＣＬＫが“Ｈ”レベルに
立ち上ると、機能ユニット２A 内のクロックバッファ８
A の出力ＣＡおよび機能ユニット２B 内のクロックバッ
ファ８B の出力ＣＢがともに“Ｈ”レベルに立ち上る
が、この場合、図４中の配線容量Ｃ3 ，Ｃ4 および配線
抵抗Ｒ3 ，Ｒ4 の影響により、信号ＣＡの立ち上りと信
号ＣＢの立ち上りとの間に、時定数の差による遅延時間
の差ｔ1 ＝（Ｃ3 ＋Ｃ4 ）×（Ｒ3 ＋Ｒ4 ）が生じ、信
号ＣＢの方が信号ＣＡに遅れて立ち上る。そして、この
遅延時間の差ｔ1が、ｔ1 ＞ｔ2 （ｔ2 は、フリップフ
ロップ６A 内での遅延時間）となると、図５中に破線で
示すように、フリップフロップ６B はフリップフロップ
６A の出力信号ＱＡを入力として、本来“Ｌ”レベルの
信号ＯＵＴを出力すべきところを、まちがった値の
“Ｈ”レベルを出力してしまう。
時刻に外部からのクロック信号ＣＬＫが“Ｈ”レベルに
立ち上ると、機能ユニット２A 内のクロックバッファ８
A の出力ＣＡおよび機能ユニット２B 内のクロックバッ
ファ８B の出力ＣＢがともに“Ｈ”レベルに立ち上る
が、この場合、図４中の配線容量Ｃ3 ，Ｃ4 および配線
抵抗Ｒ3 ，Ｒ4 の影響により、信号ＣＡの立ち上りと信
号ＣＢの立ち上りとの間に、時定数の差による遅延時間
の差ｔ1 ＝（Ｃ3 ＋Ｃ4 ）×（Ｒ3 ＋Ｒ4 ）が生じ、信
号ＣＢの方が信号ＣＡに遅れて立ち上る。そして、この
遅延時間の差ｔ1が、ｔ1 ＞ｔ2 （ｔ2 は、フリップフ
ロップ６A 内での遅延時間）となると、図５中に破線で
示すように、フリップフロップ６B はフリップフロップ
６A の出力信号ＱＡを入力として、本来“Ｌ”レベルの
信号ＯＵＴを出力すべきところを、まちがった値の
“Ｈ”レベルを出力してしまう。
【０００８】このような半導体チップ上で分配されたク
ロック信号の位相の違いに起因するクロックスキューの
問題については、従来、クロック信号の伝達経路の配線
幅や配線長を揃えて、配線容量および配線抵抗が極力等
しくなるように配慮して設計することによって対処して
いる。ところが、従来の半導体集積回路では、チップ上
の機能ユニットの配置に合せてクロック信号を分配して
いるので、この機能ユニットの配置に合せてクロック信
号分配回路の配線をチップ上で引き回すことになる。す
なわち、クロック信号分配の配線経路が、機能ユニット
の配置に左右されて一定せずこれを規格化することがで
きない。従って、集積回路の機能や回路形式などによっ
て機能ユニットの配置が変る毎にこれに対応して分配回
路の設計をしなくてはならない。又、これらの設計に際
しては、シミュレーションなどによってクロック信号の
伝播遅延時間を予測したりするが、この場合でも経験を
全く排除することは難しく、数次の試作を行ないシミュ
レーション結果と試作結果とを比較することを繰り返す
ことによって、所望のクロック信号分配を達成しなけれ
ばならない。以上のように、従来のクロック信号分配方
法および分配回路では、その設計に多大の工数と労力と
を必要とするという問題があった。
ロック信号の位相の違いに起因するクロックスキューの
問題については、従来、クロック信号の伝達経路の配線
幅や配線長を揃えて、配線容量および配線抵抗が極力等
しくなるように配慮して設計することによって対処して
いる。ところが、従来の半導体集積回路では、チップ上
の機能ユニットの配置に合せてクロック信号を分配して
いるので、この機能ユニットの配置に合せてクロック信
号分配回路の配線をチップ上で引き回すことになる。す
なわち、クロック信号分配の配線経路が、機能ユニット
の配置に左右されて一定せずこれを規格化することがで
きない。従って、集積回路の機能や回路形式などによっ
て機能ユニットの配置が変る毎にこれに対応して分配回
路の設計をしなくてはならない。又、これらの設計に際
しては、シミュレーションなどによってクロック信号の
伝播遅延時間を予測したりするが、この場合でも経験を
全く排除することは難しく、数次の試作を行ないシミュ
レーション結果と試作結果とを比較することを繰り返す
ことによって、所望のクロック信号分配を達成しなけれ
ばならない。以上のように、従来のクロック信号分配方
法および分配回路では、その設計に多大の工数と労力と
を必要とするという問題があった。
【０００９】
【課題を解決するための手段】本発明のクロック信号分
配方法は、外部からのクロック信号を半導体チップ上に
設けられたバッファに入力し、このバッファからの出力
信号を、配線容量および配線抵抗を等しくして階層構造
を持たせたインバータ群を構成する縦続接続のインバー
タからなり、半導体チップ上の予め定められた位置に配
置されたクロックバッファによって分配することを特徴
としている。
配方法は、外部からのクロック信号を半導体チップ上に
設けられたバッファに入力し、このバッファからの出力
信号を、配線容量および配線抵抗を等しくして階層構造
を持たせたインバータ群を構成する縦続接続のインバー
タからなり、半導体チップ上の予め定められた位置に配
置されたクロックバッファによって分配することを特徴
としている。
【００１０】又、本発明のクロック信号の分配回路は、
半導体チップの中心部分に設けられ外部からのクロック
信号が入力されるバッファと、このバッファからの出力
信号経路の配線幅および配線長を等しくさせながら階層
構造を持たせたインバータ群を構成する縦続接続のイン
バータからなり、半導体チップ上の予め定められた位置
に配置されたクロックバッファとを含むことを特徴とし
ている。
半導体チップの中心部分に設けられ外部からのクロック
信号が入力されるバッファと、このバッファからの出力
信号経路の配線幅および配線長を等しくさせながら階層
構造を持たせたインバータ群を構成する縦続接続のイン
バータからなり、半導体チップ上の予め定められた位置
に配置されたクロックバッファとを含むことを特徴とし
ている。
【００１１】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例に
よるクロック分配回路の、半導体集積回路チップ上での
配置を示す図である。尚、図１は、簡単のため配線抵抗
および配線容量を省略して描いてある。図１を参照する
と、本実施例では、クロック入力端子３に入力された外
部からのクロック信号ＣＬＫは、２段のバッファインバ
ータ９，１０を介して、チップ１のほぼ中心部に設けら
れたバッファインバータ１１に伝達される。クロック信
号ＣＬＫは、インバータ１０からインバータ１１の間で
はいずれにも分岐されず、インバータ１１を通った後で
分岐される。インバータ一１１の出力端は、同一配線抵
抗および同一配線容量をもつ配線１２L ，１２R で、同
一の駆動能力を持つ４つのインバータ１３A ，１３B ，
１３C ，１３D の入力端に接続されている。これら４つ
のインバータのそれぞれの出力端は、同一配線抵抗およ
び同一配線容量を持つ配線１４RU，１４RD，１４LU，１
４LDで４つのインバータ１５A ，１５B ，１５C ，１５
D の入力端に接続されている。更に、これら４つのイン
バータのそれぞれの出力端が、同一配線抵抗および同一
配線容量をもつ配線でインバータ１６Aa，１６Ab，１６
Ac，１６Ad、インバータ１６Be，１６Bf，１６Bg，１６
Bh、インバータ１６Ci，１６Cj，１６Ck，１６Cl、イン
バータ１６Dm，１６Dn，１６Dp，１６Dqの入力端に接続
されている。このような構成を繰り返してチップの大き
さに合せて外部クロック信号ＣＬＫを階層的に分割し、
分散して供給する。このように構成された本実施例で
は、外部クロック信号ＣＬＫが“Ｈ”レベルになると、
最終段のインバータのそれぞれの出力ａからｑが同時に
“Ｈ”レベルになり、外部クロック信号ＣＬＫが“Ｌ”
レベルになると、最終段の出力が同時に“Ｌ”レベルに
なる。そして、これらクロック入力端子３から最終段の
インバータのそれぞれの出力端までの信号経路では、配
線抵抗および配線容量が全て同じであるので、配線抵抗
および配線容量の差による時定数差に起因する信号伝播
遅延時間の差はなく、クロックスキューは起らない。
を参照して説明する。図１は、本発明の第１の実施例に
よるクロック分配回路の、半導体集積回路チップ上での
配置を示す図である。尚、図１は、簡単のため配線抵抗
および配線容量を省略して描いてある。図１を参照する
と、本実施例では、クロック入力端子３に入力された外
部からのクロック信号ＣＬＫは、２段のバッファインバ
ータ９，１０を介して、チップ１のほぼ中心部に設けら
れたバッファインバータ１１に伝達される。クロック信
号ＣＬＫは、インバータ１０からインバータ１１の間で
はいずれにも分岐されず、インバータ１１を通った後で
分岐される。インバータ一１１の出力端は、同一配線抵
抗および同一配線容量をもつ配線１２L ，１２R で、同
一の駆動能力を持つ４つのインバータ１３A ，１３B ，
１３C ，１３D の入力端に接続されている。これら４つ
のインバータのそれぞれの出力端は、同一配線抵抗およ
び同一配線容量を持つ配線１４RU，１４RD，１４LU，１
４LDで４つのインバータ１５A ，１５B ，１５C ，１５
D の入力端に接続されている。更に、これら４つのイン
バータのそれぞれの出力端が、同一配線抵抗および同一
配線容量をもつ配線でインバータ１６Aa，１６Ab，１６
Ac，１６Ad、インバータ１６Be，１６Bf，１６Bg，１６
Bh、インバータ１６Ci，１６Cj，１６Ck，１６Cl、イン
バータ１６Dm，１６Dn，１６Dp，１６Dqの入力端に接続
されている。このような構成を繰り返してチップの大き
さに合せて外部クロック信号ＣＬＫを階層的に分割し、
分散して供給する。このように構成された本実施例で
は、外部クロック信号ＣＬＫが“Ｈ”レベルになると、
最終段のインバータのそれぞれの出力ａからｑが同時に
“Ｈ”レベルになり、外部クロック信号ＣＬＫが“Ｌ”
レベルになると、最終段の出力が同時に“Ｌ”レベルに
なる。そして、これらクロック入力端子３から最終段の
インバータのそれぞれの出力端までの信号経路では、配
線抵抗および配線容量が全て同じであるので、配線抵抗
および配線容量の差による時定数差に起因する信号伝播
遅延時間の差はなく、クロックスキューは起らない。
【００１２】上述の第１の実施例では、クロック入力端
子３をチップ１の一つの辺のほぼ中央に設け、バッファ
としての２段のインバータ９，１０をこのクロック入力
端子３の近辺に設けた例について説明したが、図２に示
す第２の実施例のように、クロック入力端子３をチップ
１の隅に配置し、インバータ９，１０をチップの中央部
分に配置して、第１の実施例におけるインバータ１１に
替えても、第１の実施例と同様の効果を得ることができ
る。このように、本発明は、外部クロック信号の入力位
置や入力バッファの位置、或いは、正相クロックである
か逆相クロックであるかに制約されるものではない。
子３をチップ１の一つの辺のほぼ中央に設け、バッファ
としての２段のインバータ９，１０をこのクロック入力
端子３の近辺に設けた例について説明したが、図２に示
す第２の実施例のように、クロック入力端子３をチップ
１の隅に配置し、インバータ９，１０をチップの中央部
分に配置して、第１の実施例におけるインバータ１１に
替えても、第１の実施例と同様の効果を得ることができ
る。このように、本発明は、外部クロック信号の入力位
置や入力バッファの位置、或いは、正相クロックである
か逆相クロックであるかに制約されるものではない。
【００１３】更に、第１の実施例および第２の実施例で
は、外部からのクロック信号ＣＬＫを、チップ中心付近
に設けたインバータに直接導いてから分配する例につい
て述べたが、図３に示す第３の実施例のように、クロッ
ク入力端子が設けられたチップの辺に添った配線によっ
て分配することもできる。図３を参照すると、本実施例
では、外部からのクロック信号ＣＬＫは、クロック入力
端子３の近傍に設けられたインバータ４に入力される。
このインバータ４の出力は、クロック入力端子３が設け
られているチップの辺に沿った配線１７で、図中水平方
向に導かれる。水平方向のこの配線１７は、途中で、図
中垂直方向に分岐されている。クロック信号ＣＬＫは、
この垂直方向の配線の途中に設けられた２段のインバー
タを介して、チップ内部に伝達される。本実施例では、
このような分岐を繰り返して、外部からのクロック信号
を階層的にチップ上に分散供給する。本実施例では、第
１の実施例および第２の実施例とは異なって、外部から
のクロック信号をチップ中心付近に設けたバッファとし
てのインバータに導く必要がないので、チップ上での回
路の配置に自由度が増すという利点がある。この場合、
クロック入力端子３から最終段のインバータの出力端ま
での配線長が異なっているので、配線幅を同一にすると
配線抵抗および配線容量が同じくならず、信号の伝播遅
延時間が異なるものになってしまう。従って、伝播遅延
時間が等しくなるように配線長，配線幅あるいは配線材
料などを設計しなければならない。この場合、従来のク
ロック分配回路では、クロック入力端子から各機能ユニ
ット内のクロックバッファまでの配線を、機能ユニット
の配置に合せてランダムに引き回さなくてはならいの
で、集積回路の回路構成や機能ユニットのチップ上での
配置が変る毎に、クロック分配回路のシミュレーション
や設計をやり直す必要がある。これに対して、本実施例
では、クロック信号分配用のバッファをチップ上の予め
決められた位置に配置しているので、この配置に規則性
を持たせて配線を規格化することができる。従って、集
積回路の回路構成や機能ユニットの配置に変更があった
場合でも、クロック信号分配回路としては設計変更の必
要がなく、又、変更する場合でもシミュレーションによ
って信号伝播遅延時間を従来よりも精確に予測すること
が容易である。
は、外部からのクロック信号ＣＬＫを、チップ中心付近
に設けたインバータに直接導いてから分配する例につい
て述べたが、図３に示す第３の実施例のように、クロッ
ク入力端子が設けられたチップの辺に添った配線によっ
て分配することもできる。図３を参照すると、本実施例
では、外部からのクロック信号ＣＬＫは、クロック入力
端子３の近傍に設けられたインバータ４に入力される。
このインバータ４の出力は、クロック入力端子３が設け
られているチップの辺に沿った配線１７で、図中水平方
向に導かれる。水平方向のこの配線１７は、途中で、図
中垂直方向に分岐されている。クロック信号ＣＬＫは、
この垂直方向の配線の途中に設けられた２段のインバー
タを介して、チップ内部に伝達される。本実施例では、
このような分岐を繰り返して、外部からのクロック信号
を階層的にチップ上に分散供給する。本実施例では、第
１の実施例および第２の実施例とは異なって、外部から
のクロック信号をチップ中心付近に設けたバッファとし
てのインバータに導く必要がないので、チップ上での回
路の配置に自由度が増すという利点がある。この場合、
クロック入力端子３から最終段のインバータの出力端ま
での配線長が異なっているので、配線幅を同一にすると
配線抵抗および配線容量が同じくならず、信号の伝播遅
延時間が異なるものになってしまう。従って、伝播遅延
時間が等しくなるように配線長，配線幅あるいは配線材
料などを設計しなければならない。この場合、従来のク
ロック分配回路では、クロック入力端子から各機能ユニ
ット内のクロックバッファまでの配線を、機能ユニット
の配置に合せてランダムに引き回さなくてはならいの
で、集積回路の回路構成や機能ユニットのチップ上での
配置が変る毎に、クロック分配回路のシミュレーション
や設計をやり直す必要がある。これに対して、本実施例
では、クロック信号分配用のバッファをチップ上の予め
決められた位置に配置しているので、この配置に規則性
を持たせて配線を規格化することができる。従って、集
積回路の回路構成や機能ユニットの配置に変更があった
場合でも、クロック信号分配回路としては設計変更の必
要がなく、又、変更する場合でもシミュレーションによ
って信号伝播遅延時間を従来よりも精確に予測すること
が容易である。
【００１４】
【発明の効果】以上説明したように、本発明では、外部
からのクロック信号を半導体チップ上に設けられたバッ
ファに入力し、このバッファからの出力信号を、配線容
量および配線抵抗を等しくして階層構造を持たせたイン
バータ群を構成する縦続接続のインバータからなり、半
導体チップ上の予め定められた位置に配置されたクロッ
クバッファによって分配している。
からのクロック信号を半導体チップ上に設けられたバッ
ファに入力し、このバッファからの出力信号を、配線容
量および配線抵抗を等しくして階層構造を持たせたイン
バータ群を構成する縦続接続のインバータからなり、半
導体チップ上の予め定められた位置に配置されたクロッ
クバッファによって分配している。
【００１５】このことにより、本発明によれば、集積回
路の回路構成や機能ユニットのチップ上での配置が変っ
ても、クロック分配回路のシミュレーションや設計をや
り直す必要がなくなる。又、変更する場合でもシミュレ
ーションによって信号伝播遅延時間を精確に予測するこ
とが非常に容易になる。このことは、近年、半導体集積
回路が大規模化するとともに、多様な機能が要求される
状況のもとにおいて、クロック信号分配回路の設計を容
易にし、設計工数を低減する上で非常に大きな利点であ
る。
路の回路構成や機能ユニットのチップ上での配置が変っ
ても、クロック分配回路のシミュレーションや設計をや
り直す必要がなくなる。又、変更する場合でもシミュレ
ーションによって信号伝播遅延時間を精確に予測するこ
とが非常に容易になる。このことは、近年、半導体集積
回路が大規模化するとともに、多様な機能が要求される
状況のもとにおいて、クロック信号分配回路の設計を容
易にし、設計工数を低減する上で非常に大きな利点であ
る。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】従来のクロック信号分配回路の一例の構成を示
す図である。
す図である。
【図５】図４に示すクロック分配回路における信号の動
作タイミングを示す図である。
作タイミングを示す図である。
１ チップ ２Ａ，２Ｂ，２Ｃ，２Ｄ 機能ユニット ３ クロック信号入力端子 ６Ａ，６Ｂ フリップフロップ ８Ａ，８Ｂ クロックバッファ １２L ，１２R ，１４LU，１４LD，１４RU，１４RD，１
７ 配線
７ 配線
Claims (2)
- 【請求項１】 外部からのクロック信号を半導体チップ
上に設けられたバッファに入力し、 このバッファからの出力信号を、配線容量および配線抵
抗を等しくして階層構造を持たせたインバータ群を構成
する縦続接続のインバータからなり、半導体チップ上の
予め定められた位置に配置されたクロックバッファによ
って分配することを特徴とするクロック信号分配方法。 - 【請求項２】 半導体チップの中心部分に設けられ外部
からのクロック信号が入力されるバッファと、 このバッファからの出力信号経路の配線幅および配線長
を等しくさせながら階層構造を持たせたインバータ群を
構成する縦続接続のインバータからなり、半導体チップ
上の予め定められた位置に配置されたクロックバッファ
とを含むことを特徴とするクロック信号の分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029825A JPH05233092A (ja) | 1992-02-18 | 1992-02-18 | クロック信号分配方法および分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029825A JPH05233092A (ja) | 1992-02-18 | 1992-02-18 | クロック信号分配方法および分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233092A true JPH05233092A (ja) | 1993-09-10 |
Family
ID=12286802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029825A Pending JPH05233092A (ja) | 1992-02-18 | 1992-02-18 | クロック信号分配方法および分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233092A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4838797A (en) * | 1987-06-19 | 1989-06-13 | The United States Of America As Represented By The Secretary Of The Navy | Underwater connect and disconnect plug and receptacle |
| JPH0798616A (ja) * | 1993-09-24 | 1995-04-11 | Nec Corp | クロック信号分配回路 |
| JPH07141860A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | シンクロナスｄｒａｍメモリモジュール |
| JPH1055668A (ja) * | 1996-08-13 | 1998-02-24 | Fujitsu Ltd | 半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システム |
| US6292043B1 (en) | 1999-07-19 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
| US6378080B1 (en) | 1999-01-07 | 2002-04-23 | Nec Corporation | Clock distribution circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205720A (ja) * | 1987-02-23 | 1988-08-25 | Hitachi Ltd | 大規模半導体論理回路 |
| JPH0293917A (ja) * | 1988-09-30 | 1990-04-04 | Nec Corp | クロツク分配回路 |
| JPH0444107A (ja) * | 1990-06-11 | 1992-02-13 | Oki Electric Ind Co Ltd | クロック供給回路 |
| JPH04217345A (ja) * | 1990-12-18 | 1992-08-07 | Fujitsu Ltd | 半導体装置 |
-
1992
- 1992-02-18 JP JP4029825A patent/JPH05233092A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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