JP2001223270A - ビットラインの製造方法 - Google Patents
ビットラインの製造方法Info
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Abstract
(57)【要約】
【課題】製造工程を簡便化し、生産収率を向上し、ビッ
トラインの電気的特性を向上し、半導体素子の原価を削
減し得るビットラインの製造方法を提供する。 【解決手段】半導体基板５０の上面に層間絶縁層５３を
形成し、層間絶縁層５３の所定領域にコンタクトホール
５５を形成し、層間絶縁層５３の上面及びコンタクトホ
ール５５の内壁面に、金属の第１電導層５９を形成し、
第１電導層５９の上面及びコンタクトホール５５の内部
に、金属の第２電導層６１を形成した後、第１電導層５
９及び第２電導層６１をパターニングして配線７０を構
成する。
トラインの電気的特性を向上し、半導体素子の原価を削
減し得るビットラインの製造方法を提供する。 【解決手段】半導体基板５０の上面に層間絶縁層５３を
形成し、層間絶縁層５３の所定領域にコンタクトホール
５５を形成し、層間絶縁層５３の上面及びコンタクトホ
ール５５の内壁面に、金属の第１電導層５９を形成し、
第１電導層５９の上面及びコンタクトホール５５の内部
に、金属の第２電導層６１を形成した後、第１電導層５
９及び第２電導層６１をパターニングして配線７０を構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のビッ
トラインの製造方法に関するものである。
トラインの製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子の高集積化に伴い、
素子の構成要素が漸次微細化して、ビットラインの断面
積も減少するため、ビットラインの抵抗が増加してい
る。このような問題点を解消するため、金属、特に、タ
ングステンを金属配線材料として使用する方法が広く用
いられている。
素子の構成要素が漸次微細化して、ビットラインの断面
積も減少するため、ビットラインの抵抗が増加してい
る。このような問題点を解消するため、金属、特に、タ
ングステンを金属配線材料として使用する方法が広く用
いられている。
【０００３】このようなタングステンを利用する従来の
ビットラインの製造方法について、図面を用いて説明す
る。先ず、図２（Ａ）に示したように、素子の分離、ウ
ェルの形成、ワードラインの形成及び平坦化工程がそれ
ぞれ施された半導体基板１の上面に層間絶縁層３を蒸着
した後、感光層（図示されず）をマスクとして写真食刻
を施して、層間絶縁層３の所定領域にコンタクトホール
５を形成する。
ビットラインの製造方法について、図面を用いて説明す
る。先ず、図２（Ａ）に示したように、素子の分離、ウ
ェルの形成、ワードラインの形成及び平坦化工程がそれ
ぞれ施された半導体基板１の上面に層間絶縁層３を蒸着
した後、感光層（図示されず）をマスクとして写真食刻
を施して、層間絶縁層３の所定領域にコンタクトホール
５を形成する。
【０００４】その後、図２（Ｂ）に示したように、コン
タクトホール５の底面に残留する自然酸化膜（図示され
ず）などの異物質を洗浄して除去した後、層間絶縁層３
の上面及びコンタクトホール５の内壁面に、チタン及び
チタン窒化物（Ｔｉ／ＴｉＮ）から成る多層膜の拡散防
止層７を形成する。次いで、熱処理を施して、半導体基
板１と拡散防止層７との界面付近にシリサイド層９を形
成する。該シリサイド層９は、半導体基板１と後述する
ビットライン間のコンタクト抵抗を低減するものであ
る。
タクトホール５の底面に残留する自然酸化膜（図示され
ず）などの異物質を洗浄して除去した後、層間絶縁層３
の上面及びコンタクトホール５の内壁面に、チタン及び
チタン窒化物（Ｔｉ／ＴｉＮ）から成る多層膜の拡散防
止層７を形成する。次いで、熱処理を施して、半導体基
板１と拡散防止層７との界面付近にシリサイド層９を形
成する。該シリサイド層９は、半導体基板１と後述する
ビットライン間のコンタクト抵抗を低減するものであ
る。
【０００５】その後、拡散防止層７の上面に、チタン窒
化物（図示されず）を追加して形成する。次いで、図２
（Ｃ）に示したように、ＷＦ6を原料気体として化学気
相蒸着法（chemical vapor deposition；ＣＶＤ）を施
して、拡散防止層７の上面及びコンタクトホール５の内
部に、該コンタクトホール５を完全に充満するように第
１タングステン層１１を厚く形成する。
化物（図示されず）を追加して形成する。次いで、図２
（Ｃ）に示したように、ＷＦ6を原料気体として化学気
相蒸着法（chemical vapor deposition；ＣＶＤ）を施
して、拡散防止層７の上面及びコンタクトホール５の内
部に、該コンタクトホール５を完全に充満するように第
１タングステン層１１を厚く形成する。
【０００６】その後、図２（Ｄ）に示したように、エッ
チバック法又は化学的機械研磨法（chemical mechanica
l polishing；ＣＭＰ）を施して、拡散防止層７の上面
が露出されるまで第１タングステン層１１を除去し、タ
ングステンプラグ１１’を形成する。次いで、図２
（Ｅ）に示したように、タングステンプラグ１１’及び
拡散防止層７の上面にチタン窒化物層１３を形成した
後、図２（Ｆ）に示したように、前記チタン窒化物層１
３の上面に、配線形成用の第２タングステン層１５を形
成する。このとき、第２タングステン層１５は、化学気
相蒸着法を施して蒸着及び形成されるが、初期はＳｉＨ
4を還元気体として使用し、後にＨ2を還元気体として使
用して蒸着する。
チバック法又は化学的機械研磨法（chemical mechanica
l polishing；ＣＭＰ）を施して、拡散防止層７の上面
が露出されるまで第１タングステン層１１を除去し、タ
ングステンプラグ１１’を形成する。次いで、図２
（Ｅ）に示したように、タングステンプラグ１１’及び
拡散防止層７の上面にチタン窒化物層１３を形成した
後、図２（Ｆ）に示したように、前記チタン窒化物層１
３の上面に、配線形成用の第２タングステン層１５を形
成する。このとき、第２タングステン層１５は、化学気
相蒸着法を施して蒸着及び形成されるが、初期はＳｉＨ
4を還元気体として使用し、後にＨ2を還元気体として使
用して蒸着する。
【０００７】ここで、ＳｉＨ4を還元気体として蒸着さ
れたタングステン層は、比抵抗が高く、段差被覆性（st
ep coverage）が不良であるという欠点があるが、Ｈ2を
還元気体として蒸着されたタングステン層は、比抵抗が
低く、段差被覆性が優秀である。しかし、最初からＨ2
を還元気体として利用してタングステン層を蒸着する
と、タングステン層がチタン窒化物層１３の上面に均一
に蒸着されないため、第２タングステン層１５の蒸着初
期段階では、ＳｉＨ4を還元気体として、約２０〜５０n
mの厚さのタングステン層１５を形成する。
れたタングステン層は、比抵抗が高く、段差被覆性（st
ep coverage）が不良であるという欠点があるが、Ｈ2を
還元気体として蒸着されたタングステン層は、比抵抗が
低く、段差被覆性が優秀である。しかし、最初からＨ2
を還元気体として利用してタングステン層を蒸着する
と、タングステン層がチタン窒化物層１３の上面に均一
に蒸着されないため、第２タングステン層１５の蒸着初
期段階では、ＳｉＨ4を還元気体として、約２０〜５０n
mの厚さのタングステン層１５を形成する。
【０００８】その後、第２タングステン層１５の上面に
感光膜層を塗布した後、パターニングして感光膜パター
ン１７を形成する。次いで、図２（Ｇ）に示したよう
に、感光膜パターン１７をマスクとして、第２タングス
テン層１５を写真食刻して配線２０を形成し、チタン窒
化物層１３及び拡散防止層７も順次写真食刻する。この
とき、コンタクトホール５のエッジ部位と接触する拡散
防止層７は、やや過度に食刻される。
感光膜層を塗布した後、パターニングして感光膜パター
ン１７を形成する。次いで、図２（Ｇ）に示したよう
に、感光膜パターン１７をマスクとして、第２タングス
テン層１５を写真食刻して配線２０を形成し、チタン窒
化物層１３及び拡散防止層７も順次写真食刻する。この
とき、コンタクトホール５のエッジ部位と接触する拡散
防止層７は、やや過度に食刻される。
【０００９】そして、最後に、マスクとして用いられた
感光膜パターン１７を除去して、従来のビットラインの
製造工程を終了していた。
感光膜パターン１７を除去して、従来のビットラインの
製造工程を終了していた。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来のビットライン製造方法においては、タングステンプ
ラグ１１’と配線２０とを別々に形成するため、製造工
程が煩雑で、製造工程で発生する粒子量が増加して生産
収率が低下され、半導体素子の原価が上昇するという問
題点があった。
来のビットライン製造方法においては、タングステンプ
ラグ１１’と配線２０とを別々に形成するため、製造工
程が煩雑で、製造工程で発生する粒子量が増加して生産
収率が低下され、半導体素子の原価が上昇するという問
題点があった。
【００１１】また、第２タングステン層１５をチタン窒
化物層１３の上面に形成するとき、初期にＳｉＨ4を還
元気体として使用し、後にＨ2を還元気体として使用す
るため、ＳｉＨ4を利用して蒸着された第２タングステ
ン層１５は、比抵抗が高く、段差被覆性が不良であるた
め、ビットラインの電気的特性を低下させるという問題
点があった。
化物層１３の上面に形成するとき、初期にＳｉＨ4を還
元気体として使用し、後にＨ2を還元気体として使用す
るため、ＳｉＨ4を利用して蒸着された第２タングステ
ン層１５は、比抵抗が高く、段差被覆性が不良であるた
め、ビットラインの電気的特性を低下させるという問題
点があった。
【００１２】さらに、第１タングステン層１１を形成す
るとき、ＷＦ6を原料気体として使用する化学気相蒸着
法を施して蒸着するため、原料気体に含有されたフッ素
（Ｆ）が半導体基板のシリコンを食刻するおそれがあ
り、シリコンと反応してＳｉＦ 4を形成して、ビットラ
インのコンタクト抵抗及び漏洩電流を増加させるという
問題点があった。
るとき、ＷＦ6を原料気体として使用する化学気相蒸着
法を施して蒸着するため、原料気体に含有されたフッ素
（Ｆ）が半導体基板のシリコンを食刻するおそれがあ
り、シリコンと反応してＳｉＦ 4を形成して、ビットラ
インのコンタクト抵抗及び漏洩電流を増加させるという
問題点があった。
【００１３】そこで、本発明は、このような従来の問題
点に鑑みてなされたもので、製造工程を簡便化し、生産
収率を向上し、ビットラインの電気的特性を向上し、半
導体素子の原価を削減し得るビットラインの製造方法を
提供することにある。
点に鑑みてなされたもので、製造工程を簡便化し、生産
収率を向上し、ビットラインの電気的特性を向上し、半
導体素子の原価を削減し得るビットラインの製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るビットラインの製造方法において
は、半導体基板の上面に層間絶縁層を形成する段階と、
該層間絶縁層の所定領域にコンタクトホールを形成する
段階と、前記層間絶縁層の上面及び前記コンタクトホー
ルの内壁面に、金属を用いて第１電導層を形成する段階
と、前記第１電導層の上面及び前記コンタクトホールの
内部に、金属を用いて第２電導層を形成する段階と、前
記第１電導層及び前記第２電導層をパターニングする段
階と、を順次行うこととする。
るため、本発明に係るビットラインの製造方法において
は、半導体基板の上面に層間絶縁層を形成する段階と、
該層間絶縁層の所定領域にコンタクトホールを形成する
段階と、前記層間絶縁層の上面及び前記コンタクトホー
ルの内壁面に、金属を用いて第１電導層を形成する段階
と、前記第１電導層の上面及び前記コンタクトホールの
内部に、金属を用いて第２電導層を形成する段階と、前
記第１電導層及び前記第２電導層をパターニングする段
階と、を順次行うこととする。
【００１５】また、前記第１電導層は、スパッタリング
法を施して形成し、前記第２電導層は、Ｈ2のみを還元
気体として用いて化学気相蒸着法を施して形成すること
とする。さらに、前記第１電導層を形成する段階の前
に、前記層間絶縁層の上面及び前記コンタクトホールの
内壁面に、前記半導体基板と反応してシリサイド層を形
成する金属層と窒化物層とを順次積層して拡散防止層を
形成する段階を包含して行うこととする。
法を施して形成し、前記第２電導層は、Ｈ2のみを還元
気体として用いて化学気相蒸着法を施して形成すること
とする。さらに、前記第１電導層を形成する段階の前
に、前記層間絶縁層の上面及び前記コンタクトホールの
内壁面に、前記半導体基板と反応してシリサイド層を形
成する金属層と窒化物層とを順次積層して拡散防止層を
形成する段階を包含して行うこととする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。まず、本発明に係るビットラ
インの製造方法により製造されたビットラインの一実施
形態は、図１（Ｅ）に示したように、半導体基板５０の
上面に形成されて、内部にコンタクトホール５５が形成
された層間絶縁層５３と、前記半導体基板５０と反応し
てシリサイド層５６を形成する金属層と窒化物層とから
成る、前記コンタクトホール５５内の半導体基板５０の
露出した上面及び前記層間絶縁層５３のコンタクトホー
ル５５の内壁面に形成された多層構造の拡散防止層５７
と、前記拡散防止層５７のコンタクトホール５５の内壁
面に形成された金属の第１電導層５９と、該第１電導層
５９の上面及び前記コンタクトホール５５の内部に形成
された金属の第２電導層６１と、を備えて構成されてい
る。
て図面を用いて説明する。まず、本発明に係るビットラ
インの製造方法により製造されたビットラインの一実施
形態は、図１（Ｅ）に示したように、半導体基板５０の
上面に形成されて、内部にコンタクトホール５５が形成
された層間絶縁層５３と、前記半導体基板５０と反応し
てシリサイド層５６を形成する金属層と窒化物層とから
成る、前記コンタクトホール５５内の半導体基板５０の
露出した上面及び前記層間絶縁層５３のコンタクトホー
ル５５の内壁面に形成された多層構造の拡散防止層５７
と、前記拡散防止層５７のコンタクトホール５５の内壁
面に形成された金属の第１電導層５９と、該第１電導層
５９の上面及び前記コンタクトホール５５の内部に形成
された金属の第２電導層６１と、を備えて構成されてい
る。
【００１７】次に、本発明に係るビットラインの製造方
法の一実施形態について説明する。まず、図１（Ａ）に
示したように、素子の分離、ウェルの形成、ワードライ
ンの形成及び平坦化工程済みの半導体基板５０の上面
に、層間絶縁層５３を蒸着した後、感光膜（図示され
ず）をマスクとして写真食刻を施して、層間絶縁層５３
の所定領域にコンタクトホール５５を形成する。
法の一実施形態について説明する。まず、図１（Ａ）に
示したように、素子の分離、ウェルの形成、ワードライ
ンの形成及び平坦化工程済みの半導体基板５０の上面
に、層間絶縁層５３を蒸着した後、感光膜（図示され
ず）をマスクとして写真食刻を施して、層間絶縁層５３
の所定領域にコンタクトホール５５を形成する。
【００１８】このとき、前記層間絶縁層５３は、主にシ
リコン酸化物から形成され、ＨＬＤ（High Temperature
Low Pressure Deposition）、ＢＰＳＧ（Boron Phosph
orous Silicate Glass）及びＴＥＯＳ（Tetra ethyl Or
tho silicate）のうちの何れか１つを用いて形成する。
また、前記コンタクトホール５５は、主に乾式食刻法を
施して形成され、本実施形態では、特に、反応性イオン
食刻法を利用して形成される。
リコン酸化物から形成され、ＨＬＤ（High Temperature
Low Pressure Deposition）、ＢＰＳＧ（Boron Phosph
orous Silicate Glass）及びＴＥＯＳ（Tetra ethyl Or
tho silicate）のうちの何れか１つを用いて形成する。
また、前記コンタクトホール５５は、主に乾式食刻法を
施して形成され、本実施形態では、特に、反応性イオン
食刻法を利用して形成される。
【００１９】その後、図１（Ｂ）に示したように、コン
タクトホール５５の底面に残留する自然酸化膜（図示さ
れず）等の異物質を洗浄して除去する。このとき、ＢＯ
Ｅ（Buffered Oxide Etchant）又は該ＢＯＥに界面活性
剤を添加した溶液を使用して、湿式洗浄を施す。次い
で、層間絶縁層５３の上面及びコンタクトホール５５の
内壁面に、金属層及び窒化物層から成る多層膜の拡散防
止層５７を形成する。
タクトホール５５の底面に残留する自然酸化膜（図示さ
れず）等の異物質を洗浄して除去する。このとき、ＢＯ
Ｅ（Buffered Oxide Etchant）又は該ＢＯＥに界面活性
剤を添加した溶液を使用して、湿式洗浄を施す。次い
で、層間絶縁層５３の上面及びコンタクトホール５５の
内壁面に、金属層及び窒化物層から成る多層膜の拡散防
止層５７を形成する。
【００２０】本実施形態では、特に、金属層は、チタン
を使用してスパッタリング法又は化学気相蒸着法を施
し、約５〜４０nmの厚さに形成する。また、窒化物層
は、前記金属層と後述する第１電導層５９間の反応を抑
制する役割をし、特に、チタン窒化物を利用し、スパッ
タリング法又は化学気相蒸着法を施して形成する。その
後、熱処理を施して、半導体基板５０と拡散防止層５７
との界面付近に、シリサイド層５６を形成する。前記金
属層にチタンを使用しているため、シリサイド層５６は
チタンシリサイド層から形成され、半導体基板５０と後
述するビットライン間のコンタクト抵抗を減少させる役
割をする。
を使用してスパッタリング法又は化学気相蒸着法を施
し、約５〜４０nmの厚さに形成する。また、窒化物層
は、前記金属層と後述する第１電導層５９間の反応を抑
制する役割をし、特に、チタン窒化物を利用し、スパッ
タリング法又は化学気相蒸着法を施して形成する。その
後、熱処理を施して、半導体基板５０と拡散防止層５７
との界面付近に、シリサイド層５６を形成する。前記金
属層にチタンを使用しているため、シリサイド層５６は
チタンシリサイド層から形成され、半導体基板５０と後
述するビットライン間のコンタクト抵抗を減少させる役
割をする。
【００２１】前記熱処理時は、炉又はＲＴＰ（Rapid th
ermal process）装置を使用して、Ｎ2又はＮＨ3の雰囲
気下で、約５００℃以上の温度で、約１０〜６０秒間施
す。次いで、図１（Ｃ）に示したように、拡散防止層５
７の上面及びコンタクトホール５５の内壁面に、第１電
導層５９をスパッタリング法を施して蒸着する。第１電
導層５９は、金属から形成され、本実施形態では、特に
タングステンを用いて形成される。
ermal process）装置を使用して、Ｎ2又はＮＨ3の雰囲
気下で、約５００℃以上の温度で、約１０〜６０秒間施
す。次いで、図１（Ｃ）に示したように、拡散防止層５
７の上面及びコンタクトホール５５の内壁面に、第１電
導層５９をスパッタリング法を施して蒸着する。第１電
導層５９は、金属から形成され、本実施形態では、特に
タングステンを用いて形成される。
【００２２】前記第１電導層５９は、第２電導層６１の
製造工程で使用及び生成されるＷＦ 6及びＨＦ等の気体
が、半導体基板５０側に拡散する現象を防止する障壁層
の役割をする。また、前記第１電導層５９は、スパッタ
リング法を施して蒸着されるため、従来の第１タングス
テン層１１を化学気相蒸着法を施して蒸着するときに発
生していた工程チャンバ内の気体が半導体基板を食刻し
たり、半導体基板と反応してビットラインのコンタクト
抵抗を低下させて漏洩電流を増加させることを抑制す
る。
製造工程で使用及び生成されるＷＦ 6及びＨＦ等の気体
が、半導体基板５０側に拡散する現象を防止する障壁層
の役割をする。また、前記第１電導層５９は、スパッタ
リング法を施して蒸着されるため、従来の第１タングス
テン層１１を化学気相蒸着法を施して蒸着するときに発
生していた工程チャンバ内の気体が半導体基板を食刻し
たり、半導体基板と反応してビットラインのコンタクト
抵抗を低下させて漏洩電流を増加させることを抑制す
る。
【００２３】本実施形態では、第１電導層５９の厚さを
コンタクトホール５５の深さに従って設定するが、特
に、約２０〜５０nmの範囲にする。その後、図１（Ｄ）
に示したように、第１電導層５９の上面及びコンタクト
ホール５５の内部に、タングステンを用い、Ｈ2を還元
気体として用いて、約２５０〜６００℃で化学気相蒸着
法を施して、第２電導層６１を形成する。該第２電導層
６１は、金属の第１電導層５９の上面に均一に蒸着され
て形成されるため、タングステンの電気的特性を低下さ
せるＳｉＨ4気体を還元気体として使用する必要がな
い。従って、従来に比べて、製造工程を簡便化させ、タ
ングステンから成る第２電導層６１の比抵抗を低下させ
て、段差被覆性を向上することができる。
コンタクトホール５５の深さに従って設定するが、特
に、約２０〜５０nmの範囲にする。その後、図１（Ｄ）
に示したように、第１電導層５９の上面及びコンタクト
ホール５５の内部に、タングステンを用い、Ｈ2を還元
気体として用いて、約２５０〜６００℃で化学気相蒸着
法を施して、第２電導層６１を形成する。該第２電導層
６１は、金属の第１電導層５９の上面に均一に蒸着され
て形成されるため、タングステンの電気的特性を低下さ
せるＳｉＨ4気体を還元気体として使用する必要がな
い。従って、従来に比べて、製造工程を簡便化させ、タ
ングステンから成る第２電導層６１の比抵抗を低下させ
て、段差被覆性を向上することができる。
【００２４】次いで、第２電導層６１の上面に感光膜層
を塗布した後、パターニングして感光膜パターン６３を
形成する。その後、図１（Ｅ）に示したように、感光膜
パターン６３をマスクとして写真食刻を施して、第２電
導層６１から成る配線７０を形成し、第１電導層５９及
び拡散防止層５７も順次写真食刻する。
を塗布した後、パターニングして感光膜パターン６３を
形成する。その後、図１（Ｅ）に示したように、感光膜
パターン６３をマスクとして写真食刻を施して、第２電
導層６１から成る配線７０を形成し、第１電導層５９及
び拡散防止層５７も順次写真食刻する。
【００２５】このとき、第１電導層５９及び第２電導層
６１は、ＳＦ6及びＣｌ2気体、拡散防止層５７はＢＣｌ
3及びＣｌ2気体をそれぞれ使用して食刻する。最後に、
感光膜パターン６３を除去して、ビットラインの製造工
程を終了する。このように、本実施形態のビットライン
の製造方法では、従来のタングステンプラグと配線との
間のチタン窒化物層を形成しないことで、ビットライン
の比抵抗を低減し得る。具体的には、従来の技術により
製造されたビットラインは、約１０．５μΩ−ｃｍ以上
の比抵抗を有するが、本実施形態に係るビットライン
は、約８．５μΩ−ｃｍ以上の比抵抗を有するため、比
抵抗が約２０％減少される。
６１は、ＳＦ6及びＣｌ2気体、拡散防止層５７はＢＣｌ
3及びＣｌ2気体をそれぞれ使用して食刻する。最後に、
感光膜パターン６３を除去して、ビットラインの製造工
程を終了する。このように、本実施形態のビットライン
の製造方法では、従来のタングステンプラグと配線との
間のチタン窒化物層を形成しないことで、ビットライン
の比抵抗を低減し得る。具体的には、従来の技術により
製造されたビットラインは、約１０．５μΩ−ｃｍ以上
の比抵抗を有するが、本実施形態に係るビットライン
は、約８．５μΩ−ｃｍ以上の比抵抗を有するため、比
抵抗が約２０％減少される。
【００２６】これにより、従来と同等な抵抗を有するビ
ットラインを製造するとき、ビットラインの高さを約３
０〜４０％低下させることができるため、平坦化工程を
容易に行うことができ、いわゆるＲＣ(Resistance Capa
citance)時間による信号伝達遅延を改善し得る。尚、本
発明は、このような実施の形態に限定されるものでな
く、請求範囲を外れない限り多様な形態に変更して使用
することができる。
ットラインを製造するとき、ビットラインの高さを約３
０〜４０％低下させることができるため、平坦化工程を
容易に行うことができ、いわゆるＲＣ(Resistance Capa
citance)時間による信号伝達遅延を改善し得る。尚、本
発明は、このような実施の形態に限定されるものでな
く、請求範囲を外れない限り多様な形態に変更して使用
することができる。
【００２７】
【発明の効果】以上説明したように、本発明に係るビッ
トラインの製造方法においては、従来のタングステンプ
ラグと配線との間の窒化物層を形成せずに構成するた
め、製造工程を簡便化して製造時間を短縮し、また、製
造工程で発生する粒子量を減らして生産収率を向上し得
るため、半導体素子の原価を削減し得る。
トラインの製造方法においては、従来のタングステンプ
ラグと配線との間の窒化物層を形成せずに構成するた
め、製造工程を簡便化して製造時間を短縮し、また、製
造工程で発生する粒子量を減らして生産収率を向上し得
るため、半導体素子の原価を削減し得る。
【００２８】また、化学気相蒸着法を施して第２電導層
を形成するとき、ＳｉＨ4を還元気体として使用しない
ため、第２電導層の段差被覆性を向上し、比抵抗を低減
し得る。さらに、第１電導層をスパッタリング法を施し
て形成するため、従来の化学気相蒸着法を施して形成す
る場合に、原料気体のＷＦ6がシリコンを食刻したり、
シリコンと反応して、ビットラインの電気的特性を低下
させる現象を防止し得る。
を形成するとき、ＳｉＨ4を還元気体として使用しない
ため、第２電導層の段差被覆性を向上し、比抵抗を低減
し得る。さらに、第１電導層をスパッタリング法を施し
て形成するため、従来の化学気相蒸着法を施して形成す
る場合に、原料気体のＷＦ6がシリコンを食刻したり、
シリコンと反応して、ビットラインの電気的特性を低下
させる現象を防止し得る。
【図１】本発明に係るビットラインの製造方法を示す工
程図である。
程図である。
【図２】従来のビットラインの製造方法を示す工程図で
ある。
ある。
５０：半導体基板 ５３：層間絶縁層 ５５：コンタクトホール ５６：シリサイド層 ５７：拡散防止層 ５９：第１電導層 ６１：第２電導層 ６３：感光膜パターン ７０：配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/88 Ｑ 21/8242 27/10 ６８１Ｂ
Claims (3)
- 【請求項１】半導体基板の上面に層間絶縁層を形成する
段階と、 該層間絶縁層の所定領域にコンタクトホールを形成する
段階と、 前記層間絶縁層の上面及び前記コンタクトホールの内壁
面に、金属を用いて第１電導層を形成する段階と、 前記第１電導層の上面及び前記コンタクトホールの内部
に、金属を用いて第２電導層を形成する段階と、 前記第１電導層及び前記第２電導層をパターニングする
段階と、を順次行うことを特徴とするビットラインの製
造方法。 - 【請求項２】前記第１電導層は、スパッタリング法を施
して形成し、 前記第２電導層は、Ｈ2のみを還元気体として用いて化
学気相蒸着法を施して形成することを特徴とする請求項
１に記載のビットラインの製造方法。 - 【請求項３】前記第１電導層を形成する段階の前に、前
記層間絶縁層の上面及び前記コンタクトホールの内壁面
に、前記半導体基板と反応してシリサイド層を形成する
金属層と窒化物層とを順次積層して拡散防止層を形成す
る段階を包含して行うことを特徴とする請求項１又は請
求項２に記載のビットラインの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR5761/2000 | 2000-02-08 | ||
| KR1020000005761A KR20010077743A (ko) | 2000-02-08 | 2000-02-08 | 비트 라인 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223270A true JP2001223270A (ja) | 2001-08-17 |
Family
ID=19644646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000330734A Pending JP2001223270A (ja) | 2000-02-08 | 2000-10-30 | ビットラインの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6627537B2 (ja) |
| JP (1) | JP2001223270A (ja) |
| KR (1) | KR20010077743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702768B1 (ko) | 2006-06-28 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005387B2 (en) * | 2003-11-08 | 2006-02-28 | Advanced Micro Devices, Inc. | Method for preventing an increase in contact hole width during contact formation |
| US20130224948A1 (en) * | 2012-02-28 | 2013-08-29 | Globalfoundries Inc. | Methods for deposition of tungsten in the fabrication of an integrated circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2751606B2 (ja) * | 1990-09-12 | 1998-05-18 | ソニー株式会社 | 配線の形成方法 |
| JPH04186730A (ja) * | 1990-11-20 | 1992-07-03 | Nec Corp | 半導体装置の製造方法 |
| JP3064454B2 (ja) * | 1991-03-27 | 2000-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3358328B2 (ja) * | 1994-10-27 | 2002-12-16 | ソニー株式会社 | 高融点金属膜の成膜方法 |
| US6334249B2 (en) * | 1997-04-22 | 2002-01-01 | Texas Instruments Incorporated | Cavity-filling method for reducing surface topography and roughness |
| KR19990060824A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 비트 라인 형성 방법 |
| US6136690A (en) * | 1998-02-13 | 2000-10-24 | Micron Technology, Inc. | In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications |
-
2000
- 2000-02-08 KR KR1020000005761A patent/KR20010077743A/ko not_active Application Discontinuation
- 2000-10-30 JP JP2000330734A patent/JP2001223270A/ja active Pending
-
2001
- 2001-02-07 US US09/777,703 patent/US6627537B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702768B1 (ko) | 2006-06-28 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010012695A1 (en) | 2001-08-09 |
| US6627537B2 (en) | 2003-09-30 |
| KR20010077743A (ko) | 2001-08-20 |
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