KR100224759B1 - 시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼 - Google Patents
시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼 Download PDFInfo
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Abstract
본 발명은 시리얼 커맨드 신호 인가시 외부 동기 클럭에 의해 동기시켜 칩내부로의 빠른 인가속도를 가지게 하는 반도체 메모리 장치의 입력버퍼에 관한 것으로, 본 발명의 요지는 시리얼 커맨드를 가지는 반도체 메모리 장치의 입력버퍼에 있어서, 외부 동기 클럭에 응답하여 내부클럭을 발생하는 클럭발생부와, 상기 외부 동기 클럭에 동기되어 발생된 시리얼 커맨드 신호에 응답하여 소정의 제어신호를 버퍼링하여 발생시키는 제어버퍼부와, 입력클럭신호를 소정의 지연회로들을 통해 입력받아 지연시간을 조절하여 칩내부로 공급하기 위한 전송부와, 상기 전송부의 제어단에 출력단이 접속되며 상기 제어버퍼부 및 클럭발생부의 출력신호에 응답하여 상기 제어신호중 제1제어신호에 의해 상기 전송부를 턴온시키고 제2제어신호에 의해 상기 전송부를 턴오프시키기 위한 소정의 논리신호를 출력하는 논리조합부를 가지는 것이다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 시리얼 커맨드(Serial Command)를 갖는 동기 반도체 메모리 장치의 입력버퍼에 관한 것이다.
일반적으로, 시스템(System)에 사용되는 메모리 장치의 추세는 비동기식(Asynchronous)에서 동기식(Synchronous)으로 변화하는 추세이다. 종래 기술의 어드레스(Address)와 제어신호(CS,WE등)는 시스템으로부터 입력되는 클럭신호에 의해 제어를 받는다. 따라서 인가되는 신호의 속도가 외부 동기 클럭(XCLK)에 의해서 좌우된다. 또한 시스템이 복잡해짐에 따라 신호가 시리얼(Serial) 신호로 인가된다. 도 1은 종래 기술의 일실시예에 따른 동기 반도체 메모리 장치의 입력버퍼의 회로도이다. 도 1을 참조하면, 전송게이트 2개로 입력신호를 받아들이는 구조를 보여준다. 즉 제1전송게이트 10 및 제2전송게이트 20으로 구성되어 있다. 즉 제1전송게이트 10은 제1클럭신호 CLK1으로, 제2전송게이트 20은 제2클럭신호 CLK2로 제어된다. 또한 입력신호 XAI가 인가되기 전에는 반드시 제어신호 XCTRL이 이전 싸이클(Cycle)에서 논리 로우(Low)상태로 인에이블(Enable)되어야 한다. 즉 제어신호 XCTRL은 입력신호 XAI에 앞서는 시리얼 커맨드 신호이다. 그런데 여기서의 회로구조는 시리얼 커맨드 신호를 받아들일 때에도 보통의 동기 입력버퍼의 구조와 동일하게 2개의 전송게이트를 사용한다. 도 2는 도 1의 동작타이밍도이다. 도 2를 참조하면, 시간 T1에 의해 형성된 제2클럭신호 CLK2가 논리 하이(High)로 될때 입력신호 XAI가 제2전송게이트 20를 통과하여 인가된다. 그러나 일반적으로 동기 반도체 메모리 장치의 입력신호는 클럭 대비 0.5NS4NS 먼저 인가되기 때문에 입력신호는 제2클럭신호 CLK2가 인가될 때까지 기다리게 된다. 따라서 시리얼 커맨드 입력에 대해서도 시리얼 입력신호가 아닌 커맨드와 똑같은 지연이 요구되는 문제점이 있다.
본 발명의 목적은 시리얼 커맨드 신호를 사용하는 입력신호의 칩내부로의 인가 속도를 빠르게 하는 반도체 메모리 장치의 입력버퍼를 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 동기 반도체 메모리 장치의 입력버퍼의 회로도.
도 2는 도 1의 동작타이밍도.
도 3은 본 발명의 일실시예에 따른 동기 반도체 메모리 장치의 입력버퍼의 회로도.
도 4는 도 3의 동작타이밍도.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 시리얼 커맨드를 가지는 반도체 메모리 장치의 입력버퍼에 있어서, 외부 동기 클럭에 응답하여 내부클럭을 발생하는 클럭발생부와, 상기 외부 동기 클럭에 동기되어 발생된 시리얼 커맨드 신호에 응답하여 소정의 제어신호를 버퍼링하여 발생시키는 제어버퍼부와, 입력클럭신호를 소정의 지연회로들을 통해 입력받아 지연시간을 조절하여 칩내부로 공급하기 위한 전송부와, 상기 전송부의 제어단에 출력단이 접속되며 상기 제어버퍼부 및 클럭발생부의 출력신호에 응답하여 상기 제어신호중 제1제어신호에 의해 상기 전송부를 턴온시키고 제2제어신호에 의해 상기 전송부를 턴오프시키기 위한 소정의 논리신호를 출력하는 논리조합부를 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3은 본 발명의 일실시예에 따른 동기 반도체 메모리 장치의 입력버퍼의 회로도이다. 도 3을 참조하면, 외부 동기 클럭 XCLK를 입력으로하여 내부클럭 CLK0'를 발생시키는 클럭버퍼 및 클럭발생부 13과, 시리얼 커맨드 신호인 제어신호 XCTRL에 응답하여 제어신호 CTRL을 발생하는 제어버퍼부 15와, 상기 제어버퍼부 15와 클럭발생부 13의 출력신호에 응답하여 반전논리곱된 출력신호를 출력하는 논리조합부 예를들면 노아게이트 19와, 입력신호 XAI를 입력으로 하는 지연회로 3-1과, 상기 지연회로 3-1의 출력신호를 입력으로 하며 상기 논리조합부 19의 출력신호 및 그 반전신호로서 제어단이 제어되어 상기 입력신호 XAI를 출력하는 전송부 예를들면 전송게이트 10-1과, 상기 전송게이트 10-1의 출력을 소정시간 래치하기 위한 래치회로 5-1과, 인버터 7-1로 구성되어 있다. 도 4는 도 3의 동작타이밍도이다. 도 4를 참조하여 도 3을 설명하면, 클럭버퍼 및 클럭발생부 13은 외부 동기 클럭 XCLK의 하이에지(High Edge) 또는 로우에지(Low Edge)를 감지하여 내부클럭 CLK0'를 생성시킨다. 제어버퍼부 15는 제1시리얼 커맨드신호인 XCTRL에 의해 제어신호 CTRL을 발생하고 이것에 의해 제2시리얼 커맨드신호인 입력신호 XAI를 인가시킬지의 여부를 결정하게 된다. 여기에서 XCTRL도 물론 클럭신호에 의해서 동기된 클럭신호이다. 시간 T0와 동기 입력으로 XCTRL이 인가되면 논리조합부 19의 출력단이 논리 로우로 천이한다고 가정하면, 이때 클럭신호 CLK0는 논리 로우상태이므로 전송게이트 10-1의 제어단을 구성하는 트랜지스터들인 엔모오스 트랜지스터 N1과 피모오스 트랜지스터 P1의 게이트를 턴온(Turn On)시켜 외부의 제2클럭신호 XAI의 커맨드를 칩 내부에 인가할 수 있다. 또한 XAI의 논리 하이인 시기 T1이 감지됨으로 인해 클럭신호 CLK0는 논리 하이로 가게 되어 외부의 틀린 커맨드가 인가되지 못하게 제어한다. 또한 이때 신호 XCTRL이 논리 하이로 인가됨에 따라 논리 하이로 가게 되어, 클럭신호 CLK0가 다음에 논리 로우상태로 가더라도 외부의 틀린 신호가 인가되는 것을 막아주어 오동작이 일어나는 것을 막아준다. 이에 따라 종래에 비해 시간 Tup만큼의 속도증가를 얻을 수 있게 된다.
본 발명에 따르면, 시리얼 커맨드 신호를 사용할 시에도 칩내부로의 외부 입력신호의 인가 속도를 증가시킬 수 있고, 전송부에 하나의 전송게이트만으로도 틀린 시리얼 커맨드 신호로 인한 오동작을 방지할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (4)
- 시리얼 커맨드를 가지는 반도체 메모리 장치의 입력버퍼에 있어서,외부 동기 클럭에 응답하여 내부클럭을 발생하는 클럭발생부와,상기 외부 동기 클럭에 동기되어 발생된 시리얼 커맨드 신호에 응답하여 소정의 제어신호를 버퍼링하여 발생시키는 제어버퍼부와,입력클럭신호를 소정의 지연회로들을 통해 입력받아 지연시간을 조절하여 칩내부로 공급하기 위한 전송부와,상기 전송부의 제어단에 출력단이 접속되며 상기 제어버퍼부 및 클럭발생부의 출력신호에 응답하여 상기 제어신호중 제1제어신호에 의해 상기 전송부를 턴온시키고 제2제어신호에 의해 상기 전송부를 턴오프시키기 위한 소정의 논리신호를 출력하는 논리조합부를 구비함을 특징으로 하는 반도체 메모리 장치의 입력버퍼.
- 제1항에 있어서, 상기 전송부가 상기 논리조합부의 제어단에 접속되어 상기 논리조합부의 출력신호 및 그 반전신호로써 제어됨을 특징으로 하는 반도체 메모리 장치의 입력버퍼.
- 제1항에 있어서, 상기 전송부가 하나의 전송게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 입력버퍼.
- 제1항에 있어서, 상기 논리조합부가 노아게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 입력버퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064391A KR100224759B1 (ko) | 1996-12-11 | 1996-12-11 | 시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064391A KR100224759B1 (ko) | 1996-12-11 | 1996-12-11 | 시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼 |
Publications (2)
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|---|---|
| KR19980046102A KR19980046102A (ko) | 1998-09-15 |
| KR100224759B1 true KR100224759B1 (ko) | 1999-10-15 |
Family
ID=19487259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960064391A KR100224759B1 (ko) | 1996-12-11 | 1996-12-11 | 시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼 |
Country Status (1)
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| KR (1) | KR100224759B1 (ko) |
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1996
- 1996-12-11 KR KR1019960064391A patent/KR100224759B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980046102A (ko) | 1998-09-15 |
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