KR100725375B1 - 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 - Google Patents
비휘발성 메모리 집적 회로 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100725375B1 KR100725375B1 KR1020060042571A KR20060042571A KR100725375B1 KR 100725375 B1 KR100725375 B1 KR 100725375B1 KR 1020060042571 A KR1020060042571 A KR 1020060042571A KR 20060042571 A KR20060042571 A KR 20060042571A KR 100725375 B1 KR100725375 B1 KR 100725375B1
- Authority
- KR
- South Korea
- Prior art keywords
- tunneling
- junction region
- gate
- insulating film
- floating junction
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 230000005641 tunneling Effects 0.000 claims abstract description 171
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 53
- 238000009413 insulation Methods 0.000 claims abstract description 21
- 230000002265 prevention Effects 0.000 claims description 30
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 230000008878 coupling Effects 0.000 abstract description 21
- 238000010168 coupling process Methods 0.000 abstract description 21
- 238000005859 coupling reaction Methods 0.000 abstract description 21
- 239000010410 layer Substances 0.000 description 68
- 239000012535 impurity Substances 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 4
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 4
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 4
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 101100272788 Arabidopsis thaliana BSL3 gene Proteins 0.000 description 2
- 101001105315 Bacillus subtilis (strain 168) 50S ribosomal protein L17 Proteins 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- 229910018509 Al—N Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910019044 CoSix Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910005889 NiSix Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910001000 nickel titanium Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
비휘발성 메모리 집적 회로 장치가 제공된다. 비휘발성 메모리 집적 횔 장치는 반도체 기판, 반도체 기판 상에 형성된 터널링 절연막, 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트, 메모리 게이트와 셀렉트 게이트 사이의 반도체 기판 내에 형성된 플로팅 정션 영역과, 메모리 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 셀렉트 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역, 및 반도체 기판과 터널링 절연막 사이에 개재되고, 메모리 게이트의 일부와 오버랩되는 터널링 방지 절연막 패턴을 포함한다.
커플링비, 터널링 방지 절연막 패턴, 프로그램/소거 효율
Description
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 레이아웃도이다.
도 3은 도 2의 액티브 영역만을 도시한 도면이다.
도 4는 도 2의 IV-IV'로 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 비휘발성 메모리 셀의 셀렉트 게이트를 설명하기 위한 사시도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 소거 동작을 설명하기 위한 도면이다.
도 10은 종래의 비휘발성 메모리 집적 회로 장치에서 사용되는 비휘발성 메모리 셀의 커플링비 및 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치에서 사용되는 비휘발성 메모리 셀의 커플링비를 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 14a 내지 도 17b는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치를 구성하는 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
WL0~WLn : 워드 라인 SL0~SLn : 셀렉트 라인
BL0~BL15 : 비트 라인 CSL0~CSLm : 커먼 소오스 라인
BSL0~BSL3 : 바이트 선택 라인
1 : 비휘발성 메모리 집적 회로 장치
102 : 제1 웰 104 : 제2 웰
110 : 필드 영역 130 : 터널링 방지 절연막 패턴
135, 135a : 터널링 절연막 140 : 메모리 게이트
150 : 셀렉트 게이트
본 발명은 비휘발성 메모리 집적 회로 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 프로그램/소거 효율이 높아진 비휘발성 메모리 집적 회로 장치 및 그 제조 방법에 관한 것이다.
신용 카드, ID 카드, 은행 출입 카드와 같은 비접촉 스마트 카드(contact-less smart card) 등에 사용하는 비휘발성 메모리 집적 회로 장치에 높은 신뢰성(high reliability), 짧은 억세스 시간과 낮은 전력 사용 등이 요구된다.
이러한 요구에 부응하여, 2개의 트랜지스터로 구성된 플래쉬 메모리 셀(이하, 2Tr 플래쉬 메모리 셀)이 개발되었다. 구체적으로, 이러한 2Tr 플래쉬 메모리 셀은 직렬로 연결된 메모리 트랜지스터와 셀렉트 트랜지스터를 포함하는데, 메모리 트랜지스터는 비트 라인과 접속하고 셀렉트 트랜지스터는 커먼 소오스(common source)에 접속하고 메모리 트랜지스터와 셀렉트 트랜지스터 사이에는 플로팅 정션이 위치한다.
2Tr 플래쉬 메모리 셀은 NOR 아키텍쳐(architecture)를 사용하므로 억세스 시간이 매우 짧다. 또한, 셀렉트 트랜지스터를 사용하므로 과소거의 문제가 발생하기 않는다. 뿐만 아니라, FN 터널링을 사용하여 프로그램/소거를 하기 때문에, 프로그램/소거시의 전류(전력)를 제한할 수 있고 저전압을 이용해서도 높은 효율을 낼 수 있다.
그런데, 2Tr 플래쉬 메모리 셀의 면적은 계속 줄어들더라도 프로그램/소거 효율이 떨어지지 않도록 하기 위해서는, 게이트간 절연막(inter-gate dielectric layer)의 두께를 감소시키고 터널링 영역의 크기를 감소시켜야 한다. 그런데, 게이트간 절연막의 두께 감소는 계속 이루어지고 있는 반면에, 터널링 영역 감소는 공정 자체의 한계로 인해 개발이 더뎌지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 프로그램/소거 효율이 높아진 비휘발성 메모리 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 프로그램/소거 효율이 높아진 비휘발성 메모리 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 일 태양은 반도체 기판, 반도체 기판 상에 형성된 터널링 절연막, 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트, 메모리 게이트와 셀렉트 게이트 사이의 반도체 기판 내에 형성된 플로팅 정션 영역과, 메모리 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 셀렉트 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역, 및 반 도체 기판과 터널링 절연막 사이에 개재되고, 메모리 게이트의 일부와 오버랩되는 터널링 방지 절연막 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 다른 태양은 반도체 기판, 반도체 기판 상에 형성된 터널링 절연막, 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트, 및 메모리 게이트와 셀렉트 게이트 사이의 반도체 기판 내에 형성된 플로팅 정션 영역과, 메모리 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 셀렉트 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 포함하되, 메모리 게이트 하부의 터널링 절연막은 서로 다른 두께의 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막을 포함하고, 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막 중 어느 하나는 상기 셀렉트 게이트 하부의 터널링 절연막보다 두껍다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 또 다른 태양은 제1 도전형의 반도체 기판, 반도체 기판 내에 형성되고, 제1 도전형과 다른 제2 도전형의 제1 웰, 제1 웰 내에 형성된 제1 도전형의 제2 웰, 제2 웰 상에 형성된 터널링 절연막, 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트, 및 메모리 게이트와 셀렉트 게이트 사이의 반도체 기판 내에 형성된 플로팅 정션 영역과, 메모리 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 셀렉트 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 포함하되, 메모리 게이트 하부의 터널링 절연막의 두께는 플로팅 정션 영역측과 비트 라인 정션 영역측이 서로 다르다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 제조 방법의 일 태양은 반도체 기판 상에 터널링 방지 절연막 패턴을 형성하고, 터널링 방지 절연막 패턴 및 반도체 기판 상에 터널링 절연막을 형성하고, 터널링 절연막 상에 서로 이격된 메모리 게이트 및 셀렉트 게이트를 형성하되, 메모리 게이트의 일부는 터널링 방지 절연막 패턴과 오버랩되도록 형성하고, 메모리 게이트와 셀렉트 게이트 사이의 반도체 기판 내에 형성된 플로팅 정션 영역과, 메모리 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 셀렉트 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 제조 방법의 다른 태양은 반도체 기판 상에 터널링 절연막을 형성하고, 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트을 형성하고, 메모리 게이트와 셀렉트 게이트 사이의 반도체 기판 내에 형성된 플로팅 정션 영역과, 메모리 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 셀렉트 게이트에 대하여 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 형성하는 것을 포함하되, 상기 터널링 절연막을 형성하는 것은, 상기 메모리 게이트 하부의 터널링 절연막은 서로 다른 두께의 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막을 포함하고, 상기 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막 중 어느 하나 는 상기 셀렉트 게이트 하부의 터널링 절연막보다 두껍게 되도록 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하의 기술에서는 프로그램 동작(program operation)은 플로팅 게이트에 전하를 충전(charging)하는 것을 의미하고, 소거 동작(erasing operation)은 플로팅 게이트로부터 전하를 방전(discharging)하는 것을 의미한다. 다만, 집적 회로 장치의 동작에 따라, 전하를 충전하는 것이 프로그램 동작이 되고, 전하를 방전하는 것이 소거 동작이 될 수도 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치의 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치(1)는 다수의 비휘발성 메모리 셀(100)이 NOR 아키텍쳐(architecture)에 따라 배치된 셀 블록(cell block)들이 반복되어 배치된다. 구체적으로, 비휘발성 메모리 셀(100)은 플로팅 게이트 및 컨트롤 게이트를 포함하는 메모리 트랜지스터(T1)와, 셀렉트 게이트를 포함하는 셀렉트 트랜지스터(T2)로 구성된다. 동일한 행에 위치하는 다수의 메모리 트랜지스터(T1)의 컨트롤 게이트는 워드 라인(WL0~WLn)에 의해 상호 접속되고, 동일한 행에 위치하는 다수의 셀렉트 트랜지스터(T2)의 셀렉트 게이트는 셀렉트 라인(SL0~SLn)에 의해 상호 접속된다. 또한, 동일한 열에 위치하는 다수의 메모리 트랜지스터(T1)는 동일한 비트 라인(BL0~BL15)과 접속될 수 있다. 다수의 셀렉트 트랜지스터(T2)는 커먼 소오스 라인(CSL0~CSLm)에 의해 상호 접속되는데, 이러한 커먼 소오스 라인(CSL0~CSLm)은 각 행, 2행, 또는 셀 블록마다 공통되도록 구성될 수 있다.
한편, 글로벌 워드 라인(GWL0~GWLn)은 각 셀 블록마다 배치된 워드 라인(WL0~WLn)과 바이트 선택 트랜지스터(T3)을 통해서 선택적으로 접속된다. 동일한 열에 위치하는 다수의 바이트 선택 트랜지스터(T3)의 게이트는 바이트 선택 라인(BSL0~BSL3)에 의해 상호 접속된다.
그런데, 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치(1)는 제1 도전형(예를 들어, P형)의 반도체 기판 내에 제2 도전형(예를 들어, N형)의 제1 웰(102)이 형성되고, 제1 웰(102) 내에 제1 도전형(예를 들어, P형)의 제2 웰(104)이 형성될 수 있다. 여기서, 셀 블록은 제2 웰(104) 내에 형성되고, 다수의 바이트 선택 트랜지스터(T3)는 제1 웰(102) 내에 형성되도록 구성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 레이아웃도이고, 도 3은 도 2의 액티브 영역만을 도시한 도면이다. 도 4은 도 2의 IV- IV'로 절단한 단면도이다. 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 비휘발성 메모리 셀의 셀렉트 게이트를 설명하기 위한 사시도이다.
우선 도 2 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치(1)은 반도체 기판 상에 다수의 실질적 직사각형 필드 영역(110)이 매트릭스 형태로 배치되어 액티브 영역(ACT1, ACT2)을 정의한다.
여기서, 다수의 실질적 직사각형이란 직사각형을 기본형으로 하지만, 레이아웃의 효율성을 위해 4각 코너 중 일부 또는 전부가 모따기되어 4각 이상의 다각형으로 변형된 경우도 포함하는 의미로 사용한다. 여기서, 모따기는 일직선으로 이루어진 형태뿐만 아니라 라운딩된 형태 등을 모두 포함한다.
또한, 도 3에 도시된 바와 같이, 실질적 직사각형 필드 영역(110)의 단변(SE)과 장변(LE)은 각각 매트릭스 형태의 행방향(ROW)과 열방향(COLUMN)과 평행하도록 배치될 수 있다.
이러한 실질적 직사각형 필드 영역(110)에 의해서 행방향(ROW)으로 연장된 다수의 제1 액티브 영역(ACT1)과, 다수의 제1 액티브 영역(ACT1)과 교차되도록 열방향(COLUMN)으로 연장된 다수의 제2 액티브 영역(ACT2)이 정의된다.
다수의 실질적 직사각형 필드 영역(110)이 형성된 반도체 기판 상에, 터널링 방지 절연막 패턴(130)이 행방향(ROW)과 평행하도록 연장되어 배치될 수 있다. 터널링 방지 절연막 패턴(130)이 형성된 반도체 기판 전면에 터널링 절연막(미도시)이 형성된다.
터널링 절연막이 형성된 반도체 기판 상에, 행방향(ROW)과 평행하도록 연장 된 워드 라인(WL0, WL1, WL2, WL3)과 셀렉트 라인(SL0, SL1, SL2, SL3)이 배치된다.
구체적으로, 2개의 셀렉트 라인(SL0, SL1 또는 SL2, SL3)은 매트릭스의 행방향(ROW)으로 배치된 다수의 실질적 직사각형 필드 영역(110) 각각과 교차된다. 2개의 워드 라인(WL0, WL1 또는 WL2, WL3)은 2개의 셀렉트 라인(SL0, SL1 또는 SL2, SL3) 사이에 배치되고, 매트릭스의 행방향(ROW)으로 배치된 다수의 실질적 직사각형 필드 영역(110) 각각과 교차된다. 특히, 워드 라인(WL0, WL1, WL2, WL3)은 터널링 방지 절연막 패턴(130)과 일부 오버랩되도록 형성될 수 있다.
또한, 2개의 셀렉트 라인(SL1, SL2) 사이의 제1 액티브 영역(ACT1) 내에는 커먼 소오스 영역(122)이 형성되고, 2개의 워드 라인(WL0, WL1 또는 WL2, WL3) 사이의 제2 액티브 영역(ACT2) 내에는 비트 라인 정션 영역(126)이 형성되고, 각 셀렉트 라인(SL0, SL1, SL2, SL3)과 각 워드 라인(WL0, WL1, WL2, WL3) 사이의 제2 액티브 영역(ACT2) 내에는 플로팅 정션 영역(124)이 형성된다.
도 4를 참조하면, 본 발명의 비휘발성 메모리 집적 회로 장치(도 2의 1)의 비휘발성 메모리 셀(100)는 반도체 기판(101), 제1 웰(102), 제2 웰(104), 메모리 트랜지스터(T1), 셀렉트 트랜지스터(T2)를 포함한다.
제1 도전형(예를 들어, P형)의 반도체 기판(101)내에 제2 도전형(예를 들어, N형)의 제1 웰(102)이 형성되고, 제1 웰(102) 내에 제1 도전형(예를 들어, P형)의 제2 웰(104)이 형성된다.
여기서, 반도체 기판(101)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 등이 될 수 있다. 예시적으로, 반도체 기판(101)은 P형 불순물이 도우프된 단결정 실리콘 기판일 수 있고, P형 불순물의 농도는 약 1014~1015 atoms/cm3일 수 있다. 또한, 예시적으로 제1 웰(102)의 N형 불순물의 농도는 약 1015~1016 atoms/cm3일 수 있고, 제2 웰(104)의 P형 불순물의 농도는 약 1016~1017 atoms/cm3일 수 있다.
반도체 기판(101) 내에는 필드 영역이 형성되어 액티브 영역을 정의한다. 필드 영역은 일반적으로 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide)가 될 수 있다.
제 2웰(104) 내에 메모리 트랜지스터(T1)와 셀렉트 트랜지스터(T2)가 형성된다. 일 실시예에서, 메모리 트랜지스터(T1)와 셀렉트 트랜지스터(T2)는 터널링 절연막(135) 상에 형성된 메모리 게이트(140)와 셀렉트 게이트(150)를 각각 포함한다. 특히, 본 발명의 일 실시예에서는, 반도체 기판(101)과 터널링 절연막(135) 사이에 개재되고, 메모리 게이트(140)의 일부와 오버랩되는 터널링 방지 절연막 패턴(130)을 포함한다. 도 4에서는 터널링 방지 절연막 패턴(130)이 플로팅 정션 영역(124)의 적어도 일부와 오버랩되도록 도시되어 있으나, 이에 제한되는 것은 아니다. 여기서, 메모리 게이트(140)는 플로팅 게이트(142), 게이트간 절연막(144), 컨트롤 게이트(146)가 적층된 스택형(stack type) 게이트이고, 셀렉트 게이트(150)는 다수의 도전막(152, 156)이 적층된 스택형 게이트이다. 다수의 도전막(152, 156) 사이에 개제된 것은 절연막(154)이다. 또한, 메모리 게이트(140)와 셀렉트 게이 트(150)의 측벽에는 선택적으로 스페이서(160)가 형성될 수도 있다.
터널링 절연막(tunneling dielectric layer)(135)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또는 이들의 혼합막일 수 있다. 터널링 절연막(135)의 두께는 약 60~80Å, 예컨데 65~75Å일 수 있는데, 이에 제한되는 것은 아니다. 또한, 터널링 방지 절연막 패턴(130)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또는 이들의 혼합막일 수 있다. 터널링 방지 절연막 패턴(130)의 두께는 터널링 절연막(135)보다 두꺼울 수 있는데, 예를 들어 약 100~300Å일 수 있는데, 이에 제한되는 것은 아니다.
종래의 비휘발성 메모리 셀은 FN 터널링 방식을 이용하여, 메모리 게이트 하부의 터널링 절연막 전면을 통해서 전하를 프로그램 및/또는 소거한다. 즉, 터널링 영역은 메모리 게이트 하부의 터널링 절연막 전면이 된다. 그런데, 본 발명에서는 터널링 방지 절연막 패턴(130)을 형성하여, 터널링 영역의 면적을 줄인다. 터널링 방지 절연막 패턴(130)과 터널링 절연막(135)이 오버랩되는 영역은 터널링 절연막(135)만 형성된 영역보다 상당히 두껍다. 따라서, 메모리 게이트(140), 제2 웰(104), 비트 라인 정션 영역(126)에 전하가 터널링 절연막(135)만 FN 터널링할 수 있을 정도의 크기의 전압을 인가하면, 전하가 터널링 방지 절연막 패턴(130)과 터널링 절연막(135)이 오버랩되는 영역을 FN 터널링할 수 없다. 즉, 터널링 영역은 메모리 게이트(140) 하부에 터널링 절연막(135)만 형성된 영역으로 한정된다.
이와 같이 터널링 영역을 줄이면, 프로그램/소거시의 커플링비(coupling ratio)가 커지기 때문에 프로그램/소거 효율이 높아지게 된다. 이에 대한 설명은 도 6 내지 도 10을 참조하여 자세히 후술한다.
플로팅 게이트(floating gate)(142)는 터널링 절연막(135) 상에 형성되고, 예를 들어, 불순물이 도우프된 다결정 실리콘막일 수 있다. 플로팅 게이트(142)의 두께는 약 1000~3000Å일 수 있는데, 이에 제한되는 것은 아니다. 이러한 플로팅 게이트(142)는 비휘발성 메모리 집적 회로 장치의 로직 상태(logic state)를 결정하는 전하를 저장하는 역할을 한다.
게이트간 절연막(inter-gate dielectric layer)(144)은 플로팅 게이트(142) 상에 형성되고, 산화막, 질화막의 단일막, 적층막 또는 이들의 혼합막일 수 있다. 예를 들어, 게이트간 절연막(144)으로 산화막, 질화막, 산화막의 적층막(소위, ONO막)이 주로 사용될 수 있고, 하부의 산화막은 100Å, 질화막은 100Å, 상부의 산화막은 40Å의 두께를 가질 수 있다.
컨트롤 게이트(control gate)(146)는 게이트간 절연막(144) 상에 형성되고, 에는 표시하지 않았으나, 컨트롤 게이트(146) 상면에는 캡핑막이 더 형성되어 있을 수 있다.
한편, 셀렉트 게이트(150)의 다수의 도전막(152, 156)은 각각 상술한 플로팅 게이트(142) 및 컨트롤 게이트(146)와 동일한 물질로 동일한 두께로 형성할 수 있다.
메모리 게이트(140)와 셀렉트 게이트(150) 사이의 반도체 기판(101) 내에는 플로팅 정션 영역(124)이 위치하고, 메모리 게이트(140)에 대하여 플로팅 정션 영 역(124)의 반대편에는 비트 라인 정션 영역(126)이 위치하고, 셀렉트 게이트(150)에 대하여 플로팅 정션 영역(124)의 반대편에는 커먼 소오스 영역(122)이 위치한다. 도면에서는 비트 라인 정션 영역(126) 및 커먼 소오스 영역(122)은 저농도 불순물이 얇게(shallow) 도우프되고 고농도 불순물이 깊게(deep) 도우프된 LDD(Lightly Doped Drain) 구조로 구성되고, 플로팅 정션 영역(124)은 저농도 불순물만 얇게 도우프된 경우가 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 플로팅 정션 영역(124)도 LDD 형태로 하거나, 비트 라인 정션 영역(126) 및 커먼 소오스 영역(122)도 저농도 불순물만 얇게 도우프할 수도 있다.
한편, 셀렉트 게이트(150)의 다수의 도전막(152, 156)은 전기적으로 연결될 수 있는데, 도 5에 도시된 것과 같이 버팅 컨택(butting contact)을 이용할 수 있다. 즉, 다수의 도전막(152, 156)에 동일한 전기 신호를 인가할 수 있도록, 도전막(152)에 연결된 컨택(172)과 도전막(156)에 연결된 컨택(176)이 동일한 메탈 배선(180)과 연결되도록 할 수 있다.
이하에서는, 도 6 내지 도 10, 표 1을 참조하여, 전술한 비휘발성 메모리 집적 회로 장치의 동작을 설명하도록 한다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 8 및 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 소거 동작을 설명하기 위한 도면이다. 도 10은 종래의 비휘발성 메모리 집적 회로 장치에서 사용되는 비휘발성 메모리 셀의 커플링비 및 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치 에서 사용되는 비휘발성 메모리 셀의 커플링비를 설명하기 위한 도면이다.
표 1은 비휘발성 메모리 집적 회로 장치의 각 동작시 동작 전압을 정리한 표이다. 표 1은 예시적인 동작 전압일 뿐이고, 본 발명이 그 외의 동작 전압을 배제하는 것은 아니다.
우선 도 6, 도 7 및 표 1을 참조하면, 프로그램 동작은 메모리 트랜지스터(T1)의 플로팅 게이트(142)에 로직 상태(logic state)를 결정하는 전하를 충전(charging)하는 동작이다. 프로그램 메커니즘은 FN 터널링 방식을 사용하기 때문에, 프로그램되도록 선택된 비휘발성 메모리 셀(100)과 커플링된 비트 라인(BL0)은 로우 레벨(예를 들어, -7V)이 되고, 워드 라인(WL0)은 하이 레벨(예를 들어, 10V)이 되고, 제2 웰(104)은 저전압(예를 들어, -7V)이 인가된다. 따라서, 선택된 비휘발성 메모리 셀(100)의 비트 라인 정션 영역(126)과 플로팅 게이트(142) 사이, 제2 웰(104)과 플로팅 게이트(142) 사이에 전하의 충전 경로가 생긴다. 또한, 셀렉트 라인(SL0)에는 로우 레벨(예를 들어, -7V)가 인가되어 플로팅 정션(124)과 커먼 소오스(122)가 전기적으로 연결되는 것을 방지한다.
반면, 도 6 및 표 1을 참조하면, 선택된 비휘발성 메모리 셀(100)과 동일한 워드 라인(WL0)을 공유하는 비선택된 비휘발성 메모리 셀(100GD)은 게이트 디스터브(gate disturb) 현상에 의해 의도하지 않게(unintentionally) 프로그램될 수 있다. 이를 방지하기 위해, 비선택된 비휘발성 메모리 셀(100GD)과 커플링된 비트 라인(BL7)은 예를 들어, 0V를 인가한다.
또한, 선택된 비휘발성 메모리 셀(100)과 동일한 비트 라인을 공유하는 비선택된 비휘발성 메모리 셀(100DD)은 드레인 디스터브(drain disturb) 현상에 의해 의도하지 않게 프로그램될 수 있다. 이를 방지하기 위해, 비선택된 비휘발성 메모리 셀(100DD)과 커플링된 워드 라인(WL1)은 예를 들어, 0V를 인가한다.
도 8, 도 9 및 표 1을 참조하면, 소거 동작은 메모리 트랜지스터(T1)의 플로팅 게이트(142)로부터 전하를 방전(discharging)하는 동작이다. 예를 들어, 8개 단위(즉, 바이트(byte)단위)의 비휘발성 메모리 셀(A)이 동시에 소거될 수 있으나, 이에 제한되는 것은 아니다. 소거 메커니즘은 FN 터널링 방식을 사용하기 때문에, 소거되도록 선택된 8개의 비휘발성 메모리 셀(A)과 커플링된 워드 라인(WL0)은 로우 레벨(예를 들어, -10V)이 되고, 제2 웰(104)은 고전압(예를 들어, 7V)가 인가되고, 비트 라인(BL0~BL7)은 플로팅시킨다. 따라서, 선택된 8개의 비휘발성 메모리 셀(A)의 플로팅 게이트(142)와 제2 웰(104) 사이에 전하의 방전 경로가 생긴다.
본 발명의 일 실시예에서는 메모리 게이트(140)와 일부 오버랩되도록 터널링 방지 절연막 패턴(130)이 형성되어 있으므로, 종래에 비해 터널링 영역이 메모리 게이트(140) 하부의 터널링 절연막(135)만 형성된 영역으로 한정된다. 이와 같이 터널링 영역을 줄이면, 프로그램/소거시의 커플링비가 커지게 되고, 따라서 프로그램/소거 효율이 높아지게 된다.
도 10을 참조하여 구체적으로 설명하면, 좌측의 도면에서 도시된 바와 같이 종래의 프로그램시와 소거시의 커플링비는 각각 수학식 1과 수학식 2로 표현되고, 우측의 도면에서 도시된 바와 같이 본 발명의 일 실시예에 따른 프로그램시와 소거시의 커플링비는 각각 수학식 3과 수학식 4로 표현된다.
여기서, KP1는 종래의 프로그램시 커플링비, KE1는 종래의 소거시 커플링비를 나타내고, CTUN1은 메모리 게이트(40) 하부의 터널링 절연막(35)의 커패시턴스, CONO는 게이트간 절연막(44)의 커패시턴스, CTOT는 모든 커패시턴스의 합을 의미한다.
KP2는 본 발명의 프로그램시 커플링비, KE2는 본 발명의 소거시 커플링비를 나타내고, CTUN2은 터널링 영역의 커패시턴스(즉, 메모리 게이트(140) 하부의 터널링 절연막(135)만 형성된 영역의 커패시턴스), CTP는 터널링 방지 영역의 커패시턴스(즉, 메모리 게이트(140) 하부의 터널링 절연막(135)과 터널링 방지 절연막 패턴(130)이 오버랩되는 영역의 커패시턴스), CONO는 게이트간 절연막(144)의 커패시턴스, CTOT는 모든 커패시턴스의 합을 의미한다.
또한, 설명의 편의를 위해서 도 10의 우측 도면에서 메모리 게이트(140) 하부의 터널링 절연막(135)만 형성된 영역과, 메모리 게이트(140) 하부의 터널링 절연막(135)과 터널링 방지 절연막 패턴(130)이 오버랩되는 영역의 면적이 동일하다고 가정하면, 본 발명의 비휘발성 메모리 집적 회로 장치는 종래에 비해 프로그램/소거 커플링비가 증가했음을 다음과 같이 쉽게 알 수 있다.
즉, 수학식 3은 수학식 1에 비해, 분모에서 CTUN1이 CTUN2로 줄어들고, CTP가 부가되었다. 그런데, CTUN1=2CTUN2>CTUN2+CTP이므로 본 발명의 프로그램시 커플링비(KP2) 는 종래의 프로그램시 커플링비(KP1)보다 증가한다.
또한, 수학식 4는 수학식 2에 비해, 분자에서 CTUN1가 CTUN2으로 줄어 들었으므로, 본 발명의 소거시 커플링비(KE2)는 종래의 소거시 커플링비(KE1)보다 증가한다.
즉, 프로그램시 커플링비(KP2)와 소거시 커플링비(KE2)가 모두 증가했으므로, 프로그램/소거 효율이 높아진다.
도 10에서 설명되지 않은 도면 부호는 다음과 같다. 11은 반도체 기판, 12는 제1 웰, 14는 제2 웰, 22는 커먼 소오스 영역, 24는 플로팅 정션 영역, 26은 비트 라인 정션 영역, 42는 플로팅 게이트, 46은 컨트롤 게이트, 50은 셀렉트 게이트, 52, 56은 도전막, 54는 절연막이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 11을 참조하면, 터널링 방지 절연막 패턴(130a)이 충분히 연장되어 형성되어, 플로팅 정션 영역(124)과 오버랩될 뿐만 아니라, 셀렉트 게이트(150)의 적어도 일부와 오버랩된다는 점에서 도 4에 도시된 일 실시예와 차이가 있으며 나머지 구성요소는 실질적으로 동일하다.
이러한 경우, 도 4보다 터널링 방지 절연막 패턴(130a)의 크기가 커지므로 비휘발성 메모리 셀의 사이즈가 줄어들더라도, 패터닝하기 수월할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치 의 단면도이다.
도 12를 참조하면, 터널링 방지 절연막 패턴(130b)이 플로팅 정션 영역(124)의 적어도 일부와 오버랩되지 않고, 비트 라인 정션 영역(126)의 적어도 일부와 오버랩된다는 점에서 도 4에 도시된 일 실시예와 차이가 있으며 나머지 구성 요소는 실질적으로 동일하다.
도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 13을 참조하면, 별도의 터널링 방지 절연막 패턴(도 4의 130 참조)을 형성하지 않고, 메모리 게이트(140) 하부의 터널링 절연막(135a)의 두께를 일정하지 않도록 형성하는 점에서 도 4에 도시된 일 실시예와 차이가 있으며 나머지 구성요소는 실질적으로 동일하다.
구체적으로, 메모리 게이트(140) 하부의 터널링 절연막은 서로 두께가 다른 플로팅 정션 영역(124)측 터널링 절연막과 비트 라인 정션 영역(126)측 터널링 절연막(135)을 포함한다. 또한, 플로팅 정션 영역(124)측 터널링 절연막과 비트 라인 정션 영역(126)측 터널링 절연막 중 어느 하나는 셀렉트 게이트(150) 하부의 터널링 절연막보다 두껍다. 도 13에서는 플로팅 정션 영역(124)측 터널링 절연막이 비트 라인 정션 영역(126)측 터널링 절연막보다 두껍고, 셀렉트 게이트(150) 하부의 터널링 절연막은 비트 라인 정션 영역(126)측 터널링 절연막과 두께가 같도록 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 비트 라인 정션 영역(126)측 터널링 절연막이 플로팅 정션 영역(124)측 터널링 절연막보다 두껍고, 셀렉트 게이 트(150) 하부의 터널링 절연막(135)은 플로팅 정션 영역(124)측 터널링 절연막과 두께가 같을 수도 있다.
도 11 내지 및 도 13에 도시된 변형 실시예들은 단독으로 또는 이들을 조합하여 적용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.
도 14a 내지 도 17b는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치를 구성하는 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b를 참조하면, 우선 P형의 반도체 기판(101) 내에 N형의 제1 웰(102)을 형성한다. 제1 웰(102)은 확산(diffusion), 이온 주입 등을 통해서, N형 불순물의 농도가 약 1015~1016 atoms/cm3 로 형성할 수 있다.
이어서, 제1 웰(102) 내에 P형의 제2 웰(104)을 형성한다. 제2 웰(104)은 확산, 이온 주입 등을 통해서, P형 불순물의 농도가 약 1016~1017 atoms/cm3로 형성할 수 있다.
이어서, 반도체 기판(101) 내에 다수의 실질적 직사각형 필드 영역(110)을 매트릭스 형태로 형성하여 액티브 영역을 정의한다. 여기서, 실질적 직사각형 필드 영역(110)은 단변과 장변이 각각 매트릭스의 행방향과 열방향과 평행하도록 배치한다.
도 15a 및 도 15b를 참조하면, 반도체 기판(101) 상에 절연막을 형성하고 1 차 패터닝(P1)하여 터널링 방지 절연막 패턴(130)을 형성한다. 구체적으로, 터널링 방지 절연막 패턴(130)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또는 이들의 혼합막을 CVD, ALD 등의 방법을 사용하여 약 100~300Å정도로 형성한다.
도 16a 및 도 16b를 참조하면, 터널링 방지 절연막 패턴(130) 및 반도체 기판(101) 상에 터널링 절연막(135)을 형성한다. 터널링 절연막(135)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또는 이들의 혼합막을 CVD, ALD 등의 방법을 사용하여 약 60~100Å, 바람직하게는 70~80Å정도로 형성한다.
이어서, 터널링 절연막(135) 상에 플로팅 게이트를 형성하기 위한 제1 도전막과 게이트간 절연막을 형성하기 위한 절연막을 순차적으로 형성한다. 여기서, 제1 도전막은 불순물이 도우프된 다결정 실리콘막을 CVD 등의 방법을 이용하여 약 1000~3000Å로 형성한다. 절연막은 산화막, 질화막의 단일막, 적층막 또는 이들의 혼합막을, 예를 들어, 산화막, 질화막, 산화막의 적층막(소위, ONO막)을 형성할 수 있다. 산화막, 질화막, 산화막의 적층막은 각각 100Å, 100Å, 40Å의 두께를 가지도록, CVD, ALD 등의 방법을 이용하여 형성한다.
이어서, 절연막 및 제1 도전막을 순차적으로 2차 패터닝(P2)하여, 절연막 패턴(144a)과 제1 도전막 패턴(142a)을 형성한다.
도 17a 및 도 17b를 참조하면, 2차 패터닝(P2)된 결과물 상에 컨트롤 게이트(146)를 형성하기 위한 제2 도전막을 형성한다. 여기서, 제2 도전막은 불순물이 도우프된 다결정 실리콘막, 금속실리사이드막, 금속막의 단일막 또는 금속막/금속 장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막의 다층막으로 이루어질 수 있다. 금속으로는 W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti 등이, 금속 장벽 물질로는 WN, TiN, TaN, TaCN, MoN 등이, 금속 실리사이드로는 WSix, CoSix, NiSix 등이 사용될 수 있으나 이에 한정되는 것은 아니다.
이어서, 제2 도전막, 절연막 패턴(도16b의 144a), 제1 도전막 패턴(도16b의 142a)을 순차적으로 3차 패터닝(P3)하여 컨트롤 게이트(146), 게이트간 절연막(144), 플로팅 게이트(142)로 이루어진 메모리 게이트(140), 및 상기 메모리 게이트(140)와 소정 간격 이격되어서 셀렉트 게이트(150)를 완성한다.
다시 도 2 및 도 4를 참조하면, 3차 패터닝(P3)된 결과물을 마스크로 하여 N형 저농도 불순물을 낮은 에너지로 이온 주입한다.
이어서, 메모리 게이트(140) 및 셀렉트 게이트(150)의 양 측벽에 스페이서(160)를 형성한다. 여기서, 본 발명의 일 실시예에서 메모리 게이트(140) 및 셀렉트 게이트(150)의 간격이 충분히 넓지 않기 때문에, 메모리 게이트(140)의 일 측벽에 형성된 스페이서(160)와, 이와 마주보는 셀렉트 게이트(150)의 일 측벽에 형성된 스페이서(160)는 완전히 분리되지 않고 연결될 수 있다.
이어서, 스페이서(160)가 형성된 메모리 게이트(140) 및 셀렉트 게이트(150)를 마스크로 하여 N형 고농도 불순물을 높은 에너지로 이온 주입하여 비트 라인 정션 영역(126), 플로팅 정션 영역(124), 커먼 소오스 영역(122)을 완성한다. 전술하 였듯이, 메모리 게이트(140)의 일 측벽에 형성된 스페이서(160)와, 이와 마주보는 셀렉트 게이트(150)의 일 측벽에 형성된 스페이서(160)가 서로 연결되어 있을 경우에는, 플로팅 정션 영역(124)에는 N형 고농도 불순물 영역이 형성되지 않을 수 있다. 반면, 비트 라인 정션 영역(126), 커먼 소오스 영역(122)은 저농도 불순물이 얇게(shallow) 도우프되고 고농도 불순물이 깊게(deep) 도우프된 LDD(Lightly Doped Drain) 형태가 될 수 있다. 따라서, 플로팅 정션 영역(124)은 비트 라인 정션 영역(126) 및 커먼 소오스 영역(122)에 비해 얇게 형성될 수 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 메모리 셀에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판 상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 비휘발성 메모리 집적 회로 장치를 완성한다.
도 18은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
도 18을 참조하면, 터널링 방지 절연막 패턴(도 15b의 130 참조)을 형성하는 단계가 생략되고, 터널링 절연막(135a)의 두께를 일정하지 않도록 형성하는 점에서 일 실시예의 제조 방법과 차이가 있으며, 나머지 제조 단계는 실질적으로 동일하다. 메모리 게이트(140) 하부의 터널링 절연막은 서로 두께가 다른 플로팅 정션 영역(124)측 터널링 절연막과 비트 라인 정션 영역(126)측 터널링 절연막을 포함한다. 또한, 플로팅 정션 영역(124)측 터널링 절연막과 비트 라인 정션 영역(126)측 터널링 절연막 중 어느 하나는 셀렉트 게이트(150) 하부의 터널링 절연막보다 두껍 게 형성된다.
이와 같은 형태의 터널링 절연막(135a)을 형성하기 위한 방법을 예를 들면, 절연막을 약 160~380Å 두께로 형성하고, 절연막 상에 포토레지스트 패턴(190)을 형성하고, 포토레지스트 패턴(190)을 마스크로 하여 절연막을 타임 에칭(time etching)하여 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 집적 회로 장치 및 그 제조 방법에 따르면 프로그램시 커플링비와 소거시 커플링비를 증가시켜, 프로그램/소거 효율을 높일 수 있다.
Claims (22)
- 반도체 기판;상기 반도체 기판 상에 형성된 터널링 절연막;상기 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트;상기 메모리 게이트와 셀렉트 게이트 사이의 상기 반도체 기판 내에 형성된 플로팅 정션 영역과, 상기 메모리 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 상기 셀렉트 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역; 및상기 반도체 기판과 상기 터널링 절연막 사이에 개재되고, 상기 메모리 게이트의 일부와 오버랩되는 터널링 방지 절연막 패턴을 포함하는 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 터널링 방지 절연막 패턴은 상기 터널링 절연막보다 두꺼운 비휘발성 메모리 집적 회로 장치.
- 제 2항에 있어서,상기 터널링 방지 절연막 패턴은 약 100~300Å 이고, 상기 터널링 절연막은 약 60~80Å인 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 터널링 방지 절연막 패턴은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또는 이들의 혼합막인 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 터널링 방지 절연막 패턴은 상기 플로팅 정션 영역의 적어도 일부와 오버랩되는 비휘발성 메모리 집적 회로 장치.
- 제 5항에 있어서,상기 터널링 방지 절연막 패턴은 상기 셀렉트 게이트의 적어도 일부와 오버랩되는 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 터널링 방지 절연막 패턴은 상기 비트 라인 정션 영역의 적어도 일부와 오버랩되는 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 반도체 기판은 제1 도전형이고, 상기 반도체 기판 내에 형성된 상기 제1 도전형과 다른 제2 도전형의 제1 웰과, 상기 제1 웰 내에 형성된 상기 제1 도전형의 제2 웰을 포함하는 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 메모리 게이트는 서로 전기적으로 분리된 플로팅 게이트와 컨트롤 게이트가 적층된 스택 구조로 이루어진 비휘발성 메모리 집적 회로 장치.
- 제 1항에 있어서,상기 셀렉트 게이트는 버팅 컨택(butting contact)을 통해서 서로 전기적으로 연결된 다수의 도전막이 적층된 스택 구조로 이루어진 비휘발성 메모리 집적 회로 장치.
- 반도체 기판;상기 반도체 기판 상에 형성된 터널링 절연막;상기 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트; 및상기 메모리 게이트와 셀렉트 게이트 사이의 상기 반도체 기판 내에 형성된 플로팅 정션 영역과, 상기 메모리 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 상기 셀렉트 게이트에 대하여 상기 플로팅 정 션 영역과 반대편에 형성된 커먼 소오스 영역을 포함하되,상기 메모리 게이트 하부의 터널링 절연막은 서로 다른 두께의 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막을 포함하고,상기 플로팅 정션 영역측 터널링 절연막과 상기 비트 라인 정션 영역측 터널링 절연막 중 어느 하나는 상기 셀렉트 게이트 하부의 터널링 절연막보다 두꺼운 비휘발성 메모리 집적 회로 장치.
- 제 11항에 있어서,상기 플로팅 정션 영역측 터널링 절연막은 상기 비트 라인 정션 영역측 터널링 절연막보다 두껍고, 상기 셀렉트 게이트 하부의 터널링 절연막은 상기 비트 라인 정션 영역측 터널링 절연막과 두께가 같은 비휘발성 메모리 집적 회로 장치.
- 제 11항에 있어서,상기 비트 라인 정션 영역측 터널링 절연막은 상기 플로팅 정션 영역측 터널링 절연막보다 두껍고, 상기 셀렉트 게이트 하부의 터널링 절연막은 상기 플로팅 정션 영역측 터널링 절연막과 두께가 같은 비휘발성 메모리 집적 회로 장치.
- 제 11항에 있어서,상기 반도체 기판은 제1 도전형이고, 상기 반도체 기판 내에 형성된 상기 제1 도전형과 다른 제2 도전형의 제1 웰과, 상기 제1 웰 내에 형성된 상기 제1 도전 형의 제2 웰을 포함하는 비휘발성 메모리 집적 회로 장치.
- 제1 도전형의 반도체 기판;상기 반도체 기판 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 제1 웰;상기 제1 웰 내에 형성된 제1 도전형의 제2 웰;상기 제2 웰 상에 형성된 터널링 절연막;상기 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트; 및상기 메모리 게이트와 셀렉트 게이트 사이의 상기 반도체 기판 내에 형성된 플로팅 정션 영역과, 상기 메모리 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 상기 셀렉트 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 포함하되,상기 메모리 게이트 하부의 터널링 절연막의 두께는 상기 플로팅 정션 영역측과 상기 비트 라인 정션 영역측이 서로 다른 비휘발성 메모리 집적 회로 장치.
- 제 15항에 있어서,상기 메모리 게이트 하부의 터널링 절연막은 상기 플로팅 정션 영역측이 상기 비트 라인 정션 영역측보다 두껍고, 상기 셀렉트 게이트 하부의 터널링 절연막은 상기 메모리 게이트 하부의 상기 비트 라인 정션 영역측 터널링 절연막과 두께 가 같은 비휘발성 메모리 집적 회로 장치.
- 제 15항에 있어서,상기 메모리 게이트 하부의 터널링 절연막은 상기 비트 라인 정션 영역측이 상기 플로팅 정션 영역측보다 두껍고, 상기 셀렉트 게이트 하부의 터널링 절연막은 상기 메모리 게이트 하부의 상기 플로팅 정션 영역측 터널링 절연막과 두께가 같은 비휘발성 메모리 집적 회로 장치.
- 반도체 기판 상에 터널링 방지 절연막 패턴을 형성하고,상기 터널링 방지 절연막 패턴 및 상기 반도체 기판 상에 터널링 절연막을 형성하고,상기 터널링 절연막 상에 서로 이격된 메모리 게이트 및 셀렉트 게이트를 형성하되, 상기 메모리 게이트의 일부는 상기 터널링 방지 절연막 패턴과 오버랩되도록 형성하고,상기 메모리 게이트와 셀렉트 게이트 사이의 상기 반도체 기판 내에 형성된 플로팅 정션 영역과, 상기 메모리 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 상기 셀렉트 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 형성하는 것을 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
- 제 18항에 있어서,상기 터널링 방지 절연막 패턴은 상기 플로팅 정션 영역의 적어도 일부와 오버랩되는 비휘발성 메모리 집적 회로 장치의 제조 방법.
- 제 19항에 있어서,상기 터널링 방지 절연막 패턴은 상기 셀렉트 게이트의 적어도 일부와 오버랩되는 비휘발성 메모리 집적 회로 장치의 제조 방법.
- 제 18항에 있어서,상기 터널링 방지 절연막 패턴은 상기 비트 라인 정션 영역의 적어도 일부와 오버랩되는 비휘발성 메모리 집적 회로 장치의 제조 방법.
- 반도체 기판 상에 터널링 절연막을 형성하고,상기 터널링 절연막 상에 서로 이격되어 형성된 메모리 게이트 및 셀렉트 게이트을 형성하고,상기 메모리 게이트와 셀렉트 게이트 사이의 상기 반도체 기판 내에 형성된 플로팅 정션 영역과, 상기 메모리 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 비트 라인 정션 영역과, 상기 셀렉트 게이트에 대하여 상기 플로팅 정션 영역과 반대편에 형성된 커먼 소오스 영역을 형성하는 것을 포함하되,상기 터널링 절연막을 형성하는 것은, 상기 메모리 게이트 하부의 터널링 절 연막은 서로 다른 두께의 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막을 포함하고, 상기 플로팅 정션 영역측 터널링 절연막과 비트 라인 정션 영역측 터널링 절연막 중 어느 하나는 상기 셀렉트 게이트 하부의 터널링 절연막보다 두껍게 되도록 형성하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060042571A KR100725375B1 (ko) | 2006-05-11 | 2006-05-11 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
| US11/800,650 US20070262373A1 (en) | 2006-05-11 | 2007-05-07 | Non-volatile memory integrated circuit device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060042571A KR100725375B1 (ko) | 2006-05-11 | 2006-05-11 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100725375B1 true KR100725375B1 (ko) | 2007-06-07 |
Family
ID=38358455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060042571A KR100725375B1 (ko) | 2006-05-11 | 2006-05-11 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070262373A1 (ko) |
| KR (1) | KR100725375B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101849176B1 (ko) | 2012-01-06 | 2018-04-17 | 삼성전자주식회사 | 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8824210B2 (en) | 2011-04-04 | 2014-09-02 | Stmicroelectronics (Rousset) Sas | Hot electron injection nanocrystals MOS transistor |
| FR2973571A1 (fr) * | 2011-04-04 | 2012-10-05 | St Microelectronics Rousset | Transistor mos a grille flottante et a injection d'électrons chauds |
| FR2973572B1 (fr) * | 2011-04-04 | 2014-01-03 | St Microelectronics Rousset | Transistor mos a nanocristaux et a injection d'électrons chauds |
| FR2978294A1 (fr) | 2011-07-21 | 2013-01-25 | St Microelectronics Rousset | Procede de fabrication d'un transistor a nanocristaux |
| JP6077291B2 (ja) * | 2012-12-10 | 2017-02-08 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性メモリ回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003029A (ko) * | 1998-06-25 | 2000-01-15 | 김영환 | 비휘발성 메모리 장치 및 그 제조방법 |
| KR20010107127A (ko) * | 2000-05-25 | 2001-12-07 | 박종섭 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
| KR20030001096A (ko) * | 2001-06-28 | 2003-01-06 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20050020042A (ko) * | 2003-08-20 | 2005-03-04 | 삼성전자주식회사 | 비휘발성 반도체 소자 및 그 제조방법 |
| KR20050093162A (ko) * | 2004-03-18 | 2005-09-23 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그 제조방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940009644B1 (ko) * | 1991-11-19 | 1994-10-15 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3264365B2 (ja) * | 1997-03-28 | 2002-03-11 | ローム株式会社 | 不揮発性記憶素子 |
| US6232634B1 (en) * | 1998-07-29 | 2001-05-15 | Motorola, Inc. | Non-volatile memory cell and method for manufacturing same |
| JP2000269361A (ja) * | 1999-03-15 | 2000-09-29 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
| US6436764B1 (en) * | 2000-06-08 | 2002-08-20 | United Microelectronics Corp. | Method for manufacturing a flash memory with split gate cells |
| KR20030060139A (ko) * | 2002-01-07 | 2003-07-16 | 삼성전자주식회사 | 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법 |
| KR100446308B1 (ko) * | 2002-09-11 | 2004-09-01 | 삼성전자주식회사 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
| US6914825B2 (en) * | 2003-04-03 | 2005-07-05 | Ememory Technology Inc. | Semiconductor memory device having improved data retention |
| KR100585097B1 (ko) * | 2003-07-01 | 2006-05-30 | 삼성전자주식회사 | 이이피롬 소자 및 그 제조방법 |
| KR100546407B1 (ko) * | 2004-04-30 | 2006-01-26 | 삼성전자주식회사 | Ｅｅｐｒｏｍ 셀 제조방법 |
| KR100572327B1 (ko) * | 2004-07-06 | 2006-04-18 | 삼성전자주식회사 | 불휘발성 메모리 소자의 터널링 절연막을 형성하는 방법 |
| KR100618843B1 (ko) * | 2004-07-12 | 2006-09-01 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자 및 그 제조방법 |
| KR100655283B1 (ko) * | 2004-10-13 | 2006-12-11 | 삼성전자주식회사 | 이이피롬 장치 및 그 제조 방법 |
-
2006
- 2006-05-11 KR KR1020060042571A patent/KR100725375B1/ko not_active IP Right Cessation
-
2007
- 2007-05-07 US US11/800,650 patent/US20070262373A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003029A (ko) * | 1998-06-25 | 2000-01-15 | 김영환 | 비휘발성 메모리 장치 및 그 제조방법 |
| KR20010107127A (ko) * | 2000-05-25 | 2001-12-07 | 박종섭 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
| KR20030001096A (ko) * | 2001-06-28 | 2003-01-06 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20050020042A (ko) * | 2003-08-20 | 2005-03-04 | 삼성전자주식회사 | 비휘발성 반도체 소자 및 그 제조방법 |
| KR20050093162A (ko) * | 2004-03-18 | 2005-09-23 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그 제조방법 |
Non-Patent Citations (5)
| Title |
|---|
| 1020000003029 |
| 1020010107127 |
| 1020030001096 |
| 1020050020042 |
| 1020050093162 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101849176B1 (ko) | 2012-01-06 | 2018-04-17 | 삼성전자주식회사 | 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070262373A1 (en) | 2007-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10741570B2 (en) | Nonvolatile memory devices having single-layered gates and methods of fabricating the same | |
| KR100843141B1 (ko) | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 | |
| US7265411B2 (en) | Non-volatile memory having multiple gate structure | |
| US7315056B2 (en) | Semiconductor memory array of floating gate memory cells with program/erase and select gates | |
| US7518915B2 (en) | Nonvolatile semiconductor storage device | |
| US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| US7408230B2 (en) | EEPROM device having first and second doped regions that increase an effective channel length | |
| KR20010107127A (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| KR20120108560A (ko) | 비휘발성 메모리 장치 및 이의 제조 방법 | |
| JP2002368141A (ja) | 不揮発性半導体メモリ装置 | |
| KR100725375B1 (ko) | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 | |
| US7563676B2 (en) | NOR-type flash memory cell array and method for manufacturing the same | |
| CN100517723C (zh) | 非易失性半导体存储器件 | |
| JP2002305260A (ja) | 不揮発性メモリ素子及びその製造方法 | |
| KR20020007864A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US10431308B1 (en) | Memory cell size reduction for scalable logic gate non-volatile memory arrays | |
| KR100606536B1 (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| US10388660B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20060171206A1 (en) | Non-volatile memory and fabricating method and operating method thereof | |
| US7317223B2 (en) | Memory device and method of manufacturing the same | |
| KR20130050678A (ko) | 다중 플로팅 게이트를 갖는 비휘발성 메모리 장치 | |
| JP2002289706A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR19990031224A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| CN113517352A (zh) | 半浮栅器件的制造方法 | |
| KR20030097446A (ko) | 스플리트 게이트형 플래쉬 메모리 소자 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |