JPH10334672A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10334672A JPH10334672A JP9142180A JP14218097A JPH10334672A JP H10334672 A JPH10334672 A JP H10334672A JP 9142180 A JP9142180 A JP 9142180A JP 14218097 A JP14218097 A JP 14218097A JP H10334672 A JPH10334672 A JP H10334672A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】
【課題】強誘電体材料をキャパシタに用いた不揮発性半
導体記憶装置において、１つのメモリセルに２以上の整
数であるｎビットの情報を蓄えてメモリ動作を行う多値
動作半導体記憶装置を実現する。 【解決手段】ビット線対ＢＬ，ＢＬＢをｎケの分割ビッ
ト線対ＢＬ１，Ｂ１Ｂ，…，ＢＬｎ，ＢＬｎＢに分割
し、各々にセンスアンプ回路ＳＡ１，…，ＳＡｎを接続
する。また、分割ビット線間に、容量素子Ｃｃ１，…，
Ｃｃｎ−１を接続する。この容量素子を用いて、上位ビ
ットのセンス結果により下位ビットのセンスレベルを変
えながら、最上位ビットＢＬ１，ＢＬ１Ｂから最下位ビ
ットＢＬｎ，ＢＬｎＢへ順次各ビットのセンス増幅を行
う。
導体記憶装置において、１つのメモリセルに２以上の整
数であるｎビットの情報を蓄えてメモリ動作を行う多値
動作半導体記憶装置を実現する。 【解決手段】ビット線対ＢＬ，ＢＬＢをｎケの分割ビッ
ト線対ＢＬ１，Ｂ１Ｂ，…，ＢＬｎ，ＢＬｎＢに分割
し、各々にセンスアンプ回路ＳＡ１，…，ＳＡｎを接続
する。また、分割ビット線間に、容量素子Ｃｃ１，…，
Ｃｃｎ−１を接続する。この容量素子を用いて、上位ビ
ットのセンス結果により下位ビットのセンスレベルを変
えながら、最上位ビットＢＬ１，ＢＬ１Ｂから最下位ビ
ットＢＬｎ，ＢＬｎＢへ順次各ビットのセンス増幅を行
う。
Description
【発明の属する技術分野】本発明は、半導体装置に関
し、特に多値メモリセルのための半導体記憶装置に関す
る。
し、特に多値メモリセルのための半導体記憶装置に関す
る。
【０００１】
【従来の技術】半導体装置においては、近年、さらに小
型化が進み、この傾向はますます強まる一方である。こ
のため、半導体装置の一種である記憶装置においても装
置の小型化を図るべく、１つのメモリセルに多ビットの
情報を蓄えることができる多値メモリが開発された。
型化が進み、この傾向はますます強まる一方である。こ
のため、半導体装置の一種である記憶装置においても装
置の小型化を図るべく、１つのメモリセルに多ビットの
情報を蓄えることができる多値メモリが開発された。
【０００２】この多値メモリには、ＥＥＰ−ＲＯＭにお
いてメモリセルの閾値を多段階に変化させ、１つのメモ
リセルの１ビット以上の情報を格納可能とするもの、Ｄ
ＲＡＭにおいてメモリセルの蓄積する電荷を多段階に分
けて、１つのメモリセルの１ビット以上の情報を格納可
能とするもの等、種々の方式がある。
いてメモリセルの閾値を多段階に変化させ、１つのメモ
リセルの１ビット以上の情報を格納可能とするもの、Ｄ
ＲＡＭにおいてメモリセルの蓄積する電荷を多段階に分
けて、１つのメモリセルの１ビット以上の情報を格納可
能とするもの等、種々の方式がある。
【０００３】そして、これら多値メモリセルを用いた半
導体記憶装置は、１つのセルに多値の情報を格納できる
ので、１つのセルに１ビットの情報しか格納し得なかっ
たセル（以下、１ビットセルという。）からなる従来の
記憶装置に比べ、メモリセル数を減少させることがで
き、従って、記憶装置、ひいては記憶装置を１構成要素
とする半導体装置の小型化を可能とすることができると
いうものである。
導体記憶装置は、１つのセルに多値の情報を格納できる
ので、１つのセルに１ビットの情報しか格納し得なかっ
たセル（以下、１ビットセルという。）からなる従来の
記憶装置に比べ、メモリセル数を減少させることがで
き、従って、記憶装置、ひいては記憶装置を１構成要素
とする半導体装置の小型化を可能とすることができると
いうものである。
【０００４】しかしながら、多値セルを用いた半導体記
憶装置は、そのセルの特異性から、従来の１ビットセル
を駆動する回路構成と異なる回路構成を用いなければな
らない。
憶装置は、そのセルの特異性から、従来の１ビットセル
を駆動する回路構成と異なる回路構成を用いなければな
らない。
【０００５】例えば、１ビットセルでは、通常、１つの
ビット線当たり１つのセンスアンプが設けられている
が、４値の多値セルを用いたＤＲＡＭには、特開昭６３
−１４９９００号公報に記載されているように１つのビ
ット線当たり３つのセンスアンプが必要であった。これ
を図１３に示す。
ビット線当たり１つのセンスアンプが設けられている
が、４値の多値セルを用いたＤＲＡＭには、特開昭６３
−１４９９００号公報に記載されているように１つのビ
ット線当たり３つのセンスアンプが必要であった。これ
を図１３に示す。
【０００６】以下に、図１３に示した従来例の動作につ
いて簡単に説明する。
いて簡単に説明する。
【０００７】ワード線ＷＬ０〜ＷＬ２５５に接続された
各メモリセルには、電源電圧をＶｃｃとすると、０、
（１／３）Ｖｃｃ、（２／３）Ｖｃｃ、Ｖｃｃ、の計４
つの情報のいずれかが格納されている。また、ダミーワ
ード線ＤＷＬ１、ＤＷＬ２に接続されたダミーセルには
（１／６）Ｖｃｃ、ダミーワード線ＤＷＬ３、ＤＷＬ４
に接続されたダミーセルには（１／２）Ｖｃｃ、ダミー
ワード線ＤＷＬ５、ＤＷＬ６に接続されたダミーセルに
は（５／６）Ｖｃｃが予め格納されている。
各メモリセルには、電源電圧をＶｃｃとすると、０、
（１／３）Ｖｃｃ、（２／３）Ｖｃｃ、Ｖｃｃ、の計４
つの情報のいずれかが格納されている。また、ダミーワ
ード線ＤＷＬ１、ＤＷＬ２に接続されたダミーセルには
（１／６）Ｖｃｃ、ダミーワード線ＤＷＬ３、ＤＷＬ４
に接続されたダミーセルには（１／２）Ｖｃｃ、ダミー
ワード線ＤＷＬ５、ＤＷＬ６に接続されたダミーセルに
は（５／６）Ｖｃｃが予め格納されている。
【０００８】ここで、ｎ型ＭＯＳトランジスタとコンデ
ンサからなるセル１に格納されているデータの読み出し
動作を説明する。なお、ダミーセルも含め、図中のセル
はセル１と同一構成である。
ンサからなるセル１に格納されているデータの読み出し
動作を説明する。なお、ダミーセルも含め、図中のセル
はセル１と同一構成である。
【０００９】まずゲート選択線ＴＧがハイレベル（以
下、Ｈレベルという。）となり、ワード線ＷＬ０〜８５
とダミーワード線ＤＷＬ１〜２からなる領域１、ワード
線ＷＬ８６〜１７１とダミーワード線ＤＷＬ３〜４から
なる領域２、ワード線ＷＬ１７２〜２５５とダミーワー
ド線ＤＷＬ５〜６からなる領域３のすべての領域が、ビ
ット線ＢＬ１とＢＬＢ１に接続される。
下、Ｈレベルという。）となり、ワード線ＷＬ０〜８５
とダミーワード線ＤＷＬ１〜２からなる領域１、ワード
線ＷＬ８６〜１７１とダミーワード線ＤＷＬ３〜４から
なる領域２、ワード線ＷＬ１７２〜２５５とダミーワー
ド線ＤＷＬ５〜６からなる領域３のすべての領域が、ビ
ット線ＢＬ１とＢＬＢ１に接続される。
【００１０】プリチャージ後、ワード線ＷＬ０がＨレベ
ルになり、セル１内の情報がビット線ＢＬ１に読み出さ
れる。ここで、セル１内の情報は例えば（２／３）Ｖｃ
ｃであるとする。
ルになり、セル１内の情報がビット線ＢＬ１に読み出さ
れる。ここで、セル１内の情報は例えば（２／３）Ｖｃ
ｃであるとする。
【００１１】この後、ゲート選択線ＴＧがロウレベル
（以下、Ｌレベルという。）となり、領域１、２および
３は各々電気的に分離される。
（以下、Ｌレベルという。）となり、領域１、２および
３は各々電気的に分離される。
【００１２】その後、セル１の接続されたビット線ＢＬ
１に対応するビット線ＢＬＢ１に接続されたダミーセル
が活性化され、ダミーセルの情報が読み出される。すな
わち、ダミーワード線ＤＷＬ２、ＤＷＬ４、ＤＷＬ６が
Ｈレベルになる。
１に対応するビット線ＢＬＢ１に接続されたダミーセル
が活性化され、ダミーセルの情報が読み出される。すな
わち、ダミーワード線ＤＷＬ２、ＤＷＬ４、ＤＷＬ６が
Ｈレベルになる。
【００１３】次に、センスアンプ活性化信号ＳＥＮがＨ
レベルになり、センスアンプＳＡ１１、ＳＡ１２、ＳＡ
１３が活性化される。これにより、領域１では、ビット
線ＢＬ１のデータは（２／３）Ｖｃｃであり、ビット線
ＢＬＢ１のデータはダミーセルのデータである（１／
６）Ｖｃｃであるので、センスアンプＳＡ１１はデータ
線Ｄ１にＨレベルを出力し、データ線Ｄ１バーにＬレベ
ルを出力する。同様に、領域２では、ビット線ＢＬ１の
データは（２／３）Ｖｃｃであり、ビット線ＢＬＢ１の
データはダミーセルのデータである（１／２）Ｖｃｃで
あるので、センスアンプＳＡ１２はデータ線Ｄ２にＨレ
ベルを出力し、データ線Ｄ２バーにＬレベルを出力す
る。また、領域３では、ビット線ＢＬ１のデータは（２
／３）Ｖｃｃであり、ビット線ＢＬＢ１のデータはダミ
ーセルのデータである（５／６）Ｖｃｃであるので、セ
ンスアンプＳＡ１３はデータ線Ｄ３にＬレベルを出力
し、データ線Ｄ３バーにＨレベルを出力する。すなわ
ち、データ線Ｄ１、Ｄ２、Ｄ３には、それぞれＨ、Ｈ、
Ｌレベルの信号が出力される。
レベルになり、センスアンプＳＡ１１、ＳＡ１２、ＳＡ
１３が活性化される。これにより、領域１では、ビット
線ＢＬ１のデータは（２／３）Ｖｃｃであり、ビット線
ＢＬＢ１のデータはダミーセルのデータである（１／
６）Ｖｃｃであるので、センスアンプＳＡ１１はデータ
線Ｄ１にＨレベルを出力し、データ線Ｄ１バーにＬレベ
ルを出力する。同様に、領域２では、ビット線ＢＬ１の
データは（２／３）Ｖｃｃであり、ビット線ＢＬＢ１の
データはダミーセルのデータである（１／２）Ｖｃｃで
あるので、センスアンプＳＡ１２はデータ線Ｄ２にＨレ
ベルを出力し、データ線Ｄ２バーにＬレベルを出力す
る。また、領域３では、ビット線ＢＬ１のデータは（２
／３）Ｖｃｃであり、ビット線ＢＬＢ１のデータはダミ
ーセルのデータである（５／６）Ｖｃｃであるので、セ
ンスアンプＳＡ１３はデータ線Ｄ３にＬレベルを出力
し、データ線Ｄ３バーにＨレベルを出力する。すなわ
ち、データ線Ｄ１、Ｄ２、Ｄ３には、それぞれＨ、Ｈ、
Ｌレベルの信号が出力される。
【００１４】そして、これらデータ線上のデータは、デ
ータ出力回路により３ビット情報から２ビット情報に処
理され、２ビット情報として外部装置に出力される。メ
モリセルの蓄える情報量は４値であるので、本来２ビッ
トでその情報を表すことができるからである。
ータ出力回路により３ビット情報から２ビット情報に処
理され、２ビット情報として外部装置に出力される。メ
モリセルの蓄える情報量は４値であるので、本来２ビッ
トでその情報を表すことができるからである。
【００１５】以上の説明で、図１３に示した従来例の読
み出し動作は完了する。なお、書き込み動作等の説明は
省略する。
み出し動作は完了する。なお、書き込み動作等の説明は
省略する。
【００１６】
【発明が解決しようとする課題】ところで、多値セルが
開発されたといえど、センスアンプは従来と同様の感度
のものが現在のところ利用されている。すなわち、１ビ
ットセルのＤＲＡＭにおいて使用していたセンスアンプ
がそのまま利用されている。従って、このセンスアンプ
においてメモリセル情報とダミーセル情報の差がΔＶ以
上の場合にセンス可能であるとすると、多値セルのコン
デンサの容量は、例えば４値セルの場合は１ビットセル
の３倍の容量が必要となる。
開発されたといえど、センスアンプは従来と同様の感度
のものが現在のところ利用されている。すなわち、１ビ
ットセルのＤＲＡＭにおいて使用していたセンスアンプ
がそのまま利用されている。従って、このセンスアンプ
においてメモリセル情報とダミーセル情報の差がΔＶ以
上の場合にセンス可能であるとすると、多値セルのコン
デンサの容量は、例えば４値セルの場合は１ビットセル
の３倍の容量が必要となる。
【００１７】この３倍の容量を実現するにあたっては、
図１５のような構成が考えられる。これを図１４に示し
た１ビットセルの構成と比較して述べる。
図１５のような構成が考えられる。これを図１４に示し
た１ビットセルの構成と比較して述べる。
【００１８】図８では、１つのセルに対して２×２の面
積が確保されている。そして、このうち、１×１の面積
がコンデンサとなる。なお、各コンデンサの間隔は１の
長さだけ確保されている。このセル配置をそのまま利用
して、３倍の容量を実現したものが図１５の構成であ
る。すなわち、図１４における１ビットセル２つ分のセ
ル面積で１つの４値セルを実現している。ここでは、コ
ンデンサの面積は１×３であり、従って、１ビットセル
の３倍の容量を得ることができる。
積が確保されている。そして、このうち、１×１の面積
がコンデンサとなる。なお、各コンデンサの間隔は１の
長さだけ確保されている。このセル配置をそのまま利用
して、３倍の容量を実現したものが図１５の構成であ
る。すなわち、図１４における１ビットセル２つ分のセ
ル面積で１つの４値セルを実現している。ここでは、コ
ンデンサの面積は１×３であり、従って、１ビットセル
の３倍の容量を得ることができる。
【００１９】しかし、この構成では、装置の小型化を図
る上では不十分である。すなわち、図１６のような構成
であれば、コンデンサの容量がルート３×ルート３であ
り、しかも、１つのセル面積が、（１＋ルート３）×
（１＋ルート３）、つまり約７．５の面積となる。これ
は図１５における１つのセル面積２×４に比べ、小さい
ものとなり、装置の小型化に貢献することになる。
る上では不十分である。すなわち、図１６のような構成
であれば、コンデンサの容量がルート３×ルート３であ
り、しかも、１つのセル面積が、（１＋ルート３）×
（１＋ルート３）、つまり約７．５の面積となる。これ
は図１５における１つのセル面積２×４に比べ、小さい
ものとなり、装置の小型化に貢献することになる。
【００２０】ところが、この図１５のセル構成を用いて
も、センスアンプを１つのビット線に３つ設けていた図
１３の構成では、逆に面積の増大を招き、多値セルを用
いることのメリットが充分に発揮されていなかった。
も、センスアンプを１つのビット線に３つ設けていた図
１３の構成では、逆に面積の増大を招き、多値セルを用
いることのメリットが充分に発揮されていなかった。
【００２１】これを図１７および図１８を用いて、以下
に説明する。図１７は、１ビットセルを用いて、４値の
情報を格納する場合の構成概略図である。この場合は、
１ビットセル群を２つ形成し、センスアンプを２つ設け
ている。ここで、通常、セルアレイ部の面積とセンスア
ンプ部およびＩ／Ｏ取り出し口を含めた面積との比率は
５：１〜３：１であるので、その比率を反映するよう記
載している。図１８は、４値のセルにより、図１７と同
じ情報量を実現する場合の構成概略図である。図１８で
は、１つのビット線に３つのセンスアンプが必要である
ので、３つのセンスアンプが設けられている。なお、図
１７と図１８のセル面積の比率は、図１４と図１６のセ
ル面積の比率と同じであり、センスアンプは、図１７と
図１８のいずれも同じセンスアンプを用いている。
に説明する。図１７は、１ビットセルを用いて、４値の
情報を格納する場合の構成概略図である。この場合は、
１ビットセル群を２つ形成し、センスアンプを２つ設け
ている。ここで、通常、セルアレイ部の面積とセンスア
ンプ部およびＩ／Ｏ取り出し口を含めた面積との比率は
５：１〜３：１であるので、その比率を反映するよう記
載している。図１８は、４値のセルにより、図１７と同
じ情報量を実現する場合の構成概略図である。図１８で
は、１つのビット線に３つのセンスアンプが必要である
ので、３つのセンスアンプが設けられている。なお、図
１７と図１８のセル面積の比率は、図１４と図１６のセ
ル面積の比率と同じであり、センスアンプは、図１７と
図１８のいずれも同じセンスアンプを用いている。
【００２２】図１７、図１８を比較すると明らかなよう
に、図１７の面積は、（４×１）×２＋（１×１）×２
＝１０であり、図１８の面積は、７．５＋（１×１）×
３＝１０．５となる。
に、図１７の面積は、（４×１）×２＋（１×１）×２
＝１０であり、図１８の面積は、７．５＋（１×１）×
３＝１０．５となる。
【００２３】すなわち、４値の情報が必要な場合には、
１ビットセルを用いて装置を構成した方が、装置が小型
になる場合があることがわかる。
１ビットセルを用いて装置を構成した方が、装置が小型
になる場合があることがわかる。
【００２４】つまり、従来の多値セルを用いたＤＲＡＭ
では、そもそも多値セルが開発された目的に反して装置
の大型化を招く場合があった。
では、そもそも多値セルが開発された目的に反して装置
の大型化を招く場合があった。
【００２５】そこで、本発明では、多値セルの開発目的
に沿う半導体装置、すなわち、多値セルを用いて、１ビ
ットセルによる半導体装置よりも小型な半導体装置を提
供することを目的とする。
に沿う半導体装置、すなわち、多値セルを用いて、１ビ
ットセルによる半導体装置よりも小型な半導体装置を提
供することを目的とする。
【００２６】
【課題を解決するための手段】かかる目的のために、本
発明による半導体装置は、第１の配線と第２の配線との
間に導電経路を形成すべく接続された第１の導電手段
と、第３の配線と第４の配線との間に導電経路を形成す
べく接続された第２の導電手段と、一端が前記第１の配
線に接続され、他端が前記第４の配線に接続された第１
のコンデンサと、一端が前記第２の配線に接続され、他
端が前記第３の配線に接続された第２のコンデンサと、
第１の入力端が前記第１の配線に接続され、第２の入力
端が前記第３の配線に接続され、第１の信号に応じて前
記第１および第２の入力端に印加される電位を比較し、
その結果を前記第１の配線に出力し、前記結果の反転信
号を前記第３の配線に出力する第１の比較手段と、第３
の入力端が前記第２の配線に接続され、第４の入力端が
前記第４の配線に接続され、第２の信号に応じて前記第
３および第４の入力端に印加される電位を比較し、その
結果を前記第２の配線に出力し、前記結果の反転信号を
前記第４の配線に出力する第２の比較手段とを有し、前
記第１および第２の導電手段は、第３の信号に応じて、
前記導電経路を形成することを特徴とする。
発明による半導体装置は、第１の配線と第２の配線との
間に導電経路を形成すべく接続された第１の導電手段
と、第３の配線と第４の配線との間に導電経路を形成す
べく接続された第２の導電手段と、一端が前記第１の配
線に接続され、他端が前記第４の配線に接続された第１
のコンデンサと、一端が前記第２の配線に接続され、他
端が前記第３の配線に接続された第２のコンデンサと、
第１の入力端が前記第１の配線に接続され、第２の入力
端が前記第３の配線に接続され、第１の信号に応じて前
記第１および第２の入力端に印加される電位を比較し、
その結果を前記第１の配線に出力し、前記結果の反転信
号を前記第３の配線に出力する第１の比較手段と、第３
の入力端が前記第２の配線に接続され、第４の入力端が
前記第４の配線に接続され、第２の信号に応じて前記第
３および第４の入力端に印加される電位を比較し、その
結果を前記第２の配線に出力し、前記結果の反転信号を
前記第４の配線に出力する第２の比較手段とを有し、前
記第１および第２の導電手段は、第３の信号に応じて、
前記導電経路を形成することを特徴とする。
【００２７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２８】図１は本発明の第１の実施の形態（請求項
１，２に対応）であるところの、半導体記憶装置のセン
スアンプ回路（ビット線−対分、メモリセルアレイ部も
含む）を示したものである。図１の回路は、センスアン
プ回路部とメモリセルアレイ部とに分かれる。
１，２に対応）であるところの、半導体記憶装置のセン
スアンプ回路（ビット線−対分、メモリセルアレイ部も
含む）を示したものである。図１の回路は、センスアン
プ回路部とメモリセルアレイ部とに分かれる。
【００２９】図１において、ビット線対ＢＬ，ＢＬＢ
は、ｎケの分割ビット線対ＢＬ１，ＢＬ１Ｂ，…，ＢＬ
ｎ，ＢＬｎＢに分割され、センスアンプ回路部の（ｎ−
１）ケのトランスファーゲートＳＷＴ１，…，ＳＷＴｎ
−１により接続されている。各分割ビット線対ＢＬｉ，
ＢＬｉＢ（ｉ＝１，…，ｎ）は、センスアンプ回路ＳＡ
ｉ（ｉ＝１，…，ｎ）にそれぞれ接続されている。各分
割ビット線対ＢＬｉ，ＢＬｉＢ（ｉ＝１，…，ｎ）に
は、メモリセルアレイ部が存在し、ＣＢｉ（ｉ＝１，
…，ｎ）の寄与容量を有する。各分割ビット線対間のＢ
ＬｉとＢＬｉ−１Ｂ、ＢＬｉＢとＢＬｉ−１（ｉ＝２，
…，ｎ）には、容量素子Ｃｉ−１（ｉ＝２，…，ｎ）が
接続されている。図１の場合には、分割ビット線対ＢＬ
ｎ，ＢＬｎＢを最上位ビット、ＢＬ１，ＢＬ１Ｂを最下
位ビットに割り当てる。
は、ｎケの分割ビット線対ＢＬ１，ＢＬ１Ｂ，…，ＢＬ
ｎ，ＢＬｎＢに分割され、センスアンプ回路部の（ｎ−
１）ケのトランスファーゲートＳＷＴ１，…，ＳＷＴｎ
−１により接続されている。各分割ビット線対ＢＬｉ，
ＢＬｉＢ（ｉ＝１，…，ｎ）は、センスアンプ回路ＳＡ
ｉ（ｉ＝１，…，ｎ）にそれぞれ接続されている。各分
割ビット線対ＢＬｉ，ＢＬｉＢ（ｉ＝１，…，ｎ）に
は、メモリセルアレイ部が存在し、ＣＢｉ（ｉ＝１，
…，ｎ）の寄与容量を有する。各分割ビット線対間のＢ
ＬｉとＢＬｉ−１Ｂ、ＢＬｉＢとＢＬｉ−１（ｉ＝２，
…，ｎ）には、容量素子Ｃｉ−１（ｉ＝２，…，ｎ）が
接続されている。図１の場合には、分割ビット線対ＢＬ
ｎ，ＢＬｎＢを最上位ビット、ＢＬ１，ＢＬ１Ｂを最下
位ビットに割り当てる。
【００３０】本発明の半導体記憶装置では、１つのメモ
リセルにｎビットを割り当ててメモリ動作を行うが、そ
の動作について説明する前に、メモリセルから読みださ
れる信号電荷量について説明する。
リセルにｎビットを割り当ててメモリ動作を行うが、そ
の動作について説明する前に、メモリセルから読みださ
れる信号電荷量について説明する。
【００３１】図２は、本発明の半導体記憶装置のメモリ
セルのその接続を示す回路図である。メモリセルＭＣ
は、スイッチング用のトランジスタＴｒと、一方の電極
をこのトランジスタＴｒのソース、ドレインのうちの一
方と接続するキャパシタＣとで形成され、キャパシタＣ
の他方に電極はプレート線ＰＬに接続され、トランジス
タＴｒのゲートをワード線ＷＬに、ソース、ドレインの
うちの他方はビット線ＢＬにそれぞれ接続されている。
図２において、キャパシタＣは、互いに異なる抗電圧を
有する（２n −１）ケのドメインから構成されていると
する。この場合、キャパシタＣは、図３に示すように、 Ｖｃ（１）＜Ｖｃ（２）＜…＜Ｖｃ（ｊ）＜…＜Ｖｃ
（２n −１） の関係式が成り立つ（２n −１）ケの強誘電体キャパシ
タＣ（１），…，Ｃ（ｊ），…，Ｃ（２n −１）の並列
接続として表される。
セルのその接続を示す回路図である。メモリセルＭＣ
は、スイッチング用のトランジスタＴｒと、一方の電極
をこのトランジスタＴｒのソース、ドレインのうちの一
方と接続するキャパシタＣとで形成され、キャパシタＣ
の他方に電極はプレート線ＰＬに接続され、トランジス
タＴｒのゲートをワード線ＷＬに、ソース、ドレインの
うちの他方はビット線ＢＬにそれぞれ接続されている。
図２において、キャパシタＣは、互いに異なる抗電圧を
有する（２n −１）ケのドメインから構成されていると
する。この場合、キャパシタＣは、図３に示すように、 Ｖｃ（１）＜Ｖｃ（２）＜…＜Ｖｃ（ｊ）＜…＜Ｖｃ
（２n −１） の関係式が成り立つ（２n −１）ケの強誘電体キャパシ
タＣ（１），…，Ｃ（ｊ），…，Ｃ（２n −１）の並列
接続として表される。
【００３２】図４（Ａ）、（Ｂ）は、各強誘電体キャパ
シタＣ（ｊ）の両電極間の電圧Ｖに対する分極量Ｐの特
性（分極特性）を示したものである。初期状態で、分極
量Ｐがｅ点に存在し、分極の向きが第１の向きとする。
両電極間の電圧Ｖが抗電圧Ｖｃ（ｊ）以上になると、分
極量Ｐがｅ点→ｆ点→ｇ点と変化し、分極の向きが第２
の向きになる。逆に、初期状態で、分極量Ｐがａ点に存
在し、分極の向きが第２の向きとする。両電極間の電圧
Ｖが電圧−Ｖｃ（ｊ）以下になると、分極量Ｐがａ点→
ｂ点→ｃ点と変化し、分極の向きが第１の向きになる。
このように、各強誘電体キャパシタＣ（ｊ）は両電極間
の電圧Ｖに対しヒステリシス特性を有する。
シタＣ（ｊ）の両電極間の電圧Ｖに対する分極量Ｐの特
性（分極特性）を示したものである。初期状態で、分極
量Ｐがｅ点に存在し、分極の向きが第１の向きとする。
両電極間の電圧Ｖが抗電圧Ｖｃ（ｊ）以上になると、分
極量Ｐがｅ点→ｆ点→ｇ点と変化し、分極の向きが第２
の向きになる。逆に、初期状態で、分極量Ｐがａ点に存
在し、分極の向きが第２の向きとする。両電極間の電圧
Ｖが電圧−Ｖｃ（ｊ）以下になると、分極量Ｐがａ点→
ｂ点→ｃ点と変化し、分極の向きが第１の向きになる。
このように、各強誘電体キャパシタＣ（ｊ）は両電極間
の電圧Ｖに対しヒステリシス特性を有する。
【００３３】本発明の半導体記憶装置では、１つのメモ
リセルが有する２n ケの状態を以下に示すように、各強
誘電体キャパシタＣ（ｊ）の分極の向きと対応づける
（タイプ１とタイプ２の２種類がある）。
リセルが有する２n ケの状態を以下に示すように、各強
誘電体キャパシタＣ（ｊ）の分極の向きと対応づける
（タイプ１とタイプ２の２種類がある）。
【００３４】（１）タイプ１ データ０の場合：Ｃ（１），Ｃ（２），…，Ｃ（２n −
１）のすべてが第１の向き データ１の場合：Ｃ（１）が第２の向き、Ｃ（２），
…，Ｃ（２n −１）が第１ … データｊの場合：Ｃ（１），…，Ｃ（ｊ）が第２の向
き、Ｃ（ｊ＋１），…，Ｃ（２n −１）が第１ … データ２n −１の場合：Ｃ（１），Ｃ（２），…，Ｃ
（２n −１）のすべてが第２の向き （２）タイプ２ データ０の場合：Ｃ（１），Ｃ（２），…，Ｃ（２n −
１）のすべてが第２の向き データ１の場合：Ｃ（１）が第１の向き、Ｃ（２），
…，Ｃ（２n −１）が第２ … データｊの場合：Ｃ（１），…，Ｃ（ｊ）が第１の向
き、Ｃ（ｊ＋１），…，Ｃ（２n −１）が第２ … データ２n −１の場合：Ｃ（１），Ｃ（２），…，Ｃ
（２n −１）のすべてが第１の向き タイプ１の場合、キャパシタＣの両電極間に、以下に示
す式（１）で与えられるプラスの電圧Ｖ＋（ｊ）を印加
した後電圧を０Ｖに戻すことによりデータｊを実現でき
る。
１）のすべてが第１の向き データ１の場合：Ｃ（１）が第２の向き、Ｃ（２），
…，Ｃ（２n −１）が第１ … データｊの場合：Ｃ（１），…，Ｃ（ｊ）が第２の向
き、Ｃ（ｊ＋１），…，Ｃ（２n −１）が第１ … データ２n −１の場合：Ｃ（１），Ｃ（２），…，Ｃ
（２n −１）のすべてが第２の向き （２）タイプ２ データ０の場合：Ｃ（１），Ｃ（２），…，Ｃ（２n −
１）のすべてが第２の向き データ１の場合：Ｃ（１）が第１の向き、Ｃ（２），
…，Ｃ（２n −１）が第２ … データｊの場合：Ｃ（１），…，Ｃ（ｊ）が第１の向
き、Ｃ（ｊ＋１），…，Ｃ（２n −１）が第２ … データ２n −１の場合：Ｃ（１），Ｃ（２），…，Ｃ
（２n −１）のすべてが第１の向き タイプ１の場合、キャパシタＣの両電極間に、以下に示
す式（１）で与えられるプラスの電圧Ｖ＋（ｊ）を印加
した後電圧を０Ｖに戻すことによりデータｊを実現でき
る。
【００３５】Ｖ＋（０）＜Ｖｃ（１） Ｖｃ（ｊ）≦Ｖ＋（ｊ）＜Ｖｃ（ｊ＋１）（ｊ＝１，
…，２n −２） Ｖｃ（２n −１）≦Ｖ＋（２n −１） この場合、図２に示すワード線ＷＬをハイレベルにして
トランジスタＴｒをオン状態にし、ビット線ＢＬ、プレ
ート線ＰＬ間にキャパシタＣの両極間の電圧Ｖが−Ｖｅ
（−Ｖｅ＜−Ｖｃ（２n −１））となる電圧を印加する
と、データｊの読み出しの場合、以下に示す式（II）で
与えられる電荷量Ｑ＋（ｊ）がビット線ＢＬを介して得
られることになる。
…，２n −２） Ｖｃ（２n −１）≦Ｖ＋（２n −１） この場合、図２に示すワード線ＷＬをハイレベルにして
トランジスタＴｒをオン状態にし、ビット線ＢＬ、プレ
ート線ＰＬ間にキャパシタＣの両極間の電圧Ｖが−Ｖｅ
（−Ｖｅ＜−Ｖｃ（２n −１））となる電圧を印加する
と、データｊの読み出しの場合、以下に示す式（II）で
与えられる電荷量Ｑ＋（ｊ）がビット線ＢＬを介して得
られることになる。
【００３６】 Ｑ＋（ｊ）＝Ｑ１（１）＋…＋Ｑ１（ｊ）＋Ｑ０（ｊ＋１）＋…＋Ｑ０（２n −１） （II） タイプ２の場合、キャパシタＣの両電極間に、以下に示
す式（III)で与えられるマイナスの電圧Ｖ−（ｊ）を印
加した後電圧を０Ｖに戻すことによりデータｊを実現で
きる。
す式（III)で与えられるマイナスの電圧Ｖ−（ｊ）を印
加した後電圧を０Ｖに戻すことによりデータｊを実現で
きる。
【００３７】 −Ｖｃ（１）＜Ｖ−（０） −Ｖｃ（ｊ＋１）＜Ｖ−（ｊ）≦−Ｖｃ（ｊ）（ｊ＝１，…，２n −２） Ｖ−（２n −１）≦−Ｖｃ（２n −１） （III) この場合、図２に示すワード線ＷＬをハイレベルにして
トランジスタＴｒをオン状態にし、ビット線ＢＬ、プレ
ート線ＰＬ間にキャパシタＣの両極間の電圧ＶがＶｅ
（Ｖｃ（２n −１）＜Ｖｅ）となる電圧を印加すると、
データｊの読み出しの場合、以下に示す式（IV）で与え
られるマイナスの電荷量Ｑ−（ｊ）がビット線ＢＬを介
して得られることになる。
トランジスタＴｒをオン状態にし、ビット線ＢＬ、プレ
ート線ＰＬ間にキャパシタＣの両極間の電圧ＶがＶｅ
（Ｖｃ（２n −１）＜Ｖｅ）となる電圧を印加すると、
データｊの読み出しの場合、以下に示す式（IV）で与え
られるマイナスの電荷量Ｑ−（ｊ）がビット線ＢＬを介
して得られることになる。
【００３８】 Ｑ−（ｊ）＝−Ｑ１（１）−…−Ｑ１（ｊ）−Ｑ０（ｊ＋１）−…−Ｑ０（ ２n −１） （IV） タイプ１、タイプ２のどちらの場合にも、このようにし
てビット線ＢＬ上に読みだされる電荷量を、図１に示す
センスアンプ回路によりセンス増幅を行うことによりデ
ータの読み出しを行う。
てビット線ＢＬ上に読みだされる電荷量を、図１に示す
センスアンプ回路によりセンス増幅を行うことによりデ
ータの読み出しを行う。
【００３９】図５は、図１に示されるセンスアンプ回路
において、ビット線ＢＬ、ワード線ＷＬｋで選択される
メモリセルＭＣの読み出し時の動作波形例（その１）を
示したものである。図５を用いて、動作例その１につい
て説明する。
において、ビット線ＢＬ、ワード線ＷＬｋで選択される
メモリセルＭＣの読み出し時の動作波形例（その１）を
示したものである。図５を用いて、動作例その１につい
て説明する。
【００４０】最初に、ビット線ＢＬは、ＧＮＤレベルに
プリチャージされた後、浮遊状態にされる。この時、ト
ランスファーゲートＳＷＴ１〜ＳＷＴｎ−１はすべてオ
ン状態である。
プリチャージされた後、浮遊状態にされる。この時、ト
ランスファーゲートＳＷＴ１〜ＳＷＴｎ−１はすべてオ
ン状態である。
【００４１】次に、時刻Ｔ１で、入力アドレスに応じて
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＧＮＤレベルからＶｃｃレベ
ルに立ち上がる。このとき、キャパシタＣの両電極間に
電圧−Ｖｅが印加され、メモリセルＭＣから２n 個のデ
ータｊ（ｊ＝０，…，２n −１）に応じて、ビット線Ｂ
Ｌ上に信号電荷が読みだされる。ビット線ＢＬの有する
容量は、 ＣＢ＝（ＣＢ１＋ＣＢ２＋…＋ＣＢｎ） となるので、このときのビット線ＢＬの電位Ｖｍｅｍ
（ｊ）は、式（II）を用いると、次式のように表され
る。
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＧＮＤレベルからＶｃｃレベ
ルに立ち上がる。このとき、キャパシタＣの両電極間に
電圧−Ｖｅが印加され、メモリセルＭＣから２n 個のデ
ータｊ（ｊ＝０，…，２n −１）に応じて、ビット線Ｂ
Ｌ上に信号電荷が読みだされる。ビット線ＢＬの有する
容量は、 ＣＢ＝（ＣＢ１＋ＣＢ２＋…＋ＣＢｎ） となるので、このときのビット線ＢＬの電位Ｖｍｅｍ
（ｊ）は、式（II）を用いると、次式のように表され
る。
【００４２】 Ｖｍｅｍ（ｊ）＝Ｑ＋（ｊ）／ＣＢ ＝（Ｑ１（１）＋…＋Ｑ１（ｊ）＋Ｑ０（ｊ＋１）＋…
＋Ｑ０（２n −１））／（ＣＢ１＋ＣＢ２＋…＋ＣＢ
ｎ） また、このとき、メモリセルＭＣに接続されないビット
線ＢＬＢには、図１に示されないリファレンス電位発生
回路により、リファレンス電位Ｖｒｅｆが出力される。
リファレンス電位Ｖｒｅｆは、データ０の読み出し電位
Ｖｍｅｍ（０）とデータ（２n −１）の読み出し電位Ｖ
ｍｅｍ（２n −１）の中間電位に設定される。
＋Ｑ０（２n −１））／（ＣＢ１＋ＣＢ２＋…＋ＣＢ
ｎ） また、このとき、メモリセルＭＣに接続されないビット
線ＢＬＢには、図１に示されないリファレンス電位発生
回路により、リファレンス電位Ｖｒｅｆが出力される。
リファレンス電位Ｖｒｅｆは、データ０の読み出し電位
Ｖｍｅｍ（０）とデータ（２n −１）の読み出し電位Ｖ
ｍｅｍ（２n −１）の中間電位に設定される。
【００４３】次に、時刻Ｔ３で、トランスファーゲート
ＳＷＴ１〜ＳＷＴｎ−１がすべてオフ状態になる。そし
て時刻Ｔ４で、センスアンプ回路ＳＡ１が活性化され、
分割ビット線対ＢＬ１、ＢＬ１Ｂがセンス増幅される。
分割ビット線ＢＬ１がＶｃｃレベルに増幅される場合、
カップリング容量Ｃｃ１により、ＢＬ２ＢはｘＶ持ち上
げられる。逆に、分割ビット線ＢＬ１ＢがＶｃｃレベル
に増幅される場合、ＢＬ２がｘＶ持ち上げられる。
ＳＷＴ１〜ＳＷＴｎ−１がすべてオフ状態になる。そし
て時刻Ｔ４で、センスアンプ回路ＳＡ１が活性化され、
分割ビット線対ＢＬ１、ＢＬ１Ｂがセンス増幅される。
分割ビット線ＢＬ１がＶｃｃレベルに増幅される場合、
カップリング容量Ｃｃ１により、ＢＬ２ＢはｘＶ持ち上
げられる。逆に、分割ビット線ＢＬ１ＢがＶｃｃレベル
に増幅される場合、ＢＬ２がｘＶ持ち上げられる。
【００４４】次に、時刻Ｔ５で、センスアンプ回路ＳＡ
２が活性化され、分割ビット線対ＢＬ２、ＢＬ２Ｂがセ
ンス増幅される。この場合にも、カップリング容量Ｃｃ
２のはたらきにより、分割ビット線ＢＬ３，ＢＬ３Ｂの
電位が変動する。
２が活性化され、分割ビット線対ＢＬ２、ＢＬ２Ｂがセ
ンス増幅される。この場合にも、カップリング容量Ｃｃ
２のはたらきにより、分割ビット線ＢＬ３，ＢＬ３Ｂの
電位が変動する。
【００４５】このように、上位側の分割ビット線対のセ
ンス増幅結果を下位側の分割ビット線対のセンスレベル
へとフィールドバックすることにより、時刻Ｔ６でセン
スアンプ回路ＳＡｎが活性化されるまで、同様のセンス
動作が行われる。
ンス増幅結果を下位側の分割ビット線対のセンスレベル
へとフィールドバックすることにより、時刻Ｔ６でセン
スアンプ回路ＳＡｎが活性化されるまで、同様のセンス
動作が行われる。
【００４６】最後に、時刻Ｔ７〜Ｔ８で、コラム選択線
ＣＳＬにより、ｎ組の分割ビット線対が選択されると、
センスアンプ回路ＳＡ１，…ＳＡｎのデータがそれぞ
れ、１０バス対１／０１，…１／０ｎに伝達される。
ＣＳＬにより、ｎ組の分割ビット線対が選択されると、
センスアンプ回路ＳＡ１，…ＳＡｎのデータがそれぞ
れ、１０バス対１／０１，…１／０ｎに伝達される。
【００４７】図６は、メモリセルＭＣの読み出し時の動
作波形例（その２）を示したものである。動作例その２
がその１と異なる点は、プレート線ＰＬの電位が読み出
し時にＶｃｃレベルに固定されている点である。
作波形例（その２）を示したものである。動作例その２
がその１と異なる点は、プレート線ＰＬの電位が読み出
し時にＶｃｃレベルに固定されている点である。
【００４８】その２の場合も、最初に、ビット線ＢＬ
は、ＧＮＤレベルにプリチャージされた後、浮遊状態に
される。時刻Ｔ１で、入力アドレスに応じて選択ワード
線ＷＬｋがハイレベルに立ち上がると、キャパシタＣの
両電極間に電圧−Ｖｅが印加され、メモリセルＭＣから
２n 個のデータｊ（ｊ＝０，…，２n −１）に応じて、
ビット線ＢＬ上に信号電荷Ｑ＋（ｊ）が読みだされる。
は、ＧＮＤレベルにプリチャージされた後、浮遊状態に
される。時刻Ｔ１で、入力アドレスに応じて選択ワード
線ＷＬｋがハイレベルに立ち上がると、キャパシタＣの
両電極間に電圧−Ｖｅが印加され、メモリセルＭＣから
２n 個のデータｊ（ｊ＝０，…，２n −１）に応じて、
ビット線ＢＬ上に信号電荷Ｑ＋（ｊ）が読みだされる。
【００４９】図７は、メモリセルＭＣを読み出し時の動
作波形例（その３）を示したものである。図７を用い
て、動作例その３について説明する。
作波形例（その３）を示したものである。図７を用い
て、動作例その３について説明する。
【００５０】最初に、ビット線ＢＬは、Ｖｃｃレベルに
プリチャージされた後、浮遊状態にされる。
プリチャージされた後、浮遊状態にされる。
【００５１】次に、時刻Ｔ１で、入力アドレスに応じて
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＶｃｃレベルからＧＮＤレベ
ルに立ち下がる。このとき、キャパシタＣの両電極間に
電圧Ｖｅが印加され、メモリセルＭＣから２n 個のデー
タｊ（ｊ＝０，…，２n −１）に応じて、ビット線ＢＬ
上にマイナスの信号電荷Ｑ−（ｊ）が読みだされる。こ
のときのビット線ＢＬの電位Ｖｍｅｍ（ｊ）は、式（I
V）を用いると、次式のように表される。
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＶｃｃレベルからＧＮＤレベ
ルに立ち下がる。このとき、キャパシタＣの両電極間に
電圧Ｖｅが印加され、メモリセルＭＣから２n 個のデー
タｊ（ｊ＝０，…，２n −１）に応じて、ビット線ＢＬ
上にマイナスの信号電荷Ｑ−（ｊ）が読みだされる。こ
のときのビット線ＢＬの電位Ｖｍｅｍ（ｊ）は、式（I
V）を用いると、次式のように表される。
【００５２】 Ｖｍｅｍ（ｊ）＝Ｖｃｃ＋Ｑ−（ｊ）／ＣＢ ＝Ｖｃｃ−（Ｑ１（１）＋…＋Ｑ１（ｊ）＋Ｑ０（ｊ＋
１）＋…＋Ｑ０（２n −１）／（／ＣＢ１＋ＣＢ２＋…
＋ＣＢｎ） また、このとき、メモリセルＭＣに接続されないビット
線ＢＬＢには、リファレンス電位Ｖｒｅｆが出力され
る。リファレンス電位Ｖｒｅｆは、データ０の読み出し
電位Ｖｍｅｍ（０）とデータ（２n −１）の読み出し電
位Ｖｍｅｍ（２n−１）の中間電位に設定される。時刻
Ｔ３以降の動作については、図５に示された動作例その
１と同様に行われる。
１）＋…＋Ｑ０（２n −１）／（／ＣＢ１＋ＣＢ２＋…
＋ＣＢｎ） また、このとき、メモリセルＭＣに接続されないビット
線ＢＬＢには、リファレンス電位Ｖｒｅｆが出力され
る。リファレンス電位Ｖｒｅｆは、データ０の読み出し
電位Ｖｍｅｍ（０）とデータ（２n −１）の読み出し電
位Ｖｍｅｍ（２n−１）の中間電位に設定される。時刻
Ｔ３以降の動作については、図５に示された動作例その
１と同様に行われる。
【００５３】図８は、メモリセルＭＣの読み出し時の動
作波形例（その４）を示したものである。動作例その４
がその３と異なる点は、プレート線ＰＬの電位が読み出
し時にＧＮＤレベルに固定されている点である。
作波形例（その４）を示したものである。動作例その４
がその３と異なる点は、プレート線ＰＬの電位が読み出
し時にＧＮＤレベルに固定されている点である。
【００５４】その４の場合もその３の場合と同様、最初
に、ビット線ＢＬは、Ｖｃｃレベルにプリチャージされ
た後、浮遊状態にされる。時刻Ｔ１で、入力アドレスに
応じて選択ワード線ＷＬｋがハイレベルに立ち上がる
と、キャパシタＣの両電極間に電圧Ｖｅが印加され、メ
モリセルＭＣから２n 個のデータｊ（ｊ＝０，…，２n
−１）に応じて、ビット線ＢＬ上にマイナスの信号電荷
Ｑ−（ｊ）が読みだされる。
に、ビット線ＢＬは、Ｖｃｃレベルにプリチャージされ
た後、浮遊状態にされる。時刻Ｔ１で、入力アドレスに
応じて選択ワード線ＷＬｋがハイレベルに立ち上がる
と、キャパシタＣの両電極間に電圧Ｖｅが印加され、メ
モリセルＭＣから２n 個のデータｊ（ｊ＝０，…，２n
−１）に応じて、ビット線ＢＬ上にマイナスの信号電荷
Ｑ−（ｊ）が読みだされる。
【００５５】本発明の半導体記憶装置の第２の実施の形
態は、強誘電体キャパシタを用いた半導体記憶装置にお
いて、１つのメモリセルにｎビットを割り当ててメモリ
動作を行う場合の書き込みの方式について述べたもので
ある。
態は、強誘電体キャパシタを用いた半導体記憶装置にお
いて、１つのメモリセルにｎビットを割り当ててメモリ
動作を行う場合の書き込みの方式について述べたもので
ある。
【００５６】図９は、図１において、ワード線ＷＬｋ、
ビット線ＢＬで選択されるメモリセルＭＣへの書き込み
動作例（その１）を示したものである。
ビット線ＢＬで選択されるメモリセルＭＣへの書き込み
動作例（その１）を示したものである。
【００５７】最初に、ビット線ＢＬは、ＧＮＤレベルに
プリチャージされた後、浮遊状態にされる。
プリチャージされた後、浮遊状態にされる。
【００５８】次に、時刻Ｔ１で、入力アドレスに応じて
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＧＮＤレベルからＶｃｃレベ
ルに立ち下がる。このとき、キャパシタＣの両電極間に
電圧−Ｖｅが印加され、異なる抗電圧を有する（２n −
１）ケのすべてのドメインの分極の向きが、第１の向き
となる。なお、ここまでの動作は、図５に述べた読み出
し動作例その１と同じである。よって、書き込み動作例
その１の以降の動作は、読み出し動作例その１の再書き
込み動作でもある。
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＧＮＤレベルからＶｃｃレベ
ルに立ち下がる。このとき、キャパシタＣの両電極間に
電圧−Ｖｅが印加され、異なる抗電圧を有する（２n −
１）ケのすべてのドメインの分極の向きが、第１の向き
となる。なお、ここまでの動作は、図５に述べた読み出
し動作例その１と同じである。よって、書き込み動作例
その１の以降の動作は、読み出し動作例その１の再書き
込み動作でもある。
【００５９】次に、時刻Ｔ３で、書き込みデータｊ（ｊ
＝０，…，２n −１）に応じて、メモリセルＭＣに接続
されたビット線ＢＬの電位Ｖｗｂｌ（ｊ）が、式（１）
で与えられるＶ＋（ｊ）を用いて、次式で与えられるよ
うに設定される。
＝０，…，２n −１）に応じて、メモリセルＭＣに接続
されたビット線ＢＬの電位Ｖｗｂｌ（ｊ）が、式（１）
で与えられるＶ＋（ｊ）を用いて、次式で与えられるよ
うに設定される。
【００６０】Ｖｗｂｌ（ｊ）＝Ｖ＋（ｊ） 次に、時刻Ｔ４で、プレート線ＰＬがＶｃｃレベルから
ＧＮＤレベルに立ち下がる。このとき、キャパシタＣに
電圧Ｖ＋（ｊ）が印加される。
ＧＮＤレベルに立ち下がる。このとき、キャパシタＣに
電圧Ｖ＋（ｊ）が印加される。
【００６１】次に、時刻Ｔ５で、ビット線ＢＬがＧＮＤ
レベルに立ち下がる。
レベルに立ち下がる。
【００６２】最後に、時刻Ｔ６で、選択ワード線ＷＬｋ
がロウレベルに立ち下がり、書き込み動作を終了する。
がロウレベルに立ち下がり、書き込み動作を終了する。
【００６３】図１０は、メモリセルＭＣへの書き込み動
作例（その２）を示したものである。
作例（その２）を示したものである。
【００６４】最初に、ビット線ＢＬは、ＧＮＤレベルに
プリチャージされた後、浮遊状態にされる。また、プレ
ート線ＰＬはＶｃｃレベルに設定される。
プリチャージされた後、浮遊状態にされる。また、プレ
ート線ＰＬはＶｃｃレベルに設定される。
【００６５】次に、時刻Ｔ１で、入力アドレスに応じて
選択ワード線ＷＬｋがハイレベルに立ち上がる。このと
き、キャパシタＣの両電極間に電圧−Ｖｅが印加され、
異なる抗電圧を有する（２n −１）ケのすべてのドメイ
ンの分極の向きが、第１の向きとなる。なお、ここまで
の動作は、図６に述べた読み出し動作例その２と同じで
ある。よって、書き込み動作例その２の以降の動作は、
読み出し動作例その２の再書き込み動作でもある。
選択ワード線ＷＬｋがハイレベルに立ち上がる。このと
き、キャパシタＣの両電極間に電圧−Ｖｅが印加され、
異なる抗電圧を有する（２n −１）ケのすべてのドメイ
ンの分極の向きが、第１の向きとなる。なお、ここまで
の動作は、図６に述べた読み出し動作例その２と同じで
ある。よって、書き込み動作例その２の以降の動作は、
読み出し動作例その２の再書き込み動作でもある。
【００６６】次に、時刻Ｔ２で、ビット線ＢＬの電位が
Ｖｃｃレベルに設定される。
Ｖｃｃレベルに設定される。
【００６７】次に、時刻Ｔ３で、書き込みデータｊに応
じて、プレート線ＰＬの電位Ｖｗｂｌ（ｊ）が、式
（１）で与えられるＶ＋（ｊ）を用いて、次式で与えら
れるように設定される。
じて、プレート線ＰＬの電位Ｖｗｂｌ（ｊ）が、式
（１）で与えられるＶ＋（ｊ）を用いて、次式で与えら
れるように設定される。
【００６８】Ｖｗｂｌ（ｊ）＝Ｖｃｃ−Ｖ＋（ｊ） この場合も、動作例その１と同様に、キャパシタＣに電
圧Ｖ＋（ｊ）が印加される。
圧Ｖ＋（ｊ）が印加される。
【００６９】次に、時刻Ｔ４で、プレート線ＰＬがＶｗ
ｂｌ（ｊ）からＶｃｃレベルに立ち上がる。
ｂｌ（ｊ）からＶｃｃレベルに立ち上がる。
【００７０】最後に、時刻５で、選択ワード線ＷＬｋが
ロウレベルに立ち下がり、書き込み動作を終了する。
ロウレベルに立ち下がり、書き込み動作を終了する。
【００７１】図１１は、メモリセルＭＣへの書き込み動
作例（その３）を示したものである。
作例（その３）を示したものである。
【００７２】最初に、ビット線ＢＬは、Ｖｃｃレベルに
プリチャージされた後、浮遊状態にされる。
プリチャージされた後、浮遊状態にされる。
【００７３】次に、時刻Ｔ１で、入力アドレスに応じて
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＶｃｃレベルからＧＮＤレベ
ルに立ち下がる。このとき、キャパシタＣの両電極間に
電圧Ｖｅが印加され、異なる抗電圧を有する（２n −
１）ケのすべてのドメインの分極の向きが、第２の向き
となる。なお、ここまでの動作は、図７に述べた読み出
し動作例その３と同じである。よって、書き込み動作例
その３の以降の動作は、読み出し動作例その３の再書き
込み動作でもある。
選択ワード線ＷＬｋがハイレベルに立ち上がる。そして
時刻Ｔ２で、プレート線がＶｃｃレベルからＧＮＤレベ
ルに立ち下がる。このとき、キャパシタＣの両電極間に
電圧Ｖｅが印加され、異なる抗電圧を有する（２n −
１）ケのすべてのドメインの分極の向きが、第２の向き
となる。なお、ここまでの動作は、図７に述べた読み出
し動作例その３と同じである。よって、書き込み動作例
その３の以降の動作は、読み出し動作例その３の再書き
込み動作でもある。
【００７４】次に、時刻Ｔ３で、書き込みデータｊに応
じて、メモリセルＭＣに接続されたビット線ＢＬの電位
Ｖｗｂｌ（ｊ）が、式（III)で与えられるＶ−（ｊ）を
用いて、次式で与えられるように設定される。
じて、メモリセルＭＣに接続されたビット線ＢＬの電位
Ｖｗｂｌ（ｊ）が、式（III)で与えられるＶ−（ｊ）を
用いて、次式で与えられるように設定される。
【００７５】Ｖｗｂｌ（ｊ）＝Ｖｃｃ＋Ｖ−（ｊ） 次に、時刻Ｔ４で、プレート線ＰＬがＧＮＤレベルから
Ｖｃｃレベルに立ち上がる。このとき、キャパシタＣに
マイナスの電圧Ｖ−（ｊ）が印加される。
Ｖｃｃレベルに立ち上がる。このとき、キャパシタＣに
マイナスの電圧Ｖ−（ｊ）が印加される。
【００７６】次に、時刻Ｔ５で、ビット線ＢＬがＶｗｂ
ｌ（ｊ）からＶｃｃレベルに立ち上がる。
ｌ（ｊ）からＶｃｃレベルに立ち上がる。
【００７７】最後に、時刻６で、選択ワード線ＷＬｋが
ロウレベルに立ち下がり、書き込み動作を終了する。
ロウレベルに立ち下がり、書き込み動作を終了する。
【００７８】図１２は、メモリセルＭＣへの書き込み動
作例（その４）を示したものである。
作例（その４）を示したものである。
【００７９】最初に、ビット線ＢＬは、Ｖｃｃレベルに
プリチャージされた後、浮遊状態にされる。また、プレ
ート線ＰＬはＧＮＤレベルに設定される。
プリチャージされた後、浮遊状態にされる。また、プレ
ート線ＰＬはＧＮＤレベルに設定される。
【００８０】次に、時刻Ｔ１で、入力アドレスに応じて
選択ワード線ＷＬｋがハイレベルに立ち上がる。このと
き、キャパシタＣの両電極間に電圧Ｖｅが印加され、異
なる抗電圧を有する（２n −１）ケのすべてのドメイン
の分極の向きが、第２の向きとなる。なお、ここまでの
動作は、図８に述べた読み出し動作例その４と同じであ
る。よって、書き込み動作例その４の以降の動作は、読
み出し動作例その４の再書き込み動作でもある。
選択ワード線ＷＬｋがハイレベルに立ち上がる。このと
き、キャパシタＣの両電極間に電圧Ｖｅが印加され、異
なる抗電圧を有する（２n −１）ケのすべてのドメイン
の分極の向きが、第２の向きとなる。なお、ここまでの
動作は、図８に述べた読み出し動作例その４と同じであ
る。よって、書き込み動作例その４の以降の動作は、読
み出し動作例その４の再書き込み動作でもある。
【００８１】次に、時刻Ｔ２で、ビット線ＢＬの電位が
ＧＮＤレベルに設定される。
ＧＮＤレベルに設定される。
【００８２】次に、時刻Ｔ３で、書き込みデータｊに応
じて、プレート線ＰＬの電位Ｖｗｂｌ（ｊ）が、式（II
I)で与えられるＶ−（ｊ）を用いて、次式で与えられる
ように設定される。
じて、プレート線ＰＬの電位Ｖｗｂｌ（ｊ）が、式（II
I)で与えられるＶ−（ｊ）を用いて、次式で与えられる
ように設定される。
【００８３】Ｖｗｂｌ（ｊ）＝Ｖｃｃ＋Ｖ−（ｊ） この場合も、動作例その３と同様に、キャパシタＣにマ
イナスの電圧Ｖ−（ｊ）が印加される。
イナスの電圧Ｖ−（ｊ）が印加される。
【００８４】次に、時刻Ｔ４で、プレート線ＰＬがＶｗ
ｂｌ（ｊ）からＧＮＤレベルに立ち下がる。
ｂｌ（ｊ）からＧＮＤレベルに立ち下がる。
【００８５】最後に、時刻Ｔ５で、選択ワード線ＷＬｋ
がロウレベルに立ち下がり、書き込み動作を終了する。
がロウレベルに立ち下がり、書き込み動作を終了する。
【００８６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置を用いることにより、強誘電体材料をキャパシタ
に用いた不揮発性半導体記憶装置において、１つのメモ
リセルに２以上の整数であるＮビットの情報を蓄えて読
み出しおよび書き込み動作を行う多値動作が可能とな
り、従来と同じデバイスルールでより集積度を上げた半
導体記憶装置が実現できる。
憶装置を用いることにより、強誘電体材料をキャパシタ
に用いた不揮発性半導体記憶装置において、１つのメモ
リセルに２以上の整数であるＮビットの情報を蓄えて読
み出しおよび書き込み動作を行う多値動作が可能とな
り、従来と同じデバイスルールでより集積度を上げた半
導体記憶装置が実現できる。
【図１】本発明の第１の実施の形態を示す、半導体記憶
装置のセンスアンプ回路である。
装置のセンスアンプ回路である。
【図２】図１に示された実施の形態に存在する、強誘電
体キャパシタを用いたメモリセルとその接続を示す回路
図である。
体キャパシタを用いたメモリセルとその接続を示す回路
図である。
【図３】図２に示されたメモリセルに存在する強誘電体
キャパシタの等価回路である。
キャパシタの等価回路である。
【図４】図３に示された強誘電体キャパシタの部分ドメ
インＣ（ｊ）の分極特性図である。
インＣ（ｊ）の分極特性図である。
【図５】図１に示された実施の形態の、読み出し動作例
その１を示す回路図である。
その１を示す回路図である。
【図６】図１に示された実施の形態の、読み出し動作例
その２を示す回路図である。
その２を示す回路図である。
【図７】図１に示された実施の形態の、読み出し動作例
その３を示す回路図である。
その３を示す回路図である。
【図８】図１に示された実施の形態の、読み出し動作例
その４を示す回路図である。
その４を示す回路図である。
【図９】図１に示された実施の形態の、書き込み動作例
その１を示す回路図である。
その１を示す回路図である。
【図１０】図１に示された実施の形態の、書き込み動作
例その２を示す回路図である。
例その２を示す回路図である。
【図１１】図１に示された実施の形態の、書き込み動作
例その３を示す回路図である。
例その３を示す回路図である。
【図１２】図１に示された実施の形態の、書き込み動作
例その４を示す回路図である。
例その４を示す回路図である。
【図１３】従来例の半導体記憶装置のメモリ部およびセ
ンスアンプ部を示す回路図である。
ンスアンプ部を示す回路図である。
【図１４】従来の１ビットセルの構成概略図である。
【図１５】２ビットセルの構成概略図である。
【図１６】他の２ビットセルの構成概略図である。
【図１７】従来の１ビットセルを利用して２ビット情報
を得る構成概略図である。
を得る構成概略図である。
【図１８】従来例の２ビットメモリセルアレイ半導体記
憶装置の構成概略図である。
憶装置の構成概略図である。
ＷＬ０，…，ＷＬｋ，… ワード線 ＷＬｋ 選択ワード線 ＢＬ，ＢＬＢ ビット線対 ＢＬ１，ＢＬ１Ｂ，…，ＢＬｎ，ＢＬｎＢ 分割ビッ
ト線対 ＰＬ プレート線 ＳＷＴ１，…，ＳＷＴｎ−１ トランスファーゲート ＴＧ１，…，ＴＧｎ−１ トランスファーゲート制御
信号線 ＳＡ１，ＳＡｎ センスアンプ回路 ＣＳＬ コラム選択線 １／０１，…，１／０ｎ １／０線 ＭＣ メモリセル ＣＢ１，…，ＣＢｎ 分割ビット線の寄生容量 Ｃｃ１，…，Ｃｃｎ−１ カップリング容量 Ｃ 強誘電体キャパシタ Ｔｒ 選択トランジスタ Ｃ（ｊ） 抗電圧Ｖｃ（ｊ）を有するドメイン
ト線対 ＰＬ プレート線 ＳＷＴ１，…，ＳＷＴｎ−１ トランスファーゲート ＴＧ１，…，ＴＧｎ−１ トランスファーゲート制御
信号線 ＳＡ１，ＳＡｎ センスアンプ回路 ＣＳＬ コラム選択線 １／０１，…，１／０ｎ １／０線 ＭＣ メモリセル ＣＢ１，…，ＣＢｎ 分割ビット線の寄生容量 Ｃｃ１，…，Ｃｃｎ−１ カップリング容量 Ｃ 強誘電体キャパシタ Ｔｒ 選択トランジスタ Ｃ（ｊ） 抗電圧Ｖｃ（ｊ）を有するドメイン
Claims (8)
- 【請求項１】 スイッチング用のトランジスタ、および
一方の電極をこのトランジスタのソース、ドレインの内
の一方と接続し強誘電体材料で形成されたキャパシタを
それぞれ備えた複数のメモリセルを行方向、列方向に配
置したメモリセルアレイと、 前記複数のメモリセルの各列それぞれと対応して設けら
れ対応する列の各メモリセルのトランジスタのソース、
ドレインのうちの他方と接続してこれらメモリセルの書
き込み用のデータおよび読み出しデータを伝達する複数
のビット線対と、 前記複数のメモリセルの各行それぞれと対応して設けら
れ対応する行の各メモリセルのトランジスタのゲートと
接続して選択レベルのときこれらトランジスタを導通状
態とする複数のワード線と、 前記複数のメモリセルそれぞれのキャパシタの他方の電
極と接続する少なくとも１つのプレート線と、 前記複数のビット線対上に読みだされたデータをセンス
増幅する複数のセンスアンプ回路と、 前記複数のセンスアンプ回路に入力されるリファレンス
電位を発生するリファレンス電位発生回路と、 前記複数のワード線のうち所定のワード線を所定のタイ
ミングで選択レベルとするＸデコーダ回路と、 前記プレート線に、所定のタイミングでプレート線電位
を印加するプレート線電位発生回路とを有し、１つのメ
モリセルに２以上の整数であるｎビットの情報を記憶す
る半導体記憶装置において、 最上位ビットから最下位ビットへ順次各ビットのセンス
増幅を行い、上位ビットのセンス結果を用いて下位ビッ
トのセンスレベルを変えることを特徴とする半導体記憶
装置。 - 【請求項２】 前記複数のビット線対はそれぞれｎケの
分割ビット線対に分割され、前記分割ビット線対はそれ
ぞれセンスアンプ回路に接続され、前記分割ビット線対
間はトランスファーゲートにより縦列接続され、縦列接
続された前記分割ビット線対の正一補、補一正間に、容
量素子を接続することを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】 スイッチング用のトランジスタ、および
一方の電極をこのトランジスタのソース、ドレインの内
の一方と接続し強誘電体材料で形成されたキャパシタを
それぞれ備え行方向、列方向に配置された複数のメモリ
セルを含むメモリセルアレイと、 前記複数のメモリセルの各列それぞれと対応して設けら
れ対応する列の各メモリセルのトランジスタのソース、
ドレインのうちの他方と接続してこれらメモリセルの書
き込み用のデータおよび読み出しデータを伝達する複数
のビット線対と、 前記複数のメモリセルの各行それぞれと対応して設けら
れ対応する行の各メモリセルのトランジスタのゲートと
接続して選択レベルのときこれらトランジスタを導通状
態とする複数のワード線と、 前記複数のメモリセルそれぞれのキャパシタの他方の電
極と接続する１つまたは複数のプレート線と、 前記複数のビット線対上に読みだされたデータをセンス
増幅する複数のセンスアンプ回路と、 前記複数のセンスアンプ回路に入力されるリファレンス
電位を発生するリファレンス電位発生回路と、 前記複数のワード線のうち所定のワード線を所定のタイ
ミングで選択レベルとするＸデコーダ回路と、 前記１つまたは複数のプレート線のうち所定のプレート
線に、所定のタイミングでプレート線電位を印加するプ
レート線電位発生回路とを有し、１つのメモリセルにｎ
ビットの情報を記憶する半導体記憶装置において、 前記メモリセル中の前記強誘電体材料が、第１の電圧か
ら第（２n −１）の電圧までの、互いに異なる抗電圧を
有する（２n −１）ケのドメインから構成され、 前記複数のワード線のうち所定のワード線を選択レベル
とし、選択された前記メモリセルのトランジスタを導通
状態とし、前記メモリセルに接続された前記ビット線と
前記プレート線間に、絶対値が前記抗電圧以上であるマ
イナスの電圧を印加することにより、前記ドメインすべ
ての分極の向きを第１の向きにし、 選択された前記メモリセルに接続された前記ビット線と
前記プレート線間に、２n ケの書き込みデータに応じ
て、 第（２n −２）の電圧≦Ｖ＋（２n −２）＜第（２n −
１）の電圧 という関係を有するプラスの書き込み電圧をそれぞれ印
加し、前記書き込み電圧以下の抗電圧を有する前記ドメ
インの分極の向きを前記第１の向きと逆の方向を有する
第２の向きにし、 選択された前記メモリセルに接続された前記ビット線と
前記プレート線を同電位とし、 前記所定のワード線を非選択レベルとし、選択された前
記メモリセルのトランジスタを非導通状態とすることに
より、ｎビットの情報を前記メモリセルに書き込むこと
を特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 選択された前記メモリセルに接続された前記ビット線を
ロウレベルに立ち下げた後、前記ビット線を浮遊状態と
し、 前記所定のワード線を選択レベルとし、選択された前記
メモリセルのトランジスタを導通状態とし、 選択された前記メモリセルに接続された前記プレート線
をロウレベルからハイレベルに立ちあげ、前記ビット線
上に前記メモリセルからのデータを読み出し、 ２n ケの書き込みデータに応じて、前記ビット線の電位
を前記書き込み電圧に設定し、 前記プレート線の電位をハイレベルからロウレベルに立
ち下げ、 前記ビット線の電位をＧＮＤレベルに立ち下げることを
特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 選択された前記メモリセルに接続された
前記プレート線をハイレベルに設定し、 選択された前記メモリセルに接続された前記ビット線を
ロウレベルに立ち下げた後、前記ビット線を浮遊状態と
し、 前記所定のワード線を選択レベルとし、選択された前記
メモリセルのトランジスタを導通状態とし、前記ビット
線上に前記メモリセルからのデータを読み出し、 前記ビット線をハイレベルに立ち上げ、 ２n ケの書き込みデータに応じて、前記プレート線の電
位をＶｃｃ−Ｖ＋（２n −１）に設定し、 前記プレート線の電位をハイレベルに立ち上げることを
特徴とする請求項３記載の半導体記憶装置。 - 【請求項６】 スイッチング用のトランジスタ、および
一方の電極をこのトランジスタのソース、ドレインの内
の一方と接続し強誘電体材料で形成されたキャパシタを
それぞれ備え行方向、列方向に配置された複数のメモリ
セルを含むメモリセルアレイと、 前記複数のメモリセルの各列それぞれと対応して設けら
れ対応する列の各メモリセルのトランジスタのソース、
ドレインのうちの他方と接続してこれらメモリセルの書
き込み用のデータおよび読み出しデータを伝達する複数
のビット線対と、 前記複数のメモリセルの各行それぞれと対応して設けら
れ対応する行の各メモリセルのトランジスタのゲートと
接続して選択レベルのときこれらトランジスタを導通状
態とする複数のワード線と、 前記複数のメモリセルそれぞれのキャパシタの他方の電
極と接続する１つまたは複数のプレート線と、 前記複数のビット線対上に読みだされたデータをセンス
増幅する複数のセンスアンプ回路と、 前記複数のセンスアンプ回路に入力されるリファレンス
電位を発生するリファレンス電位発生回路と、 前記複数のワード線のうち所定のワード線を所定のタイ
ミングで選択レベルとするＸデコーダ回路と、 前記１つまたは複数のプレート線のうち所定のプレート
線に、所定のタイミングでプレート線電位を印加するプ
レート線電位発生回路とを有し、１つのメモリセルにｎ
ビットの情報を記憶する半導体記憶装置において、 前記メモリセル中の前記強誘電体材料が、第１の電圧か
ら第（２n −１）の電圧までの、互いに異なる抗電圧を
有する（２n −１）ケのドメインから構成され、 前記複数のワード線のうち所定のワード線を選択レベル
とし、選択された前記メモリセルのトランジスタを導通
状態とし、前記メモリセルに接続された前記ビット線と
前記プレート線間に、前記抗電圧以上であるプラスの電
圧を印加することにより、前記ドメインすべての分極の
向きを前記第２の向きにし、 選択された前記メモリセルに接続された前記ビット線と
前記プレート線間に、２n ケの書き込みデータに応じ
て、 第（２n −１）の電圧＜Ｖ−（２n −２）≦第（２n −
２）の電圧 という関係を有するマイナスの書き込み電圧をそれぞれ
印加し、前記書き込み電圧の絶対値以下の抗電圧を有す
る前記ドメインの分極の向きを前記第２の向きと逆の方
向を有する前記第１の向きにし、 選択された前記メモリセルに接続された前記ビット線と
前記プレート線を同電位とし、 前記所定のワード線を非選択レベルとし、選択された前
記メモリセルのトランジスタを非導通状態とすることに
より、ｎビットの情報を前記メモリセルに書き込むこと
を特徴とする半導体記憶装置。 - 【請求項７】 選択された前記メモリセルに接続された
前記ビット線をＶｃｃレベルに立ち上げた後、前記ビッ
ト線を浮遊状態とし、 前記所定のワード線を選択レベルとし、選択された前記
メモリセルのトランジスタを導通状態とし、 選択された前記メモリセルに接続された前記プレート線
をＶｃｃレベルからＧＮＤレベルに立ち下げ、前記ビッ
ト線上に前記メモリセルからのデータを読み出し、 ２n ケの書き込みデータに応じて、前記ビット線の電位
をＶｃｃ＋Ｖ（２n −１）に設定し、 前記プレート線の電位をロウレベルからハイレベルに立
ち上げ、 前記ビット線の電位をハイレベルに立ち上げることを特
徴とする請求項６記載の半導体記憶装置。 - 【請求項８】 選択された前記メモリセルに接続された
前記プレート線をロウレベルに設定し、 選択された前記メモリセルに接続された前記ビット線を
Ｖｃｃレベルに立ち上げた後、前記ビット線を浮遊状態
とし、 前記所定のワード線を選択レベルとし、選択された前記
メモリセルのトランジスタを導通状態とし、前記ビット
線上に前記メモリセルからのデータを読み出し、 前記ビット線をＧＮＤレベルに立ち下げ、 ２n ケの書き込みデータに応じて、前記プレート線の電
位を−Ｖ（２n −１）に設定し、 前記プレート線の電位をＧＮＤレベルに立ち下げること
を特徴とする請求項６記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142180A JPH10334672A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
| CN98102024A CN1201239A (zh) | 1997-05-30 | 1998-05-28 | 能够在一个存储单元中存储多位数据的半导体存储装置 |
| KR1019980019877A KR19980087512A (ko) | 1997-05-30 | 1998-05-29 | 하나의 메모리셀에 다수비트의 정보를 저장할 수 있는 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142180A JPH10334672A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334672A true JPH10334672A (ja) | 1998-12-18 |
Family
ID=15309241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142180A Pending JPH10334672A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10334672A (ja) |
| KR (1) | KR19980087512A (ja) |
| CN (1) | CN1201239A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| KR100318440B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 강유전체 메모리 장치 및 그의 구동방법 |
| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| KR100487417B1 (ko) * | 2001-12-13 | 2005-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101620879A (zh) * | 2009-07-29 | 2010-01-06 | 复旦大学 | 铁电存储器多位数据存储的操作方法 |
| CN101819811B (zh) * | 2010-03-31 | 2013-10-16 | 清华大学 | 三值铁电存储器电路 |
| KR20190073102A (ko) * | 2017-12-18 | 2019-06-26 | 삼성전자주식회사 | 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법 |
-
1997
- 1997-05-30 JP JP9142180A patent/JPH10334672A/ja active Pending
-
1998
- 1998-05-28 CN CN98102024A patent/CN1201239A/zh active Pending
- 1998-05-29 KR KR1019980019877A patent/KR19980087512A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| KR100318440B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 강유전체 메모리 장치 및 그의 구동방법 |
| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| KR100487417B1 (ko) * | 2001-12-13 | 2005-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1201239A (zh) | 1998-12-09 |
| KR19980087512A (ko) | 1998-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |