KR100420082B1 - 반도체장치의 모오스 트랜지스터 제조방법 - Google Patents
반도체장치의 모오스 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100420082B1 KR100420082B1 KR1019970020070A KR19970020070A KR100420082B1 KR 100420082 B1 KR100420082 B1 KR 100420082B1 KR 1019970020070 A KR1019970020070 A KR 1019970020070A KR 19970020070 A KR19970020070 A KR 19970020070A KR 100420082 B1 KR100420082 B1 KR 100420082B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- nitride film
- photoresist
- semiconductor device
- mos transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 150000004767 nitrides Chemical class 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000206 photolithography Methods 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 238000002513 implantation Methods 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract description 6
- 230000007613 environmental effect Effects 0.000 abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000010485 coping Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체장치의 모오스 트랜지스터 제조방법에 관한 것이다.
본 발명은, 반도체 기판 상에 게이트와 스페이서를 형성시키는 단계를 구비하는 반도체장치의 모오스 트랜지스터 제조방법에 있어서, (1) 상기 반도체 기판 상에 질화막을 형성시키는 질화막형성단계; (2) 상기 반도체 기판 상에 포토레지스트를 형성시켜 사진식각공정을 수행하는 사진식각공정단계; (3) 불순물을 주입시키는 제 1 불순물주입단계; (4) 상기 질화막을 제거시키는 질화막제거단계; (5) 상기 질화막 상에 잔류하는 포토레지스트를 제거시키는 스트립단계; (6) 상기 반도체 기판 상에 산화막을 형성시키는 산화막형성단계; 및 (7) 불순물을 주입시키는 제 2 불순물주입단계를 구비하여 이루어짐을 특징으로 한다.
따라서, 불량이 억제되고, 제품의 경쟁력이 향상되며, 환경문제에 능동적으로 대처하는 효과가 있다.
Description
본 발명은 반도체장치의 모오스 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 산화막을 이용하여 엘디디(LDD : Lightly Doped Drain) 구조 등의 모오스 트랜지스터(MOS Transistor)를 제조하는 반도체장치의 모오스 트랜지스터 제조방법에 관한 것이다.
반도체장치는 그 기능에 따라 다소 차이는 있으나, 최근의 반도체장치는 모오스 트랜지스터 구조로 형성시키는 것이 일반적이다.
그리고 반도체장치의 모오스 트랜지스터 제조에서는 저농도로 도핑(Doping)된 불순물로 형성시키는 엘디디 구조 등이 널리 사용되고 있다.
이러한 엘디디 구조로 이루어지는 종래의 모오스 트랜지스터의 제조공정을 살펴보면 먼저, 반도체 기판 상에 게이트(Gate)를 형성시키고, 상기 게이트가 형성된 영역을 포함하는 반도체 기판에 N형 불순물을 주입시킨 후, P형 불순물을 주입시킨다.
여기서 상기 불순물의 주입은 주로 이온주입을 이용하고, 상기 N형 불순물 및 P형 불순물이 주입되는 영역은 사진식각공정을 수행하여 형성시킨다.
계속해서 산화막을 상기 게이트를 포함하는 반도체 기판 상에 형성시킨다.
여기서 상기 산화막은 주로 플라즈마(Plasma) 반응을 이용한 공정수행으로 형성시킨다.
그리고 상기 산화막 상에 폴리실리콘막(Polysilicon Film)을 형성시킨 후, 전면 에치 백(Etch Back)을 수행하여 상기 게이트의 양측벽에 스페이서(Spacer)를 형성시킨다.
이어서 사진식각공정을 수행하여 N형 불순물이 주입된 게이트 영역의 반도체 기판이 노출되도록 하여 N형 불순물을 주입시킨다.
여기서 상기 N형 불순물이 주입된 영역의 게이트 양측벽의 스페이서로 인하여 N형 불순물이 저농도로 주입된다.
계속해서 다시 사진식각공정을 수행하여 P형 불순물이 주입된 게이트 영역의 반도체 기판이 노출되도록 하여 P형 불순물을 주입시킨다.
여기서 상기 P형 불순물이 주입된 영역의 게이트 양측벽의 스페이서로 인하여 P형 불순물이 저농도로 주입된다.
이에 따라 상기 공정의 수행으로 N형 불순물 및 P형 불순물이 저농도로 주입되는 모오스 트랜지스터 즉, 동일 반도체 기판에 N-채널(N-Channel) 및 P-채널이 형성되는 씨모오스 트랜지스터(CMOS Transistor)의 엘디디 구조가 형성된다.
여기서 종래의 엘디디 구조로 이루어지는 모오스 트랜지스터의 제조에서는 전술한 바와 같이 세 번에 걸친 다중의 사진식각공정을 수행하였다.
이러한 다중의 사진식각공정은 고밀도화 되어가는 최근의 반도체장치의 제조시 정렬(Align)에 대한 부담을 가중시켰다.
즉, 고밀도화 되어가는 최근의 반도체장치의 제조에서는 정확한 정렬공정의 수행을 요구하고 있는 추세로서, 상기 다중의 사진식각공정마다 정렬공정을 수행햐여야 했기 때문에 상기 정렬로 인한 불량이 빈번하게 발생되었다.
또한 주문형 트랜지스터의 제조의 경우에는 상기 다중의 사진식각공정이 수주에서 납기까지의 공정시간(TAT : Turn Around Time)을 연장시키기 때문에 제품의 경쟁력을 저하시켰다.
그리고 상기한 바와 같이 다중의 사진식각공정은 포토레지스트(Photo Resist), 프라이머(Primer) 및 시너(Thinner) 등을 다량, 소비하기 때문에 환경에 악영향을 끼쳤다.
따라서 종래의 엘디디 구조로 형성시키는 반도체장치의 제조에서는 빈번한 불량의 발생, 제품의 경쟁력 저하 및 환경에 대한 악영향 등의 문제점들이 있었다.
본 발명의 목적은, 산화막의 이용으로 불량을 제거시키고, 제품의 경쟁력을 강화하며, 환경문제에 능동적으로 대처하기 위한 반도체장치의 모오스 트랜지스터 제조방법을 제공하는 데 있다.
도1 내지 도6은 본 발명에 따른 반도체장치의 모오스 트랜지스터 제조방법의 일 실시예를 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
10 : 게이트 12 : 스페이서
14 : 반도체 기판 16 : 질화막
18 : 포토레지스트 20 : 산화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 모오스 트랜지스터 제조방법은, 반도체 기판 상에 게이트와 스페이서를 형성시키는 단계를 구비하는 반도체장치의 모오스 트랜지스터 제조방법에 있어서, (1) 상기 게이트 및 스페이서가 형성된 영역을 포함하는 반도체 기판 상에 질화막을 형성시키는 질화막형성단계; (2) 상기 질화막이 형성된 반도체 기판 상에 포토레지스트를 형성시켜 사진식각공정을 수행하는 사진식각공정단계; (3) 상기 (2)의 사진식각으로 포토레지스트가 제거된 영역에 불순물을 주입시키는 제 1 불순물주입단계; (4) 상기 (2)의 사진식각으로 포토레지스트가 제거된 영역의 질화막을 제거시키는 질화막제거단계; (5) 상기 (2)의 사진식각으로 소정의 영역의 질화막 상에 잔류하는 포토레지스트를 제거시키는 스트립단계; (6) 상기 (5)의 스트립이 수행된 반도체 기판 상에 산화막을 형성시키는 산화막형성단계; 및 (7) 상기 (6)의 수행으로 산화막이 형성된 반도체 기판의 소정의 영역에 불순물을 주입시키는 제 2 불순물주입단계를 구비하여 이루어짐을 특징으로 한다.
상기 반도체장치의 모오스 트랜지스터 제조방법은 상기 반도체 기판의 소정의 영역에 잔류하는 질화막을 제거시키는 제 1 식각단계와 산화막을 제거하는 제 2 식각단계를 더 구비하는 것이 바람직하다.
상기 (1)의 질화막은 90Å 내지 120Å 정도의 두께로 형성시키는 것이 바람직하다.
상기 (3)의 불순물주입은 이온주입으로 N형 불순물을 주입시키는 것이 바람직하다.
상기 (4)의 질화막의 제거는 반응성이온식각으로 이루어지는 것이 바람직하다.
상기 (6)의 산화막은 600Å 내지 1,000Å 정도의 두께로 형성시키는 것이 바람직하다.
상기 (7)의 불순물주입은 이온주입으로 P형 불순물을 주입시키는 것이 바람직하다.
상기 제 1 식각의 질화막의 제거는 건식식각으로 이루어지는 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도1 내지 도6은 본 발명에 따른 반도체장치의 모오스 트랜지스터 제조방법의 일 실시예를 나타내는 단면도이다.
먼저, 도1은 게이트(10) 및 상기 게이트(10)의 양측벽에 스페이서(12)가 형성된 영역을 포함하는 반도체 기판(14) 상에 질화막(16)이 형성되어 있는 상태이다.
여기서 본 발명은 상기 질화막(16)을 90Å 내지 120Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 100Å의 두께로 형성시킨다.
그리고 도2 및 도3은 포토레지스트(18)를 이용한 사진식각공정의 수행으로 소정의 영역의 포토레지스트(18)를 제거시킨 후, 불순물주입공정을 수행하여 상기 포토레지스트(18)가 제거된 영역의 반도체 기판(14)에 불순물을 주입시키고, 상기 포토레지스트(18)의 제거로 노출된 질화막(16)을 제거시킨 상태이다.
즉, 상기 불순물의 주입으로 이온이 저농도로 주입된 소스(Source)와 드레인(Drain)이 형성된다.
여기서 본 발명은 상기 포토레지스트(18)가 제거된 영역의 반도체 기판(14)에 이온주입을 이용하여 N형 불순물을 주입시키고, 상기 질화막(16)의 제거는 반응성이온식각(Reactive Ion Etch)을 이용하여 이루어진다.
계속해서 도4는 사진식각공정의 수행으로 인해 반도체 기판(14) 상의 소정의 영역에 잔류하는 포토레지스트(18)를 제거시킨 후, 상기 포토레지스트(18)의 제거로 인해 노출되는 질화막(16)을 포함하는 반도체 기판 상에 산화막(20)을 형성시킨 상태이다.
여기서 본 발명은 상기 산화막(20)을 600Å 내지 1,000Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 800Å의 두께로 형성시킨다.
또한 상기 산화막(20)의 형성시 상기 질화막(16) 상에는 상기 산화막(20)이 20Å 미만으로 형성되기 때문에 상기 질화막(16) 상에 형성되는 산화막(20)은 후속공정에 아무런 영향을 끼치지 않는다.
이어서 도5는 산화막(20)이 형성된 반도체 기판의 소정의 영역에 불순물을 주입시키는 상태이다.
여기서 본 발명은 이온주입을 이용하여 P형 불순물을 주입시키는 것으로써, 상기 산화막(20)이 마스크(Mask) 역할을 하기 때문에 상기 질화막(16)이 형성된 영역의 반도체 기판(14)에 불순물이 주입된다.
그리고 도6은 상기 반도체 기판(14)의 소정의 영역에 잔류하는 질화막(16) 및 산화막(20)을 순차적으로 제거한 상태이다.
여기서 본 발명은 상기 질화막(16)을 건식식각을 이용하여 제거시킨다.
이에 따라 본 발명은 상기 산화막(20)을 불순물주입시 마스크로 이용하여 엘디디 구조로 이루어지는 모오스 트랜지스터를 제조한다.
그리고 본 발명은 상기 질화막(16) 및 반도체 기판(14) 상에 형성되는 산화막(20)의 두께조절이 용이하다는 것을 이용하고, 이러한 본 발명은 당업종에 종사하는 자라면 충분히 이해할 수 있다.
전술한 구성으로 이루어지는 본 발명의 구체적인 실시예에 대한 작용 및 효과에 대하여 설명한다.
먼저, 게이트(10) 및 상기 게이트(10)의 양측벽에 스페이서(12)가 기 형성된 반도체 기판(14) 상에 질화막(16)을 100Å 정도의 두께로 형성시킨다.
여기서 상기 질화막(16)의 형성을 위한 공정은 반도체장치의 일반적인 질화막 형성공정의 수행으로 이루어진다.
그리고 상기 질화막(16)이 형성된 반도체 기판(14) 상에 포토레지스트(18)를 도포, 형성시켜 사진식각공정을 수행하여 소정의 영역의 질화막(16)이 노출되도록 한다.
이어서 상기 질화막(16)이 노출된 반도체 기판(14)에 이온주입을 이용하여 N형 불순물을 주입시킨다.
계속해서 상기 소정의 영역, 즉 포토레지스트(18)의 제거로 노출된 질화막(16)을 반응성이온식각을 이용하여 제거시킨다.
그리고 상기 사진식각공정으로 반도체 기판(10) 상에 잔류하는 포토레지스트(18)를 제거시킨 후, 상기 불순물이 주입된 영역 및 상기 포토레지스트(18)의 제거로 노출되는 질화막(16)이 형성된 영역을 포함하는 반도체 기판(14) 상에 산화막(20)을 800Å 정도의 두께로 형성시킨다.
여기서 상기 산화막(20)의 형성시 상기 질화막(16) 상에는 산화막(20)이 거의 형성되지 않고, 실시예에서는 20Å 미만의 두께로 형성된다.
이에 따라 20Å 미만의 두께로 형성되는 상기 산화막(20)은 후속공정에 아무런 영향을 끼치지 않는다.
그리고 상기 산화막(20)이 형성된 반도체 기판(14)의 소정의 영역 즉, 상기 질화막(16)이 형성되어 있는 영역의 반도체 기판(14)에 이온주입을 이용하여 P형 불순물을 주입시킨다.
여기서 본 발명은 상기 불순물의 주입시 상기 산화막(20)이 마스크의 역할을 수행한다.
계속해서 식각공정을 수행하여 상기 반도체 기판(14) 상에 잔류하는 질화막(16) 및 산화막(20)을 순차적으로 제거시킨다.
여기서 상기 질화막(16)은 건식식각공정을 수행하여 제거시킨다.
이러한 구성으로 이루어지는 본 발명은 상기 엘디디 구조로 형성되는 모오스 트랜지스터의 제조시 한 번의 사진식각공정의 수행으로 이루어진다.
즉, 상기 산화막(20)이 불순물주입공정시 마스크 역할을 수행하기 때문에 본 발명은 한 번의 사진식각공정의 수행으로 엘디디 구조로 형성되는 모오스 트랜지스터를 제조할 수 있다.
이에 따라 본 발명은 한 번의 사진식각공정을 수행하기 때문에 상기 사진식각공정의 수행시 정렬로 인한 불량을 억제할 수 있다.
또한 주문형 제품인 경우 수주에서 납기까지의 공정시간을 단축시킴으로써 제품의 경쟁력을 강화시킬 수 있다.
그리고 포토레지스트(18)의 사용을 억제할 수 있어 상기 포토레지스트(18)로 인한 환경문제에 능동적으로 대처할 수 있다.
따라서, 본 발명에 의하면 불량이 억제되고, 제품의 경쟁력이 향상되며, 환경문제에 능동적으로 대처하는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (10)
- 반도체 기판 상에 게이트(Gate)와 스페이서(Spacer)를 형성시키는 단계를 구비하는 반도체장치의 모오스 트랜지스터 제조방법에 있어서,(1) 상기 게이트 및 스페이서가 형성된 영역을 포함하는 반도체 기판 상에 질화막을 형성시키는 질화막형성단계;(2) 상기 질화막이 형성된 반도체 기판 상에 포토레지스트를 형성시켜 사진식각공정을 수행하는 사진식각공정단계;(3) 상기 (2)의 사진식각으로 포토레지스트가 제거된 영역에 불순물을 주입시키는 제 1 불순물주입단계;(4) 상기 (2)의 사진식각으로 포로레지스트가 제거된 영역의 질화막을 제거시키는 질화막제거단계;(5) 상기 (2)의 사진식각으로 소정의 영역의 질화막 상에 잔류하는 포토레지스트를 제거시키는 스트립(Strip)단계;(6) 상기 (5)의 스트립이 수행된 반도체 기판 상에 산화막을 형성시키는 산화막형성단계; 및(7) 상기 (6)의 수행으로 산화막이 형성된 반도체 기판의 소정의 영역에 불순물을 주입시키는 제 2 불순물주입단계;를 구비하여 이루어짐을 특징으로 하는 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 반도체 기판의 소정의 영역에 잔류하는 질화막을 제거시키는 제 1 식각단계; 및 산화막을 제거하는 제 2 식각단계를 더 구비하여 이루어짐을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (1)의 질화막은 90Å 내지 120Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (3)의 불순물주입은 이온주입으로 이루어짐을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (3)의 불순물주입으로 반도체 기판에 주입되는 불순물은 N형 불순물임을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (4)의 질화막의 제거는 반응성이온식각으로 이루어짐을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (6)의 산화막은 600Å 내지 1,000Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (7)의 불순물주입은 이온주입으로 이루어짐을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 (7)의 불순물주입으로 반도체 기판에 주입되는 불순물은 P형 불순물임을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 질화막의 제거는 건식식각으로 이루어짐을 특징으로 하는 상기 반도체장치의 모오스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020070A KR100420082B1 (ko) | 1997-05-22 | 1997-05-22 | 반도체장치의 모오스 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020070A KR100420082B1 (ko) | 1997-05-22 | 1997-05-22 | 반도체장치의 모오스 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980084310A KR19980084310A (ko) | 1998-12-05 |
| KR100420082B1 true KR100420082B1 (ko) | 2004-04-17 |
Family
ID=37323389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970020070A KR100420082B1 (ko) | 1997-05-22 | 1997-05-22 | 반도체장치의 모오스 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100420082B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920017268A (ko) * | 1991-02-27 | 1992-09-26 | 김광호 | 반도체 트랜지스터의 제조방법 및 그 구조 |
| KR930003423A (ko) * | 1991-07-18 | 1993-02-24 | 김광호 | 반도체 장치의 제조방법 |
| JPH0669439A (ja) * | 1992-08-22 | 1994-03-11 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| JPH08250602A (ja) * | 1995-03-13 | 1996-09-27 | Sony Corp | Ｃｍｏｓトランジスタ及びその作製方法 |
| US5610088A (en) * | 1995-03-16 | 1997-03-11 | Advanced Micro Devices, Inc. | Method of fabricating field effect transistors having lightly doped drain regions |
-
1997
- 1997-05-22 KR KR1019970020070A patent/KR100420082B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920017268A (ko) * | 1991-02-27 | 1992-09-26 | 김광호 | 반도체 트랜지스터의 제조방법 및 그 구조 |
| KR930003423A (ko) * | 1991-07-18 | 1993-02-24 | 김광호 | 반도체 장치의 제조방법 |
| JPH0669439A (ja) * | 1992-08-22 | 1994-03-11 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| JPH08250602A (ja) * | 1995-03-13 | 1996-09-27 | Sony Corp | Ｃｍｏｓトランジスタ及びその作製方法 |
| US5610088A (en) * | 1995-03-16 | 1997-03-11 | Advanced Micro Devices, Inc. | Method of fabricating field effect transistors having lightly doped drain regions |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980084310A (ko) | 1998-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7067365B1 (en) | High-voltage metal-oxide-semiconductor devices and method of making the same | |
| JPH0992830A (ja) | トランジスタの製造方法 | |
| KR100420082B1 (ko) | 반도체장치의 모오스 트랜지스터 제조방법 | |
| US6297112B1 (en) | Method of forming a MOS transistor | |
| JPH04188762A (ja) | 半導体装置の製造方法 | |
| KR960000228B1 (ko) | 포토 레지스트를 이용한 엘디디(ldd) 구조 형성 공정 | |
| KR100244413B1 (ko) | 반도체소자의소오스/드레인형성방법 | |
| JP3196980B2 (ja) | 半導体装置の製造方法 | |
| KR100303914B1 (ko) | 반도체장치의제조방법 | |
| KR19980084309A (ko) | 반도체장치의 모오스 트랜지스터 제조방법 | |
| KR100476877B1 (ko) | 반도체장치의트랜지스터제조방법 | |
| KR100379543B1 (ko) | 반도체 소자의 제조방법 | |
| JPS62190862A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980058454A (ko) | 반도체 소자의 제조방법 | |
| JP2000188396A (ja) | 半導体装置の製造方法 | |
| KR100260042B1 (ko) | 트랜지스터제조방법 | |
| KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
| KR0165415B1 (ko) | 시모스 반도체 장치의 제조방법 | |
| KR101004813B1 (ko) | 트랜지스터 제조 방법 | |
| KR100225383B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100280800B1 (ko) | 반도체 소자의 접합 영역 형성 방법 | |
| KR20030049352A (ko) | 반도체 소자의 제조 방법 | |
| KR20000050587A (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| KR20020017725A (ko) | 고전압 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070125 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |