JPH04188762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04188762A JPH04188762A JP2319643A JP31964390A JPH04188762A JP H04188762 A JPH04188762 A JP H04188762A JP 2319643 A JP2319643 A JP 2319643A JP 31964390 A JP31964390 A JP 31964390A JP H04188762 A JPH04188762 A JP H04188762A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関するものである。
第２図は、従来の半導体装置の製造方法を示す工程断面
図で１Ｌここではアイランド及びフィールド形成後、ト
ランジスタのしきい値を制御するチャネルドープ注入よ
シ説明する。第２図において、（１）はＮｃｈ トラン
ジスタを形成するＰウェル領域、（２）はＰｃｈ ）ラ
ンジスタを形成するＮウェル領域、（３）は素子分離の
ためのフィールド酸化膜、（４）はポリシリコン膜、（
５）はゲート電極としてのシリサイド膜、（６ａ）はＮ
ＭＯＳ部、（６ｂ）はＰＭＯＳ部のゲート電極を形成す
るためのレジスト膜、（７）はＮｃｈ Ｔｒのソースド
レイン領域を形成するためにＰｃｈ Ｔｒ部をマスクす
るレジスト、（８）はＰｃｈＴｒのソースドレイン領域
を形成するためにＮｃｈ Ｔｒ部をマスクするレジスト
、（９）はＮｃｈＴｒンースドレイン領域、ＱｌはＰｃ
ｈ Ｔｒソースドレイン領域である。
図で１Ｌここではアイランド及びフィールド形成後、ト
ランジスタのしきい値を制御するチャネルドープ注入よ
シ説明する。第２図において、（１）はＮｃｈ トラン
ジスタを形成するＰウェル領域、（２）はＰｃｈ ）ラ
ンジスタを形成するＮウェル領域、（３）は素子分離の
ためのフィールド酸化膜、（４）はポリシリコン膜、（
５）はゲート電極としてのシリサイド膜、（６ａ）はＮ
ＭＯＳ部、（６ｂ）はＰＭＯＳ部のゲート電極を形成す
るためのレジスト膜、（７）はＮｃｈ Ｔｒのソースド
レイン領域を形成するためにＰｃｈ Ｔｒ部をマスクす
るレジスト、（８）はＰｃｈＴｒのソースドレイン領域
を形成するためにＮｃｈ Ｔｒ部をマスクするレジスト
、（９）はＮｃｈＴｒンースドレイン領域、ＱｌはＰｃ
ｈ Ｔｒソースドレイン領域である。
次に動作について説明する。まず、 Ｔｒのｖ？Ｂ 全
制御するために、Ｂなどの酸化膜（３）ｉＮＭＯＳ部（
１）及びＰＭＯ８部（２）の全面に注入する。（第２図
（Ｉ！Ｌ））ココではＮＭＯＳ，ＰＭＯＳ部に、各々異
なるイオン種を注入しても構わない。次にゲート醒化膜
（３）を形成し、更にポリシリコン（４）などをデボし
、ゲート電極となるシリサイド膜（５）をスパッタなど
の方法を用い成膜する。写真製版処理によりＮＭＯＳ部
（１）（−Ｐウェル上）、２Ｍ０８部（２） （Ｎウェ
ル上）に所望のゲート巾のレジスト膜（６ａ）。
制御するために、Ｂなどの酸化膜（３）ｉＮＭＯＳ部（
１）及びＰＭＯ８部（２）の全面に注入する。（第２図
（Ｉ！Ｌ））ココではＮＭＯＳ，ＰＭＯＳ部に、各々異
なるイオン種を注入しても構わない。次にゲート醒化膜
（３）を形成し、更にポリシリコン（４）などをデボし
、ゲート電極となるシリサイド膜（５）をスパッタなど
の方法を用い成膜する。写真製版処理によりＮＭＯＳ部
（１）（−Ｐウェル上）、２Ｍ０８部（２） （Ｎウェ
ル上）に所望のゲート巾のレジスト膜（６ａ）。
（６ｂ）を形成し、（第２図（ｂ））ドライエツチング
によシリサイド膜及びポリシリコン膜をエツチングしゲ
ート電極を形成する。ゲート電極形成後、ＮＭＯＳ部の
ソースドレインを形成するために２Ｍ０８部を写真製版
処理によ）レジスト膜（７）でマスクし、Ｐ、Ａｓなど
を注入する。（第２図（Ｃ））次にＰＭＯ８部のソース
ドレイン（９）を形成するためにＮＭＯＳ部ンースドレ
イン形成工程と同様に写真製版処理を経て、ＮＭＯＳ部
をレジスト膜（８）でマスクし、Ｂなどを注入し、２Ｍ
０８部のソースドレイン領域αＱを形成する。（第２図
（ｄ））以上の工程の後、熱処理を行い、ソースドレイ
ン拡散を行う。以下層間絶縁膜デボ、コンタク）、ＡＬ
配線工程を経て、 Ｔｒを形成する。
によシリサイド膜及びポリシリコン膜をエツチングしゲ
ート電極を形成する。ゲート電極形成後、ＮＭＯＳ部の
ソースドレインを形成するために２Ｍ０８部を写真製版
処理によ）レジスト膜（７）でマスクし、Ｐ、Ａｓなど
を注入する。（第２図（Ｃ））次にＰＭＯ８部のソース
ドレイン（９）を形成するためにＮＭＯＳ部ンースドレ
イン形成工程と同様に写真製版処理を経て、ＮＭＯＳ部
をレジスト膜（８）でマスクし、Ｂなどを注入し、２Ｍ
０８部のソースドレイン領域αＱを形成する。（第２図
（ｄ））以上の工程の後、熱処理を行い、ソースドレイ
ン拡散を行う。以下層間絶縁膜デボ、コンタク）、ＡＬ
配線工程を経て、 Ｔｒを形成する。
ＬＤＤ＠造のＴｒを形成時は、ゲート電極形成後、Ｎ−
ンースドレイン注入、Ｐ−ソースドレイン注入を経て、
酸化膜をデポし、異方性エツチングにより、サイドウオ
ールを形成し、Ｎ＋ソースドレイン注入、Ｐ＋ソースド
レイン注入を行う。これらは全てのＴｒに適用される。
ンースドレイン注入、Ｐ−ソースドレイン注入を経て、
酸化膜をデポし、異方性エツチングにより、サイドウオ
ールを形成し、Ｎ＋ソースドレイン注入、Ｐ＋ソースド
レイン注入を行う。これらは全てのＴｒに適用される。
従来の半導体装置の製造方法は、以上のように行なわれ
ており、ＮＭＯＢ部、２Ｍ０８部のゲート電極を同時に
形成するので、ソースドレイン形成を別々に行なわなけ
ればならず工程数が増えると共に、 Ｌ Ｄ ＤＱ 造
Ｔｒの形成時には、全てのＴｒにサイドウオールスペー
サである酸化膜を形成するため、パターン密度が制限さ
れるなどの間開点があった。
ており、ＮＭＯＢ部、２Ｍ０８部のゲート電極を同時に
形成するので、ソースドレイン形成を別々に行なわなけ
ればならず工程数が増えると共に、 Ｌ Ｄ ＤＱ 造
Ｔｒの形成時には、全てのＴｒにサイドウオールスペー
サである酸化膜を形成するため、パターン密度が制限さ
れるなどの間開点があった。
本発明は上記のような問題点を解消するためになされた
もので、ＮＭＯ３部、２Ｍ０８部をゲート形成、ソース
ドレイン注入を別々に行うことによシ工程が削減され、
又、ＬＤＤｑ造を有するＴｒとＬＤＤＪ造を有しないＴ
ｒを個別に作製する半導体装置の製造方法を得ることを
目的とする。
もので、ＮＭＯ３部、２Ｍ０８部をゲート形成、ソース
ドレイン注入を別々に行うことによシ工程が削減され、
又、ＬＤＤｑ造を有するＴｒとＬＤＤＪ造を有しないＴ
ｒを個別に作製する半導体装置の製造方法を得ることを
目的とする。
本発明に係る半導体装置の製造方法は、ＮＭＯＳ部と２
Ｍ０８部のゲート電極の形成をそれぞれ別々に行い、ソ
ースドレイン注入を同時に行うようにしたものである。
Ｍ０８部のゲート電極の形成をそれぞれ別々に行い、ソ
ースドレイン注入を同時に行うようにしたものである。
本発明における半導体装置のＩＢ造方法は、ゲート電極
写真製版ソースドレイン注入の工程において、ＮＭＯＳ
部、ＰＭＯＢ部のゲート電極写真製版を別々に行い同時
にソースドレイン注入を行うことにより、写真゛製版工
程が削減される。
写真製版ソースドレイン注入の工程において、ＮＭＯＳ
部、ＰＭＯＢ部のゲート電極写真製版を別々に行い同時
にソースドレイン注入を行うことにより、写真゛製版工
程が削減される。
以下１本発明の一実施例を図について説明する。
第１図において、（１）はＮｃｈ ）ランジスタを形成
するＰウェル領域、（２）はＰＣｈトランジスタを形成
するＮウェル領域、（３）は素子分離のためのフィール
ド酸化膜、（４）はポリシリコン膜、（５）はゲート電
極としてのシリサイド膜、（６）ＲＮＭＯＳ部のゲート
電極を形成すると同時に２Ｍ０８部をマスクするための
レジスト膜、（７）は２Ｍ０８部のゲート電極を形成す
ると同時にＮＭＯＳ部をマスクするためのレジストＩｌ
ｌ 、 （８）はＮｃｈ Ｔｒのソースドレイン領域、
（９）はＰｃｈＴｒのソースドレイン領域である。
するＰウェル領域、（２）はＰＣｈトランジスタを形成
するＮウェル領域、（３）は素子分離のためのフィール
ド酸化膜、（４）はポリシリコン膜、（５）はゲート電
極としてのシリサイド膜、（６）ＲＮＭＯＳ部のゲート
電極を形成すると同時に２Ｍ０８部をマスクするための
レジスト膜、（７）は２Ｍ０８部のゲート電極を形成す
ると同時にＮＭＯＳ部をマスクするためのレジストＩｌ
ｌ 、 （８）はＮｃｈ Ｔｒのソースドレイン領域、
（９）はＰｃｈＴｒのソースドレイン領域である。
次に動作について説明する。ゲートの写真製版に至るま
でに、ポリシリコン膜（４）、シリサイド膜（５）の成
膜は従来の方法と同様である。シリサイド膜（５）をス
パッタなどで成膜した後、ゲートの写真製版を行うが、
ここでは、まず例えば、ＮＭＯＳ部のゲートのみ写真製
版を行い２Ｍ０８部については、レジストにマスクする
。次に（６）をマスクとしてシリサイド膜（５）、ポリ
シリコン膜（４）をドライエツチングなどの方法により
、エツーングし、ＮＭＯＳ部のゲート電極を形成する。
でに、ポリシリコン膜（４）、シリサイド膜（５）の成
膜は従来の方法と同様である。シリサイド膜（５）をス
パッタなどで成膜した後、ゲートの写真製版を行うが、
ここでは、まず例えば、ＮＭＯＳ部のゲートのみ写真製
版を行い２Ｍ０８部については、レジストにマスクする
。次に（６）をマスクとしてシリサイド膜（５）、ポリ
シリコン膜（４）をドライエツチングなどの方法により
、エツーングし、ＮＭＯＳ部のゲート電極を形成する。
その後、ＮＭＯＳ部のソースドレイン領域を形成するた
めレジスト膜（６）を除去することな（、Ｐ−？Ａ５１
などを注入しソースドレイン領域を形成する。（第１図
（ｂ））以上の工程を経てレジスト膜（６）を除去し１
次に２Ｍ０８部のゲートのみ写真製版を行い、ＮＭＯＢ
部はレジストにてマスクする。更に％ＰＭＯ６部のソー
スドレイン領域を形成するため、レジスト膜（７）を除
去することな（、Ｂなどを注入し、ソースドレイン領域
を形成する。（第１図（Ｃ））係る工程を終えた後、熱
処理を行いソースドレイン領域を拡散させる。以降の工
程は従来方法と同様である０ ＬＤＤ構造を有するＴｒ （例えばＮＭＯＳ ）を任意
に形成する場合、ＮＭＯＳ部のゲート写真製版後、Ｐ注
入した後、酸化膜をデボし全面異方性エツチングを行う
従来のサイドフォール形成方法によシサイドウォールを
形成し、ＡＭなどを注入することにより、ＮＭＯＳ部の
みＬＤＤ構造のＴｒを有することが可能となる。
めレジスト膜（６）を除去することな（、Ｐ−？Ａ５１
などを注入しソースドレイン領域を形成する。（第１図
（ｂ））以上の工程を経てレジスト膜（６）を除去し１
次に２Ｍ０８部のゲートのみ写真製版を行い、ＮＭＯＢ
部はレジストにてマスクする。更に％ＰＭＯ６部のソー
スドレイン領域を形成するため、レジスト膜（７）を除
去することな（、Ｂなどを注入し、ソースドレイン領域
を形成する。（第１図（Ｃ））係る工程を終えた後、熱
処理を行いソースドレイン領域を拡散させる。以降の工
程は従来方法と同様である０ ＬＤＤ構造を有するＴｒ （例えばＮＭＯＳ ）を任意
に形成する場合、ＮＭＯＳ部のゲート写真製版後、Ｐ注
入した後、酸化膜をデボし全面異方性エツチングを行う
従来のサイドフォール形成方法によシサイドウォールを
形成し、ＡＭなどを注入することにより、ＮＭＯＳ部の
みＬＤＤ構造のＴｒを有することが可能となる。
すなわち、１回目のソースドレイン注入を行った後、酸
化膜などを成膜、エツチングすることによＦ）、ＬＤＤ
ｑ造のトランジスタを何れか一方にのみ形成することが
可能である。
化膜などを成膜、エツチングすることによＦ）、ＬＤＤ
ｑ造のトランジスタを何れか一方にのみ形成することが
可能である。
以上のように本発明によれば、ＮＭＯＳ部のゲート電極
の写真製版を行った後、ＮＭＯＳ部のソースドレイン注
入を行い、次にＰＭＯ８部のゲート電極の写真製版を行
った後、ＰＭＯ８部のソースドレイン注入を行うので、
従来のＮＭＯＳ部とＰＭＯ８部を同時にゲート電極写真
製版処理し。
の写真製版を行った後、ＮＭＯＳ部のソースドレイン注
入を行い、次にＰＭＯ８部のゲート電極の写真製版を行
った後、ＰＭＯ８部のソースドレイン注入を行うので、
従来のＮＭＯＳ部とＰＭＯ８部を同時にゲート電極写真
製版処理し。
エツチング後、更にＮＭＯＳ部、ＰＭＯ８部のソースド
レイン注入を２回の写真製版を経て行う方法に比べ、写
真製版工程を削減することが可能となる。又、ＬＤＤ４
１Ｉ造を有するトランジスタの形成において、同一チッ
プ内にＬＤＤ構造を有しないトランジスタの形成が可能
と々る。
レイン注入を２回の写真製版を経て行う方法に比べ、写
真製版工程を削減することが可能となる。又、ＬＤＤ４
１Ｉ造を有するトランジスタの形成において、同一チッ
プ内にＬＤＤ構造を有しないトランジスタの形成が可能
と々る。
第１図（、）〜（Ｃ）は本発明の一実施例による半導体
装置の製造方法を示す工程断面図、第２図（ａ）〜（Ｑ
は従来の半導体装置の製造方法による工程断面図である
。 図において、（１）はＰウェル領域、（２）はＮウェル
領域、（３）はフィールド酸化膜、（４）はポリシリコ
ン膜、（５）はシリサイド膜、（６）はレジスト膜、（
７）はレジスト膜、（８）はソース・ドレイン領域、（
９）はソース・ドレイン領域である。 なお１図中、同一符号は同一、又は相当部分を示す。
装置の製造方法を示す工程断面図、第２図（ａ）〜（Ｑ
は従来の半導体装置の製造方法による工程断面図である
。 図において、（１）はＰウェル領域、（２）はＮウェル
領域、（３）はフィールド酸化膜、（４）はポリシリコ
ン膜、（５）はシリサイド膜、（６）はレジスト膜、（
７）はレジスト膜、（８）はソース・ドレイン領域、（
９）はソース・ドレイン領域である。 なお１図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体基板上にＮＭＯＳ部とＰＭＯＳ部を有するＣＭ
ＯＳ形トランジスタの半導体装置の製造方法において、
ＮＭＯＳ部又はＰＭＯＳ部の何れか一方のゲート写真製
版のみを行つた後ソースドレイン注入を行い、次に前記
他方のＮＭＯＳ部又はＰＭＯＳ部のゲート写真製版を行
つた後ソースドレイン注入を行うことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319643A JPH04188762A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319643A JPH04188762A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188762A true JPH04188762A (ja) | 1992-07-07 |
Family
ID=18112591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319643A Pending JPH04188762A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188762A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244967B1 (ko) * | 1996-12-26 | 2000-02-15 | 김영환 | 듀얼 게이트(dual-gate)의 반도체 장치 제조방법 |
| US7868411B2 (en) | 2007-05-08 | 2011-01-11 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
| US8053305B2 (en) | 2009-08-28 | 2011-11-08 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
-
1990
- 1990-11-21 JP JP2319643A patent/JPH04188762A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244967B1 (ko) * | 1996-12-26 | 2000-02-15 | 김영환 | 듀얼 게이트(dual-gate)의 반도체 장치 제조방법 |
| US7868411B2 (en) | 2007-05-08 | 2011-01-11 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
| US8053305B2 (en) | 2009-08-28 | 2011-11-08 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
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