KR100416919B1

KR100416919B1 - 메모리디바이스의메모리셀억세스방법및억세스회로

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Publication number: KR100416919B1
Application number: KR1019960018860A
Authority: KR
Inventors: 씨. 파리스 미카엘; 비. 버틀러 더글라스; 씨. 하르디 킴
Original assignee: 니폰 펀더리 가부시키가이샤; 유나이티드 메모리스 인코포레이티드
Priority date: 1995-05-31
Filing date: 1996-05-30
Publication date: 2004-04-28
Also published as: KR960042367A; US5680362A; DE69532376T2; DE69532376D1; EP0745998A1; JP3914283B2; JPH08339698A; EP0745998B1

Abstract

본 발명은, 신호의 전압레벨이나 온도를 높게 하지 아니하고, 메모리디바이스의 메모리셀을 높은 속도로 스트레스가능하게 하는 메모리디바이스의 메모리셀액세스방법 및 액세스회로를 제공하는 것을 목적으로 한다. 어드레싱회로는 어드레스버퍼(14), 행프리디코더(16) 및 행디코더(18)을 가진다. 이 어드레싱회로에 의하여 메모리어레이(12)의 복수의 메모리셀의 소정의 행을 어드레스선택신호에 응하여 어드레스함과 동시에, 번인모드신호발생기(22)로부터 번인모드신호가 출력되는 때에는, 어드레스되는 메모리셀들의 행을 적어도 하나 증가시킨다.

Description

메모리디바이스의 메모리셀 액세스방법 및 액세스회로{Circuit and method for accessing momory cells of a memory device}

본 발명은 메모리디바이스의 메모리셀 액세스방법 및 액세스회로에 관한 것이다.

디지털메모리디바이스는, 여러 종류의 디지털회로에 이용되고 있다. 이들 메모리디바이스에 의하여, 디지털회로의 동작시에 액세스되는 디지털데이터의 저장이 가능하게 된다. 메모리디바이스를 구비한 다지탈회로의 예로서 컴퓨터를 들 수 있다.

많은 종래의 컴퓨터에 있어서는, 대량의 데이터의 저장을 가능하게 하는 메모리디바이스를 구비하고 있다. 그리고, 컴퓨터의 동작시에, 이들 데이터는 액세스를 받게 된다. 랜덤액세스메모리디바이스는, 디지털회로에서 자주 사용되는 메모리디바이스의 한 종류이다. 랜덤액세스 메모리디바이스에는, 디지털데이터의 비트데이터를 저장하기 위한 메모리셀들이 포함되어 있다. 메모리셀들에 있어서는, 어느 셀도 어드레스가능하고, 따라서 다른 메모리셀과는 독립적으로 액세스된다. 한편, 시리얼액세스메모리의 메모리셀들은 순차액세스를 행할 필요가 있다.

랜덤액세스메모리디바이스에는 리드온리메모리(ROM), 읽기/쓰기메모리(RAM)가 포함된다. ROM 및 RAM의 어느 쪽에도 스태틱로드, 싱크로너스, 어싱크로너스의 각종의 메모리디바이스가 포함된다. 싱크로너스RAM 또는 싱크로너스ROM에서는 메모리동작을 가능하게 하기 위하여 클럭에지가 필요하지만, 어싱크로너스RAM에서는 어드레스의 변화를 인식하여, 이와 같은 어드레스변화 후에 새로운 데이터를 출력한다.

RAM의 메모리셀은, 또한, 스태틱메모리구조와 다이나믹메모리구조로 나눌 수 있다. 스태틱메모리구조는, 몇 개의 래치저장형태가 사용되는 한편, 다이나믹메모리구조에 있어서는, 커패시터로의 전하의 다이나믹저장형태가 몇 가지 사용되고 있다.

다이나믹램(DRAM)은, 각종 디지털디바이스들에서 상업적으로 널리 사용되고 있다. DRAM은 액세스속도가 비교적 고속이고, 따라서 데이터를 고속으로 검색할 필요가 있는 디지털회로에 특히 적합하다.

다른 메모리디바이스 뿐만 아니라, DRAM도 또한, 메모리셀이 적절히 동작하는 것을 확인하기 위하여, 그 제조 후에 초기시험이 행하여진다. 이 초기시험기간은, 번인(burn-in)기간이라고 불려지는 경우가 있다. 이 번인기간에 있어서는, 메모리디바이스의 메모리셀의 어드레스 및 스트레스가 이루어진다. 디바이스의 어드레스 및 스트레스를 행함으로써 메모리셀에 이상이 없음을 확인한다. 통상, 메모리셀에 이상이 없는 것을 확인하기 위해, 메모리셀을 여러 번 스트레스한다.

기술의 향상에 따라, 메모리디바이스의 저장용량은 커지고 있다. 그러나, 이와 같은 대용량의 메모리디바이스의 제조 후의 번인시험에서는, 시험중의 메모리디바이스의 메모리셀들의 어드레스 및 스트레스가 메모리셀들의 증가분에 대응하여 어드레스 및 스트레스시간을 더 필요로 하게 된다. 따라서 시험기간도 길어지게 된다.

메모리디바이스중의 메모리셀수가 증가됨에 따라, 이상이 있는 메모리셀들의 수도 그 증가분에 상당하는 만큼 늘어가고 있다. 또한, 메모리셀의 물리적 치수가 작아짐에 따라, 메모리셀에 물리적 결함이 있으면, 그 결함이 작더라도 메모리셀이 정상동작을 하지 않게 되어 버린다.

번인기간을 길게 함으로써, 각 메모리셀의 어드레스 및 스트레스에 의한 결함을 검출하는 것이 가능하다. 그러나, 번인기간을 길게하면, 테스트프로세스에서의 메모리디바이스의 처리량(throughput)이 감소되어 버린다.

메모리셀을 적절하게 스트레스하기 위해 필요한 시간을 감소시키기 위해서, 메모리셀의 스트레스시에 메모리디바이스의 온도를 높게 하는 시도가 행해지고 있다. 마찬가지로, 메모리셀에 걸리는 신호의 전압레벨을 높게 하여, 메모리셀을 적절히 스트레스하는 데 필요한 시간을 감소시키는 시도가 행해지고 있다.

그러나, 온도나 전압을 높게 하면, 메모리디바이스의 그 밖의 이상(異常), 즉, 메모리디바이스 자체의 결함에 의한 것은 아닌 이상을 검출해버릴 우려가 있다. 즉, 전압이나 온도를 높게 하면, 메모리셀의 결함이 아닌 전압이나 온도가 높은 것을 나타내는 이상이 검출되어 버린다.

따라서, 메모리디바이스에 걸리는 신호의 전압레벨이나 온도를 높게하지 않으면서 메모리디바이스의 메모리셀을 높은 속도로 스트레스가능하게 하는 수법이 기대되고 있다.

본 발명은, 상술한 과제를 해결하기 위해, 행렬배치된 복수의 메모리셀의 소정의 행을 어드레스선택신호에 응하여 어드레스하는 수단과, 상기 어드레스선택신호에 더하여 번인모드신호가 공급될 때에, 어드레스된 메모리셀들의 행을 적어도 하나 증가시키는 수단을 구비하는 메모리디바이스의 메모리셀액세스방법을 제공한다.

또한, 본 발명은, 행렬배치된 복수의 메모리셀을 가지는 메모리셀 어레이와,번인모드신호를 출력하는 번인모드신호발생기와, 어드레스선택신호가 공급되고, 이 어드레스선택신호에 응하여 상기 메모리어레이의 메모리셀들의 소정의 행을 어드레스함과 동시에, 상기 번인모드 신호발생기로부터 번인모드신호가 출력된 때는, 어드레스되는 행을 적어도 하나 증가시키는 어드레싱회로를 구비한 메모리디바이스의 메모리셀액세스회로를 제공한다.

발명의 실시형태

이하, 첨부 도면을 참조하여 본 발명에 따른 메모리디바이스의 메모리셀액세스방법 및 액세스회로의 실시형태를 상세히 설명한다.

제1도는, 본 발명의 실시형태에 따른 메모리디바이스(10)를 보여준다. 이 메모리디바이스(10)는 다이나믹랜덤액세스메모리(DRAM)이고, 행렬배치된 복수의 메모리셀에 의해 구성된 메모리어레이(12)를 포함한다. 또한, 도시된 메모리디바이스(10)는 DRAM을 구성하지만, 기타 메모리디바이스를 나타내는 것도 가능하고, 본 발명의 가르침은 기타 메모리디바이스에도 적용 가능하다.

메모리디바이스(10)는, 또한 어드레싱회로와 번인모드신호발생기(22)를 가진다. 어드레싱회로는, 어드레스버퍼(14), 행(行)프리디코드(16), 행디코더(18)를 가진다.

어드레스버퍼(14)는 어드레스선택라인들(24)로부터 어드레스선택신호들을 받도록 결합되어 있다. 이 어드레스선택신호들은 이진(binary)신호들이고, A0∼A9로 표시되며, 어드레스버퍼(14)에서 사용된다.

어드레스선택신호들(A0∼A9)은, 메모리디바이스(10)의 메모리사이즈가 4메가비트일 때에 사용된다. 메모리사이즈의 값이 다를 경우에는, 사용되는 어드레스선택신호들의 갯수도 달라진다. 어드레스선택신호들의 값들에 의하여, 메모리의 메모리셀들 중의 어느 행 및 열이 어드레스되는가가 결정된다.

어드레스버퍼(14)는, 라인들(24)을 통하여 입력되는 어드레스선택신호들의 값들을 변환하여, 메모리디바이스(10)의 구성요소에 의해 사용될 수 있는 형태가 되게 하고, 또, 어드레스선택신호들의 값들을 래치하도록 동작한다. 어드레스버퍼(14)는, 행어드레스선택신호의 반전신호(이하, /RAS신호라 기재한다)를 받는다. /RAS신호가 라인(26)상에 생성되면, 어드레스버퍼(14)는, 라인들(24)상에 생성된 어드레스선택신호들의 값들을 래치한다.

어드레스버퍼(14)는 래치된 신호들을, 행프리디코더(16)에 연결된 라인들(28)상에 생성한다. 행프리디코더(16)는, 라인들(24)상에 생성된 어드레스선택신호들이 취할 수 있는 값들의 수에 대응하는 수의 프리디코더 엘리먼트들을 가진다. 특정 값의 어드레스선택신호가 라인들(24)에 생성되면, 행프리디코더(16)의 프리디코더 엘리먼트들 중의 하나로부터, 행디코더(18)에 접속된 라인(32)중의 하나의 라인에 신호를 생성한다. 행디코더(18)는, 메모리어레이(12)의 선택된 행의 메모리셀들에 어드레스를 행하기 위해, 워드라인들(34)상에 신호들을 생성한다.

번인모드신호발생기(22)는, 번인모드 또는 테스트모드신호를, 행프리디코더(16)의 프리디코더 엘리먼트들에 접속된 라인(36)상에 생성한다. 이 번인모드신호발생기(22)는, 특정의 순서로 이 발생기(22)에 신호가 공급되면, 그것에 응답하여 번인모드신호를 생성한다.

특히, 번인모드신호발생기(22)는 상술한 /RAS신호와 함께, 열(列)어드레스신호의 반전신호(이하, /CAS신호로 기재한다) 및 쓰기인에이블신호의 반전신호(이하, /WE신호로 기재한다)를 수신하도록 접속되어 있다. 번인모드신호발생기(22)는, 더욱이 어드레스선택신호들 중의 선택된 여러 개를 받도록 접속되어 있고, 여기서 어드레스선택신호는, A5, A6, A7이다. /RAS신호, /CAS신호, /WE신호는, 모두 JEDEC(Joint Electric Device Engineering Council)규격에 의해 정의되고, 널리 알려진 것이다.

제2도 내지 제6도는 DRAM에 입력되는 /RAS, /CAS 및 /WE신호들의 관계를 나타낸다. 신호발생기(22)로 /RAS, /CAS, /WE신호가 특정의 순으로 주어지면, 신호발생기(22)는, 번인모드신호를 생성한다. 번인모드신호가 생성되어 행프리디코더(16)에 주어지면, 행프리디코더(16)에서는, 행선택신호를 라인(32)에 생성하는 프리디코더 엘리먼트가 적어도 하나 증가한다. 이어서 , 워드라인(34)에 신호를 생성하는 행디코더(18)가 적어도 하나 증가한다. 워드라인(34)중의 적어도 하나에 신호가 추가 생성됨으로써, 메모리어레이(12)에서 어드레스되는 메모리셀들의 행이 추가되고, 따라서 어드레스되는 행들의 수가 증가한다. 메모리셀들의 행이 어드레스되면, 어드레스된 메모리셀들에 전류가 가해진다. 즉, "스트레스"된다. 따라서, 번인모드신호가 생성되어, 어드레스되는 메모리셀들의 행이 적어도 하나 증가하면, 소정 기간 중에 스트레스되는 메모리셀들의 수가 증가한다.

또한, 라인(24)상의 어드레스선택신호와 번인모드신호를 적절하게 생성함으로써, 번인기간 중에, 메모리어레이(12)의 모든 행들의 메모리셀들을 어드레스 및스트레스하는 것이 가능하고, 메모리어레이(12)의 메모리셀들이 적절하게 동작하는 것이 보증된다.

그리고, 번인모드신호가 생성될 때, 어드레스되는 메모리셀들의 행이 적어도 하나 증가함으로써 , 메모리어레이의 모든 메모리셀들의 어드레스 및 스트레스에 필요한 시간이 단축된다.

메모리디바이스(10)를 형성하는 DRAM에 입력되는 /RAS, /CAS, /WE신호간의 타이밍관계에 의하여, 여러 가지의 동작모드로 메모리디바이스가 동작하게 된다. 이 타이밍관계는, 상술한 JEDEC규격에 의해 정해져 있다.

제2도에서, 각 파형은, 메모리디바이스(10)의 통상동작 시의 /RAS, /CAS, /WE신호의 생성을 보여주고 있다. 이때의 /RAS신호는, /CAS신호에 앞서 생성되고 /WE신호는 "무관계(don't care)"라고 하는 논리상태를 가진다. 메모리디바이스의 통상의 동작 중에, 메모리어레이(12)의 메모리셀들의 행들은, 라인들(24)에 생성되는 어드레스선택신호들의 값들에만 응답하여 어드레스된다.

제3도에 도시된 각 파형은, /RAS신호에 앞서 생성되는 /CAS신호의 생성을 보여주고 있다. 이하, /RAS신호에 앞서 /CAS신호가 생성되는 것을, CBR(CBR: /CAS Before /RAS)이라 기재한다. /RAS신호에 앞서 /CAS신호가 생성되면, 메모리어레이(12)의 메모리셀들은, 종래 방법에 따라 리프레시된다.

제4도에 도시된 파형은, /WE, /CAS, /RAS신호들이 차례로 입력되고 있는 상태를 나타내고, 메모리디바이스(10)에 이 신호들이 입력되면, 특별 테스트모드가 생성된다. 특히, /WE, /CAS, /RAS의 각 신호 및 선택된 어드레스선택신호가 도시된순서, 즉, /WE신호는 /CAS신호에 앞서 생성되고, /CAS신호는 /RAS신호의 생성에 앞서 생성되는 순으로 번인모드신호발생기(22)에 입력되면, 신호발생기(22)는, 번인모드신호를 생성한다. 상술한 JEDEC규격에서는, /WE, /CAS, /RAS의 각 신호가 도시된 순서로 생성되면, 사용자정의모드로 동작이 가능하게 되어 있다. 사용자정의모드는, 메모리디바이스(10)에 입력되며 도면에서는 /ADD신호로써 표시된 선택된 어드레스선택신호들의 값들에 의해 정해진다. /WE, /CAS, /RAS의 각 신호가 도시된 순으로 생성되면, ADD신호의 값에 의해 정해지는 사용자정의모드로 들어간다.

제5도는, 어드레스선택신호 A5, A6, A7로서 생성되는 신호들의 값들의 조합을 나타내고, 이것들이 함께 메모리디바이스(10)에 제4도에 도시된 /ADD와 같이 입력되면, 번인모드신호발생기(22)에서 번인모드신호가 생성된다. 이 발생기(22)의 기타 상세한 것은, 이하의 제13도에 도시되어 있다. 도시된 순서 및 값으로 신호가 생성되면, 메모리디바이스(10)의 신호발생기(22)는, 번인모드신호를 생성하고, 이 신호는 행프리디코더(16)에 입력된다.

따라서, 도시된 순서 및 값으로 신호가 생성되면, 메모리셀들의 행이 적어도 하나 더 어드레스 및 스트레스된다. 번인모드 이외의 기간에서의 메모리디바이스(10)의 시험 중에, /WE, /CAS 및 /RAS신호들을 어드레스선택신호들과 함께 사용하면, 메모리어레이(12)의 메모리셀들이 스트레스되고 결함의 유무가 검출된다.

상술한 바와 같이, 제1도의 메모리디바이스(10)는, DRAM으로 구성되어 있지만, 그 외의 메모리디바이스도 마찬가지로 사용가능하다. 예를 들면, SDRAM은 번인모드신호발생기(22)에 입력되는 신호들과 /RAS신호가 어드레스버퍼(14)에 입력되는 점을 제외하면, 상술한 메모리디바이스(10)의 구성과 같은 구성을 가진다.

/WE, /CAS 및 /RAS신호들은, SDRAM에서는 사용될 수 없다. 대신에, 어드레스선택신호 A0∼A9(4메가SDRAM의 경우)가 번인모드신호발생기(22)에 입력된다.

JEDEC에 의해 정해진 규격에 의하면, 어드레스선택신호(A7)의 논리값이 "1"일 때, 사용자정의기능이 생성 가능하게 된다. 따라서, 본 발명의 일 실시형태에서는, 메모리디바이스(10)가 SDRAM에 의해 구성되어 있는 경우, 논리값이 "1"인 어드레스선택신호(A7)의 생성에 의하여, 메모리디바이스(10)는 디바이스테스트모드로 된다. 그 외의 어드레스선택신호들의 값들은, 번인로드신호발생기(22)가 번인모드신호를 생성하게 한다.

일단, 번인모드에 들어가 번인모드처리가 종료하거나, 또는 번인모드로부터 빠져나갈 필요가 있으면, 메모리디바이스(10)에 입력되는 신호에 의하여, 디바이스에서 번인모드가 종료된다.

메모리디바이스(10)가 DRAM으로 구성되어 있는 경우, 번인모드로부터 빠져나가기 위한 순서가 정의된다. 제6도는, 번인모드신호의 생성을 종료시키기 위한 번인모드신호발생기(22)로의 신호입력의 타이밍순서를 나타내고 있다. 여기서 /CAS신호는 논리값 "1"로 생성되고, /RAS신호는 논리값 "0"으로 생성되며 , 또, /WE신호의 논리값은 무관계로 되어 있다.

메모리디바이스(10)를 번인모드로부터 빠져나가게 하기 위한 그 외의 수법이 제3도에 도시되어 있다. 여기서, /CAS신호가 낮은 값으로 되면 /RAS신호가 낮은 값으로 되고, /WE신호는 높은 값으로 된다. 메모리디바이스(10)가 SDRAM으로 구성되어 있는 경우, 신호(A7)의 논리값이 "0"인 어드레스선택신호의 생성에 의하여, 메모리디바이스(10)에서 번인모드가 종료된다.

일단, 번인모드에서부터 빠져나오면, 메모리디바이스(10)는, 종래 방법에 따라 동작한다.

제7도는 제1도의 메모리디바이스(10)의 행프리디코더(16)중의 하나의 행프리디코더엘리먼트인 행프리디코더엘리먼트(16-0)를 나타낸다. 행프리디코더(16)는 도시된 행프리디코더엘리먼트(16-0)와 유사한 복수의 행프리디코더엘리먼트에 의하여 구성된다. 행프리디코더엘리먼트(16-0)의 일부는, 메모리디바이스의 종래의 행프리디코더엘리먼트의 일부에 대응한다.

행프리디코더엘리먼트(16-0)는, 패스게이트회로(162), 래치세팅회로(164) 및 래치회로(166)를 가진다. 예시를 위하여, 회로들(162, 164, 166)의 각 부는 CMOS에 의하여 구성되어 있는 것으로 도시되어 있다. 물론, 행프리디코더(16)는, 그 외의 회로소자들로 구성되어 있어도 좋다.

패스게이트회로(162)는, 라인들(28)으로부터 어드레스선택신호들을 수신하고, 프리디코더인에이블신호 및 그 반전신호를 라인(168) 및 라인(172)으로 수신하도록 결합되어 있다. 여기서 도시된 행프리디코더엘리먼트(16-0)의 구체예에서는, 세 개의 어드레스선택신호라인(28)이 패스게이트회로(162)에 결합되어 있다. 다른 구체예에서는, 행프리디코더엘리먼트의 회로구성의 변경에 따라, 행프리디코더엘리먼트에 결합되는 어드레스선택라인들의 수가 증감된다.

패스게이트회로(162)는, 일련의 쌍으로 이루어지는 트랜지스터들(174, 176, 178, 182, 184, 186)을 가진다. 트랜지스터들(174, 176, 178, 182, 184, 186)의 게이트전극들은, 라인(168)에 생성되는 프리디코더인에이블신호 또는 라인(172)에 생성되는 그 반전신호의 어느 한쪽을 받도록 결합되어 있다.

라인들(28)에 생성되는 어드레스선택신호들의 값들은, 종래 방법에 따라, 프리디코더인에이블신호가 라인(168)에 생성되는 시간에 응답하는 패스게이트회로(162)에 의해, 라인들(188, 192, 194)로 나아간다.

프리디코더인에이블신호가 생성되지 않고, 반대로, 프리디코더인에블신호의 반전이 생성되면, 트랜지스터들(196, 198, 202)에 의하여, 라인들(188, 192, 194)이 각각 접지된다. 그 외의 경우는 라인들(188, 192, 194)에 생성된 신호들이, 래치세팅회로(164)에 입력된다.

래치세팅회로(164)는, 트랜지스터들(206, 208, 212, 214)을 가지고, 이 트랜지스터들은 서로 직렬로 되어 있다. 트랜지스터(206)의 게이트전극은, 프리챠지클럭신호가 생성되는 라인(204)에 결합되어 있다. 트랜지스터들(208, 212, 214)의 게이트전극들은, 라인들(188, 192, 194)에 각각 결합되어 있다. 이 래치세팅회로(164)는, 라인(204)상의 프리챠지클럭신호의 생성 및 라인들(188, 192, 194)의 순으로 생성되는 어드레스선택신호들의 값들에 응답하여, 래치세팅회로(164)와 래치회로(166) 사이에 연장된 라인(216)에 신호를 생성시킨다.

래치회로(166)는, 트랜지스터들(218, 222, 224, 226)에 의하여 구성되고, 라인(216)은 트랜지스터들(218, 222, 224, 226)에 각각 결합된다. 이 래치회로(166)는, 라인(216)으로 공급되는 신호의 값을 래치하고, 라인(32)에 신호를 생성하도록 동작한다.

행프리디코더엘리먼트(16-0)는, 제1도에 도시된 번인모드신호발생기(22)에 의해 생성되는 번인모드신호를 받도록 결합된 번인모드신호회로(232)를 더 가진다. 이 번인모드신호회로(232)는, 라인(36)에 생성되는 번인모드신호(BIM)를 수신하도록 결합된 게이트전극을 구비한 트랜지스터(234)를 가진다. 트랜지스터(234)의 소스전극은 접지되어 있고, 트랜지스터(234)의 드레인전극은, 트랜지스터(212)의 전극에 결합되어 있다. 번인모드신호가 생성되면, 트랜지스터(234)는 턴온되어 트랜지스터들(212, 214)에 접속된다.

따라서 번인모드신호가 생성되면, 하부의 2개의 어드레스선택라인들(192, 194)에 생성된 어드레스선택신호들의 값들은 라인(216)에 신호가 생성되는지를 결정하지 않는다. 이로써, 번인모드신호의 생성에 의하여, 하부의 어드레스선택라인들에서 생성된 어드레스선택신호들의 값들은 논리적으로 "무관계"의 상태로 된다. 그래서, 라인(32)으로의 신호의 생성은, 최상위의 어드레스선택라인(188)에 생성되는 어드레스선택신호의 값에만 의존하게 된다.

트랜지스터(234)가 트랜지스터들(212, 214) 둘 다에 접속되어 있는 경우에는, 신호는 라인(32)에 생성되고, 그 횟수는 어드레스선택신호들의 조합들의 수와 대비하여, 어드레스선택신호들의 조합들의 4배에 해당하는 횟수로 된다. 어드레스선택신호는, 번인모드신호회로(232)가 없을 때에는 라인(32)에 유사한 신호를 생성시킨다.

제8도는, 제1도의 행프리디코더(16)를 구성하는 다른 행프리디코더엘리먼트들 중의 하나, 여기에서는 행프리디코더엘리먼트(26-0)를 나타낸다. 행프리디코더 엘리먼트(26-0)는, 제7도의 행프리디코더 엘리먼트(16-0)의 각 회로와 유사한 공통부호로 나타내는 패스게이트회로(162), 래치세팅회로(164), 래치회로(166)를 가진다. 이 회로들(162, 164, 166)은, CMOS트랜지스터들로 구성되어 이들 회로에 대응하는 제7도의 행프리디코더 엘리먼트(16-0)의 각 회로와 같다.

행프리디코더 엘리먼트(26-0)의 회로들(162, 164, 166)은, 행프리디코더 엘리먼트(16-0)의 회로들(162, 164, 166)의 트랜지스터들에 대응하는 트랜지스터들을 가진다. 행프리디코더 엘리먼트(26-0)의 대응하는 트랜지스터는, 행프리디코더 엘리먼트(16-0)의 트랜지스터와 동일한 참조부호에 의해 표시된다. 행프리디코더 엘리먼트(26-0)의 회로(162, 164, 166)의 대응하는 트랜지스터의 동작은, 행프리디코더 엘리먼트(16-0)의 대응하는 트랜지스터의 동작과 같다.

행프리디코더 엘리먼트(26-0)는, 또한, 라인(36)에 결합되어 번인모드신호를 수신하는 번인모드신호회로(242)를 가진다. 이 번인모드신호회로(242)는, 라인(36)에 결합된 게이트전극을 구비한 트랜지스터(244)를 가진다. 번인모드신호가 라인(36)에서 생성되어, 트랜지스터(244)의 게이트전극에 입력되면, 트랜지스터(244)가 턴온되고, 래치세팅회로(164)의 트랜지스터(214)에 접속된다.

그리고, 행프리디코더 엘리먼트(16-0)의 트랜지스터(234)의 동작과 마찬가지로, 트랜지스터(244)는, 턴온되면, 라인(32)으로의 신호의 생성횟수를 증가시킨다. 여기서, 트랜지스터(244)는, 트랜지스터(214)에만 접속되어 있고,트랜지스터들(212, 214) 둘 다와 접속되어 있을 이유가 없기 때문에, 라인(32)에 신호가 생성되는 횟수는, 2배(two-fold)증가된다. 이때, 번인모드신호회로(242)에 의해, 래치세팅회로(164)의 라인(194)에 입력되는 어드레스선택신호의 논리상태는 "무관계"로 된다.

도시되어 있지 않지만, 다른 구체예에서는, 번인모드신호회로는, 래치세팅회로(164)의 세 개의 트랜지스터에 결합된 트랜지스터를 가진다. 이 세 개의 트랜지스터에 결합된 경우, 번인모드신호회로의 트랜지스터에 의하여, 번인모드신호가 생성되는 횟수는, 8배 증가될 수 있다.

제9도 및 제10도는, 제1도의 메모리디바이스(10)의 어드레싱회로의 일부를 보여준다. 제9도 및 제10도에서는 복수의 행프리디코더 엘리먼트, 여기에서는 2뱅크가 표시되어 있고, 행프리디코더 엘리먼트들(16-0, 16-1, 16-2, 16-3, 16-4, 16-5, 16-6, 16-7)의 상부뱅크 및 하부뱅크에 의하여, 제1도의 단일 블록으로서 보여진 행프리디코더(16)가 형성된다. 제1도의 어드레스버퍼(14)에 의해 버퍼 및 래치된 어드레스선택신호는, 각 행프리디코더 엘리먼트(16-0∼16-7)로 입력된다. 라인(36)도, 행프리디코더 엘리먼트들 중 하부뱅크의 각 행프리디코더 엘리먼트(16-0∼16-7)에 접속되어, 번인모드신호발생기(22)에 의해 생성된 번인모드신호를 각 행프리디코더 엘리먼트에 공급한다. 라인(36)은, 도시된 구체예에서는 행프리디코더 엘리먼트의 상부뱅크의 행프리디코더 엘리먼트(16-0∼16-7)에는 결합되어 있지 않다. 각 행프리디코더 엘리먼트(16-0∼16-7)는, 행디코더(18)에 접속된 라인(32)에 결합된다.

메모리디바이스(10)의 통상동작 시에는, 어드레싱회로에는 도면에 보인 바와 같이 어드레스선택라인들(24)을 통하여 어드레스선택신호들이 입력된다. 그리고, 어드레스선택신호들의 값들에 의하여, 행프리디코더 엘리먼트들의 세트들 중 어느 하나의 행프리디코더 엘리먼트들 중의 하나에 의하여, 라인들(32) 중의 대응하는 라인에 신호가 생성된다.

그러나, 번인모드신호가 라인(36)에 생성된 경우, 행프리디코더 엘리먼트들(16-0∼16-7)에 입력되는 어드레스선택신호에 의하여 두 개 이상의 행프리디코더 엘리먼트들에 대응하는 라인들(32)에 신호들이 생성된다.

상술한 바와 같이, 제7도의 행프리디코더 엘리먼트들(16-0∼16-7)에 관하여, 행프리디코더 엘리먼트들(16-0∼16-7)의 수의 4배 증가에 의하여, 어드레스선택신호들중의 어느 하나의 값에 대하여서도 라인(32)에 신호가 생성된다.

따라서, 번인기간 동안의 메모리디바이스의 시험 중, 번인모드신호의 생성에 의해, 소정 기간 중 어드레스 및 스트레스되는 메모리셀들의 행들의 수는 증가한다.

제11도 및 제12도는, 본 발명에 따른 메모리디바이스(10)의 어드레싱회로의 일부의 다른 예를 나타낸다. 여기서는, 행프리디코더 엘리먼트들(26-0∼26-7)의 두 개의 뱅크가 나타나 있고, 두 개의 뱅크의 모든 행프리디코더 엘리먼트들(26-0∼26-7)에 라인(36)이 접속되어 있다. 행프리디코더 엘리먼트들로 된 두 개의 분리된 뱅크는, 종래 방법에 의하여, 어드레스선택신호들의 두 개의 세트를 받도록 접속되어 있다. 메모리디바이스(10)의 통상동작하는 동안에, 하나의행프리디코더 엘리먼트는, 행프리디코더 엘리먼트들의 뱅크에 입력되는 어드레스선택신호들의 값들에 응답하여, 하나의 라인(32)에 신호를 생성한다.

그러나, 번인모드신호가 라인(36)에 생성되면, 라인들(32)에 신호들을 생성하는 행프리디코더 엘리먼트들의 수가 증가한다. 제9도 및 제10도에서 설명한 바와 같이, 행프리디코더 엘리먼트들의 각 뱅크의 행프리디코더 엘리먼트들의 수는 2배 증가된다. 이것에 의해, 입력되는 어드레스선택신호의 값에 상관없이 4배 증가하게 된다. 신호들은 행프리디코더 엘리먼트들(26-0∼26-7)의 각 뱅크에 접속되는 4개의 라인들(32)에 생성된다.

따라서, 번인기간 중, 어드레스 및 스트레스되는 메모리어레이의 메모리셀들의 행들은 증가하고, 번인기간 중에 메모리디바이스의 처리량(throughput)이 증가한다. 소정 기간 중에 액세스가능한 메모리셀들의 행들의 수가 증가하기 때문에 메모리디바이스의 메모리셀들에서의 결함검출이 보다 신속하게 이루어진다.

제13도는, 제1도에 도시된 번인모드신호발생기(22)를 나타낸다. 이 발생기(22)는, /RAS, /CAS 및 /WE신호들 및 어드레스선택신호들인 A5, A6, A7이 제4도에 도시된 바와 같이 번인모드신호발생기(22)에 입력되어 있을 때에, 라인(36)에 번인모드신호(BIM)를 생성하는 것이다. 제13도에는, 네거티브부울린로직회로로 구성된 신호발생기의 논리회로를 나타내지만, 이 신호발생기는, 물론 다른 수단에 의하여 구성하는 것도 가능하다.

열어드레스선택신호는, 직렬로 접속된 트랜지스터들(304, 306)중의 전자, 즉, 트랜지스터(304)의 게이트전극에 접속된 라인(302)에 의해 신호발생기에 입력된다. 트랜지스터(304)의 전극은, 전압공급원에 접속되고, 트랜지스터(306)의 전극은 트랜지스터(308)를 통하여 접지에 접속된다. /RAS신호는 트랜지스터(306)의 게이트전극에 입력된다. /CAS 및 /RAS신호들의 값들이 선택된 값들일 때에는, 트랜지스터들(304, 306)은 턴온되고, 라인(312)의 전압은 공급된 전압과 같게 된다. 라인(312)은 NOR게이트(314)의 입력단에 결합되어 있다. 라인(312)은 병렬접속된 인버터들(316, 318)에도 결합되어 있다.

/RAS신호는 또한 인버터(322)의 입력단에 공급되고, 이 인버터(322)의 출력단은 인버터(324)에 결합하고 있다. 인버터(324)의 출력단은 라인(326)을 통하여 NOR게이트(314)의 다른 입력에 접속되어 있다. 라인(326)은, 또한 트랜지스터(308)의 게이트전극에 결합되어 있다. NOR게이트(314)의 출력단은 NAND게이트(328)의 입력단에 결합되어 있고, /RAS신호는 NAND게이트(328)의 다른 입력단에 공급된다. /RAS신호는 NOR게이트(332)의 입력단에도 입력되고, CBR신호는, 인버터(334)를 통하여 NOR게이트(332)의 다른 입력단에 입력된다. /RAS신호는, 트랜지스터(336)의 게이트전극에도 입력된다. /WE신호는, 트랜지스터(336)의 다른 전극에 입력되고, 트랜지스터(336)의 또다른 전극은, 인버터(346)와 병렬접속되어 있는 인버터(344)를 통하여 NAND게이트(342)의 입력단에 연결된다. 인버터(322)의 출력단은 NAND게이트(342)의 다른 입력단에 결합된다.

NOR게이트(332) 및 NAND게이트(342)의 출력단들은 NAND게이트(348)의 입력단들에 결합되어 있다. NOR게이트(332)의 출력단은 또한 NAND게이트(352)의 입력단에 결합되고, NAND게이트(342)의 출력단은 인버터(354)를 통하여 NAND게이트(352)의다른 입력단에 결합되어 있다. NAND게이트(352)의 출력단은 NAND게이트(356)의 입력단에 결합되고, NAND게이트(356)의 출력단은 NAND게이트(358)의 입력단에 결합된다.

NAND게이트들(328, 348)의 출력단들도 NAND게이트(358)의 입력단들에 결합된다. NAND게이트(356)의 출력단은 라인(364)상의 인버터(362)를 통하여, 트랜지스터(366)의 게이트전극에 결합된다. 트랜지스터(366)의 다른 전극은, NAND게이트(368)의 출력단에 결합된다. 신호들(A5, A7)은 각각 인버터들(372, 374)을 통하여 NAND게이트(368)의 입력단들에 공급된다.

신호(A6)는 NAND게이트(368)의 다른 입력단에 공급된다. NAND게이트(368)에서 생성된 신호의 값이 트랜지스터(366)를 턴온시키는 값으로 신호 A5, A6, A7의 값들이 각각 0, 1, 0인 경우, NAND게이트(368)의 출력논리값은 로우값으로 되고, 이 값은 인버터(376)에서 반전되고, 인버터(376)로 반전된 값은, NAND게이트(378)에 입력된다. 제2인버터(382)는, 인버터(376)에 병렬 접속된다. 라인(364)에 생성된 신호는, 인버터(384)를 통하여 NAND게이트(378)의 다른 입력단에 입력된다. NAND게이트(378)의 출력은, 라인(36)상의 인버터(386)에 의해 반전된다.

이와 같은 번인모드신호발생기(22)는, 라인(36)상에 신호를 생성하도록 동작가능하고, 이 신호의 생성을 종료시키는 데에는, 제6도를 이용하여 나타낸 것과 같이, 신호가 신호발생기에 공급되면, 라인(36)상으로의 신호 생성의 종료를 행하는 것이 가능하다.

본 발명의 다른 실시형태에 의하면, 메모리셀들의 행들에 접속하는 워드라인들은 프리챠지되지 않도록 되어 있다. 워드라인이 선택되면, 워드라인의 전압레벨은 공급전압레벨 부근까지 상승 가능하게 된다. 그 후, 종래의 번인처리에 의하여, 어드레스들이 사이클된다. 오리지널 어드레스가 다시 선택되면, 워드라인의 레벨은, 다시 공급전압에 복귀하고, 상승한다. 이것에 의해, 모든 워드라인들은 한번에 "온"된다. 어드레싱되고 선택되는 메모리셀들의 행들의 수를 증가시키는 것도 마찬가지로 가능하다.

제14도 및 제15도는 본 발명의 다른 실시형태를 나타낸다. 메모리디바이스는, 여기서는 410으로 나타내며, 또한, 워드라인 드라이브 디바이스로도 나타낸다.

이 메모리디바이스는, 점선으로 표시되는 블록(412)으로 둘러싸인 구성요소들에 의해 구성되는 행디코더를 가진다. 라인들(24)의 어드레스선택신호들은, 여기서는 i, j로 표시되고, 각각 트랜지스터들(414, 416)의 게이트전극들에 공급된다. 다음에 설명할 회로에 의하여 생성된 바이어스신호는 라인(418)을 통하여 트랜지스터(422)에 입력된다. 트랜지스터들(422, 414, 416)은 서로 직렬로 접속되고, 트랜지스터들(414, 422)의 전극들에 결합된 라인(423)은 인버터(424)의 입력단에 결합된다. 인버터(424)의 출력단에 접속된 출력라인(426)은, 트랜지스터(428)의 게이트전극에 결합된다.

트랜지스터(428)의 그 외의 전극들은 전압공급원과 라인(423)에 접속되어 있다. 인버터(424)의 출력단은 인버터(432)의 입력단에 접속되어 있다. 인버터(432)의 출력단은 트랜지스터(434)의 게이트전극에 결합되어 있다. 트랜지스터(434)의 그 외의 전극들은 바이어스신호 및 워드라인(34)에 접속되어 있다. 워드라인(34)은제1도에 도시된 바와 같이 메모리어레이(12)와 같은 메모리어레이의 메모리셀들의 행을 어드레스하기 위하여 사용된다. 워드라인(34)은 트랜지스터(436)의 게이트전극, 트랜지스터들(438, 442)의 전극들에도 결합되어 있다. 트랜지스터(436)는 또한, 트랜지스터(444)에 직렬로 접속되어 있다.

제1바이어스신호발생기는, 여기서는 점선의 블록(448)에 의해 둘러싸인 구성요소들로 표시되고, 트랜지스터(422)의 게이트전극에 연결된 라인(418)상에 신호를 생성한다. 제1바이어스신호발생기는 라인(36)에 결합되어 제1도에 나타낸 발생기(22)에서 생성된 번인모드신호를 입력받으며, 라인(452)상의 블록어드레스신호, 라인(454)상의 바이어스신호, 라인(456)상의 /RAS신호가 입력받는다. 라인들(454, 456)은 NAND게이트(458)의 입력단에 결합되고, NAND게이트(458)의 출력단은 NAND게이트(462)의 입력단에 결합된다. 라인(452)은 NAND게이트(462)의 다른 입력단에 결합되어 있다. NAND게이트(462)의 출력단은, 트랜지스터들(464, 466)의 게이트전극들에 결합되어 있다. 트랜지스터들(464, 466)은, 병렬접속 트랜지스터들(468, 462)과 직렬 접속되어 있다. 라인(36)은 트랜지스터(468)의 게이트전극에 결합되고, 또 트랜지스터(472)의 게이트전극에도 결합되어 있다. 트랜지스터(472)는, 트랜지스터(474)의 전극과 접지선 사이에 결합되어 있다. 트랜지스터들(474, 462)의 게이트전극들은 라인(456)에 결합되어 있다. 트랜지스터들(464, 466, 474)의 전극들은, 또한, 제1의 바이어스신호가 생성되는 라인(418)에 결합되어 있다.

제2바이어스신호발생기는, 점선의 블록(476)에 의하여 둘러싸인 구성요소들에 의하여 구성되고, 라인들(454, 456)에 결합된다. 라인(454)은 트랜지스터(478)의 게이트전극에 결합되고, 라인(456)은 트랜지스터들(480, 482)의 게이트전극들에 결합된다. 트랜지스터들(478, 480, 482)은 직렬로 접속된다. 라인(484)은 직렬접속된 트랜지스터들(480, 482)의 중점, 노아게이트(486)의 입력단 및 병렬접속된 인버터들(488, 490)에도 접속된다. 라인(36)은, 테스트모드신호가 생성되는 라인이고, 노아게이트(486)의 다른 입력단에 결합되어 있다. 노아게이트(486)의 출력단은, 행디코더(412)의 트랜지스터들(444, 438)의 게이트전극들에 결합되어 있다.

제16도 및 제17도의 타이밍도에는 제14도 및 제15도의 메모리디바이스(410)의 회로의 동작이 도시되어 있다. 제16도는 메모리디바이스(410)의 통상 동작을 나타내고, 제17도에는 번인모드신호가 생성될 때의 메모리디바이스의 동작이 나타나 있다.

제14도 및 제15도의 실시형태는 특히, 절전이 요구되는 경우에 유리하다. 이 실시형태에서는, 메모리셀들의 행들을 어드레스하는 워드라인들은 동시에 선택되지 않고, 차례로 선택되며, 워드라인들은 실질적으로 프리챠지되는 것은 아니다. 결과적으로, 어드레스하는 워드라인들이 증가해도, 필요로하는 전력이 증가되는 것은 아니다. 따라서, 본 발명에 해당하는 집적회로의 내부버스구조의 사이즈를 크게 할 필요는 없다. 또한, 내부전원발생기, 통상은 드라이브의 전원에 사용되는 발생기도 마찬가지로 용량을 크게 할 필요는 없다.

이상, 본 발명의 적절한 실시형태를 설명했으나, 본 발명에 관한 방법 및 회로는 상기 기재에 한정되는 것은 아니고, 여러 가지의 변경이 가능하다.

이와 같이 본 발명의 메모리디바이스의 메모리셀액세스 방법 및 액세스회로에 의하면, 메모리디바이스의 시험시의 번인기간중에 메모리셀의 복수행을 동시에 어드레스하도록 한 것으로, 신호의 전압레벨이나 온도를 높게 하지 않고, 메모리디바이스의 메모리셀을 높은 속도로 스트레스하는 것이 가능한 것이다.

제1도는 본 발명에 따른 메모리디바이스의 메모리셀 액세스방법 및 액세스회로의 실시형태를 나타내는 블록도,

제2도는 제1도의 회로의 동작을 설명하기 위한 파형도,

제3도는 제1도의 회로의 동작을 설명하기 위한 파형도,

제4도는 제1도의 회로의 동작을 설명하기 위한 파형도,

제5도는 제1도의 회로의 동작을 설명하기 위한 파형도,

제6도는 제1도의 회로의 동작을 설명하기 위한 파형도,

제7도는 제1도에 도시된 행프리디코더중의 하나의 프리디코더 엘리먼트를 나타내는 회로도,

제8도는 제1도에 도시된 행프리디코더중의 하나의 프리디코더 엘리먼트의 다른 예를 나타내는 회로도,

제9도는 제1도의 메모리디바이스의 어드레싱회로의 일부를 나타내는 블록도,

제10도는 제9도와 일체로 되는 어드레싱회로의 일부의 블록도,

제11도는 제1도의 메모리디바이스의 어드레싱회로의 일부의 다른 예를 나타내는 블록도,

제12도는 제11도와 일체로 되는 어드레싱회로의 일부의 다른 예의 블록도,

제13도는 제1도에 나타난 번인(burn-in)모드신호발생기를 나타내는 구체적 회로도,

제14도는 본 발명의 실시형태의 다른 예를 나타내는 회로도,

제15도는 제14도와 일체로 되는 실시형태의 다른 예의 회로도,

제16도는 실시형태의 다른 예의 동작을 나타내는 파형도,

제17도는 실시형태의 다른 예의 동작을 나타내는 파형도이다.

*도면의 주요부분에 대한 부호의 설명*

12 : 메모리어레이 14 : 어드레스버퍼

16 : 행프리디코더 18 : 행디코더

22 : 번인모드신호발생기 24 : 어드레스선택라인

34 : 워드라인

16-0∼16-7, 26-0∼26-7 : 행프리디코더 엘리먼트

412 : 행디코더회로

448 : 제1바이어스신호발생기

476 : 제2바이어스신호발생기

Claims

메모리셀들의 행들 및 열들로 구성된 메모리셀어레이와, 메모리셀어레이의 선택된 행들을 어드레스하기 위한 어드레스선택신호들에 응답하여 동작하는 어드레싱회로를 갖는 메모리디바이스에서, 어드레싱회로에 구비되며, 어드레스선택신호들을 나타내는 신호들 및 테스트모드신호를 수신하며 메모리셀어레이의 선택된 행들의 어드레싱을 할 수 있게 하는 행선택신호들을 발생하는 행프리디코더에 있어서,

어드레스선택신호들을 나타내는 신호들을 수신하도록 연결되며, 어드레스선택신호들을 나타내는 신호들의 값들에 응답하여, 선택된 행들의 어드레싱을 할 수 있게 하는 행선택신호들을 발생하는 디코딩회로; 및

테스트모드신호를 수신하도록 연결되고 상기 디코딩회로에 연결된 테스트모드회로로서, 테스트모드신호의 수신에 응답 동작하여, 메모리셀어레이의 적어도 두 행들의 동시 어드레싱을 할 수 있게 하는 행선택신호들을, 디코딩회로가 발생하게 하는 테스트모드회로를 포함하는 행프리디코더.
제1항에 있어서, 메모리디바이스는 다이나믹랜덤액세스메모리를 포함하고, 테스트모드회로에 의한 테스트모드신호의 수신이 없으면, 상기 디코딩회로에 의한 행선택신호들의 발생은 메모리셀어레이의 하나의 선택된 행의 메모리셀들의 어드레싱을 할 수 있게 하는 행프리디코더.
제2항에 있어서, 어드레스선택신호들은 병렬이진신호들을 포함하고, 상기 디코딩회로는, 병렬이진신호들이 제1논리조합의 신호값들인 경우, 행선택신호를 발생하는 행프리디코더.
제3항에 있어서, 상기 테스트모드회로는, 테스트모드신호를 수신하면, 병렬이진신호들이 제1논리조합의 신호값들 및 제2논리조합의 신호값들이 되는 경우, 상기 디코딩회로가 행선택신호를 발생하게 하는 행프리디코더.
제4항에 있어서, 신호값들의 제1논리조합 및 제2논리조합은 병렬이진신호들 중의 하나의 이진신호의 값만큼 서로 다른 행프리디코더.
제3항에 있어서, 상기 테스트모드회로는, 테스트모드신호를 수신하면, 병렬이진신호들이 제1논리조합의 신호값들, 제2논리조합의 신호값들, 제3논리조합의 신호값들 및 제4리조합의 신호값들이 되는 경우, 상기 디코딩회로가 행선택신호를 발생하게 하는 행프리디코더.
제3항에 있어서, 상기 디코딩회로는 복수개의 디코더들을 포함하며, 상기 복수개의 디코더들의 각각은 상기 어드레스선택신호들을 수신하도록 연결되고, 각각의 디코더는 적어도 하나의 행선택신호를 발생하는 행프리디코더.
제7항에 있어서, 상기 복수개의 디코더들의 디코더들의 수는, 어드레스선택신호들을 형성하는 병렬이진신호들의 허용된 신호값들의 논리조합들의 수에 상응하는 행프리디코더.
제3항에 있어서, 어드레스선택신호들을 형성하는 병렬이진신호들은 적어도 제1라인, 제2라인 및 제3라인상에 발생된 적어도 3비트신호를 포함하고, 상기 디코딩회로는 어드레스선택신호들이 발생되는 상기 제1라인, 상기 제2라인 및 상기 제3라인을 수용하도록 연결된 제1입력패드, 제2입력패드 및 제3입력패드를 구비한 행프리디코더.
제9항에 있어서, 상기 디코딩회로는, 테스트모드선택신호가 수신될 때 제3입력패드를 선택된 신호값으로 분류(shunt)하는 분류회로를 형성하는 행프리디코더.
제1항에 있어서, 테스트모드신호를 발생하는 테스트모드발생기를 더 포함하는 행프리디코더.
제11항에 있어서, 상기 테스트모드발생기는 메모리디바이스의 메모리셀들의 행들의 그룹들을 스트레스하기 위한 테스트모드신호를 발생하는 행프리디코더.
제1항에 있어서, 메모리디바이스는 다이나믹랜덤액세스메모리를 포함하고,테스트모드신호는, 행어드레스선택신호, 열어드레스선택신호, 및 쓰기인에이블신호가 선택된 순서로 발생되며 어드레스선택신호들 중에서 선택된 어드레스선택신호들이 선택된 신호값들로 된 횟수에 응답하여 발생되는 행프리디코더.
행선택신호를 발생하여 메모리디바이스의 메모리셀어레이의 선택된 행들의 메모리셀들의 어드레싱을 선택하는 방법에 있어서,

어드레스선택신호들을 메모리디바이스에 인가하는 제1단계;

메모리셀어레이를 시험할 때, 테스트모드선택신호를 메모리디바이스에 더 인가하는 제2단계;

상기 제1단계 동안 메모리디바이스에 인가된 어드레스선택신호들이 제1 선택된 값으로 된 경우, 제1 선택된 행의 메모리셀들의 어드레싱을 선택하기 위한 제1행선택신호를, 제1 선택된 워드라인 상에 발생하는 제3단계;

제2단계 동안 어드레스선택신호들이 적어도 제2 선택된 값으로 되어 있고 테스트모드선택신호가 메모리디바이스에 인가되는 경우, 적어도 제2 선택된 행의 메모리셀들의 동시 어드레싱을 선택하기 위한 제2 선택된 행선택신호를, 상기 적어도 제2 선택된 워드라인상에 더 발생하는 제4단계를 포함하는 방법.
제14항에 있어서, 상기 제1단계 동안 디코딩회로에 인가되는 어드레스선택신호들은, 적어도 제1라인, 제2라인 및 제3라인 상에서 메모리디바이스에 인가되는 적어도 3비트이진신호들을 포함하며, 상기 제3단계는, 제1라인, 제2라인 및 제3라인에 인가된 이진신호들이 제1선택된 값들의 각각으로 되어 있는 경우, 제1행선택신호를 발생하는 단계를 포함하는 방법.
제15항에 있어서, 상기 제4단계는, 제1라인 및 제2라인 상에 인가되는 이진신호들이 제1 선택된 값들의 각각으로 되어 있는 경우 적어도 제2행선택신호를 발생하는 단계를 포함하는 방법.
제15항에 있어서, 메모리디바이스는 디코딩회로를 포함하며, 상기 제1단계 동안 발생된 어드레스선택신호들은 디코딩회로에 인가되는 방법.
제14항에 있어서, 상기 제3단계는, 제1 선택된 워드라인을 바이어싱하는 단계를 포함하며, 그에 따라, 상기 제4단계는 제2선택된 워드라인을 바이어싱하는 단계를 포함하는 방법.
메모리셀들이 행들 및 열들로 배치되어 메모리셀들의 어레이를 형성하며 메모리디바이스는 어드레스선택신호들을 수신하도록 연결된 메모리디바이스의 메모리셀들이 시험 중에 스트레스되는 속도를 증가시키기 위한 회로에 있어서,

테스트모드신호를 발생하는 테스트모드신호발생기; 및

상기 테스트모드신호발생기에 의해 발생된 테스트모드신호와, 어드레스선택신호들을 수신하도록 연결되며, 어레이에서 스트레스될 메모리셀들의 행들이 어떤것들인지를 결정하는 값들로 된 행선택신호들로서, 테스트모드신호가 발생될 때 동시에 스트레스될 어레이의 메모리셀들의 증가된 수의 행들이 선택되게 하는 행선택신호들을 발생하기 위한 메모리셀어레이디코딩기기를 포함하는 회로.
제19항에 있어서, 행선택신호들의 값들을 변경시키는 워드라인구동기를 더 포함하는 회로.
메모리셀들이 행들 및 열들로 배치되어 메모리셀들의 어레이를 형성하며, 메모리셀들의 행들은 워드선택라인들에 의하여 어드레싱되고, 메모리디바이스는 어드레스선택신호들을 수신하도록 연결된 메모리디바이스의 메모리셀들이 시험 중에 스트레스되는 속도를 증가시키기 위한 회로에 있어서,

테스트모드신호를 발생하는 테스트모드신호발생기; 및

상기 테스트모드신호발생기에 의해 발생된 테스트모드신호를 수신하도록 연결되며, 적어도 하나의 추가 워드선택라인 상에서 행선택신호가 발생하게 하여, 테스트모드신호가 발생될 때 적어도 하나의 추가 행의 메모리셀들을 동시 어드레스하는 워드라인구동기; 및

어드레스선택신호들을 수신하도록 연결되며, 선택된 워드선택라인 상에서 워드선택신호를 발생하여 선택된 행의 메모리셀들을 어드레스하는 메모리셀어레이디코딩기기를 포함하는 회로.
행선택신호를 발생하여 메모리디바이스의 메모리셀어레이의 선택된 행들의 메모리셀들의 어드레싱을 선택하는 회로에 있어서,

어드레스선택신호들을 메모리디바이스에 인가하기 위한 제1인가수단;

메모리셀들을 테스트할 때 테스트모드선택신호를 메모리디바이스에 인가하기 위한 제2인가수단;

상기 제1인가수단에 의해 메모리디바이스에 인가된 어드레스선택신호들이 제1 선택된 값들로 되어 있을 때 제1 선택된 행의 메모리셀들의 어드레싱을 선택하기 위한 제1행선택신호를 제1 선택된 워드라인상에 발생하는 수단; 및

어드레스선택신호들이 적어도 제2 선택된 값으로 되어 있고 테스트모드선택신호가 상기 제2인가수단에 의해 메모리디바이스에 인가될 때 적어도 제2선택된 행의 메모리셀들의 어드레싱을 동시 선택하기 위한 제2 선택된 행선택신호를 적어도 제2 선택된 워드라인 상에 더 발생하는 수단을 포함하는 회로.