KR100268434B1 - 반도체 메모리 장치 및 그것의 번-인 테스트방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 복수 개의 셀 블록들로 분할된 메모리 셀 어레이, 상기 셀 블록들을 선택하기 위한 블록 선택 회로를 제공하며, 번-인 테스트 동작 동안에, 상기 블록 선택 회로는 상기 셀 블록들을 차례로 선택한다. 이로써, 번-인 테스트 동작 동안에 순간적으로 소모되는 전하들이 분산되고, 그 결과 전원 라인에 가해지는 큰 로딩을 줄일 수 있다.

Description

반도체 메모리 장치(SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 웨이퍼 단계에서 결함 셀을 감지하기 위한 웨이퍼 번-인 테스트 동작시 유발되는 파워 딥 (power dip)을 분산시키기 위한 반도체 메모리 장치에 관한 것이다.
웨이퍼 제조 과정이 완료된 후, 칩의 신뢰성을 보증하기 위한 번-인 테스트는 테스트 과정에서 반드시 이루어져야 한다. 상기 번-인 테스트는, 통상적으로, 패키지 후 결함 부위를 찾기 위해서 패키지 레벨에서 이루어진다. 패키지 레벨에서 번-인 테스트 중 가려낸 결함 부위의 리페어는 이미 패키지 과정이 이루어졌기 때문에 불가능하다. 이 경우, 전체적으로 볼 때 비용 및 시간의 손실이 유발된다.
반도체 메모리 장치 특히, 다이나믹 랜덤 액세스 메모리 (dynamic random access memory : DRAM)의 경우 대부분의 결함은 단일 비트성 결함이며, 상기 결함을 감지하기 위한 테스트는 긴 시간에 걸쳐 수행된다.
단일 비트성 결함은 불완전한 메모리 셀의 누설 전류에 직접적으로 관련되며, 상기 누설 전류는 전송 트랜지스터의 게이트 산화막의 불량과 저장 커패시터의 유전체 및 스토리지 노드 접합의 불량 등에 의해서 유발될 수 있다.
초기 번-인 테스트 동작시 워드 라인들은 64M 비트 DRAM에서 4096 또는 8192의 사이클 당 하나의 워드 라인이 선택되기 때문에, 패키지 단계에서 수행되는 번-인 테스트에서 메모리 셀에 인가되는 스트레스 전압의 인가 효율이 낮았다.
그러므로, 번-인 테스트 시간을 줄이고 스트레스 전압의 인가 효율을 향상시키기 위해서 여러 방면으로 많은 노력이 시도되어 왔다. 그러한 노력들 중 하나가 웨이퍼 레벨에서 모든 워드 라인들을 동시에 선택하는 방법이다. 이러한 방법을 적용하게 되면, 수율 향상 및 전체적인 비용 절감의 효과를 얻을 수 있다.
앞서 설명된 웨이퍼 번-인 테스트 방법에 의하면, 웨이퍼 번-인시 모든 워드 라인들 (예컨대, DRAM에서 메인 워드 라인들 및 섹션 워드 라인들)을 동시에 활성화시키면, 순간적으로 소모되는 전하들이 많다. 그 결과, 섹션 워드 라인들이 요구되는 레벨로 설정되는 데 소요되는 시간이 길어지게 된다. 이를 해결하기 위해서, 먼저 모든 메인 워드 라인들을 동시에 선택한 후 섹션 워드 라인들을 어드레스 코딩에 따라 분할하여서 활성화시키게 된다.
하지만, 후자의 경우에 있어서, DRAM의 집적도가 높아짐에 따라 모든 메인 워드 라인들이 동시에 활성화되는 순간에 많은 전하들이 소모되기 때문에 전원 라인 (power line)에 큰 로딩이 걸리게 된다. 상기 큰 로딩으로 인해 상기 전원 라인이 손상되거나, 최악의 경우 상기 전원 라인이 끊어지는 문제를 유발할 수 있다. 정상적인 동작시 섹션 워드 라인들이 동시에 선택되지 않기 때문에 상기 전원 라인은, 통상적으로, 정상적인 동작을 고려하여 설계된다. 상기 큰 로딩에 의한 손상 및 기타 문제점들을 방지하기 위한 하나의 방법은 상기 전원 라인의 면적을 증가시키는 것이다. 하지만, 이러한 경우 칩 면적에서 전원 라인에 의해서 점유되는 면적이 증가되어서 전체적으로 칩 면적이 증가될 수 있다.
따라서 본 발명의 목적은 웨이퍼 번-인 테스트시 순간적으로 전원 라인에 가해지는 큰 로딩을 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 2a 및 도 2b는 도 1의 블록 디코더를 보여주는 회로도;
도 3은 본 발명의 바람직한 제 2 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 4는 본 발명의 바람직한 제 3 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 5는 모든 셀 블록에 대응하는 메인 워드 라인들이 동시에 선택된 유발되는 파워 딥을 보여주는 도면;
도 6은 본 발명의 바람직한 제 1 내지 제 3 실시예에 따른 번-인 테스트 동작시 파워 딥을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
10 : 메모리 셀 어레이 10a, 10b, 10c, 10d : 셀 블록
20 : 블록 선택 회로 22a, 22b, 22c, 22d : 블록 디코더
24a, 24b, 24c, 24d : 메인 워드 라인 디코더
26a, 26b, 26c, 26d : 섹션 워드 라인 디코더
30 : 어드레스 버퍼 42, 44, 46 : 지연 회로
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 셀 블록들로 분할된 메모리 셀 어레이 및; 상기 셀 블록들을 선택하기 위한 블록 선택 회로를 포함하며, 번-인 테스트 동작 동안에, 상기 블록 선택 회로는 상기 셀 블록들을 차례로 선택한다.
이 실시예에 있어서, 상기 메모리 셀은 다이나믹 메모리 구조를 갖는다.
본 발명의 다른 특징에 의하면, 각각이 행들과 열들로 배열된 복수 개의 메모리 셀들과 상기 행들을 따라 신장하는 복수 개의 워드 라인들을 갖는 복수 개의 셀 블록들로 분할된 메모리 셀 어레이와; 상기 각 셀 블록에 대응하며, 각각이 상기 각 셀 블록을 선택하기 위한 제 1 어드레스 신호들에 응답하여서 블록 선택 신호를 발생하는 복수 개의 블록 선택 회로들과; 상기 각 셀 블록에 대응하는 복수 개의 행 선택 회로들과; 상기 각 행 선택 회로는 대응하는 상기 각 블록 선택 신호가 활성화될 때 제 2 어드레스 신호들에 응답하여서 상기 워드 라인들 중 하나를 선택하며; 복수 개의 지연 회로들과; 번-인 테스트 동작 동안에, 상기 블록 선택 회로들 중 제 1 블록 선택 회로는 상기 번-인 테스트 동작을 알리는 플래그 신호 및 상기 제 1 어드레스 신호들에 응답하여서 대응하는 상기 블록 선택 신호를 발생하고, 나머지 블록 선택 회로들은 상기 제 1 어드레스 신호들 및 이전 블록 선택 회로에서 발생된 블록 선택 신호에 응답하여서 대응하는 블록 선택 신호를 순차적으로 활성화시키되, 상기 각 블록 선택 신호는 이전 블록 선택 회로에서 발생되고 그리고 대응하는 상기 지연 회로들에 의해서 각각 지연된다.
본 발명의 또 다른 특징에 의하면, 각각이 행들과 열들로 배열된 복수 개의 메모리 셀들과 상기 행들을 따라 신장하는 복수 개의 워드 라인들을 갖는 복수 개의 셀 블록들로 분할된 메모리 셀 어레이와; 상기 각 셀 블록에 대응하며, 각각이 상기 각 셀 블록을 선택하기 위한 제 1 어드레스 신호들에 응답하여서 제 1 선택 신호를 발생하는 복수 개의 블록 선택 회로들과; 상기 각 셀 블록에 대응하는 복수 개의 행 선택 회로들 및; 상기 각 행 선택 회로는 대응하는 상기 각 제 1 선택 신호가 활성화될 때 제 2 어드레스 신호들에 응답하여서 상기 워드 라인들 중 하나를 선택하기 위한 제 2 선택 신호를 발생하며; 복수 개의 지연 회로들과; 번-인 테스트 동작 동안에, 상기 블록 선택 회로들 중 첫 번째 블록 선택 회로는 상기 제 1 어드레스 신호들 및 상기 번-인 테스트 동작을 알리는 플래그 신호에 응답하여서 대응하는 제 1 선택 신호를 발생하고, 그리고 나머지 블록 선택 회로들 각각은 제 2 선택 신호와 상기 제 1 어드레스 신호들에 응답하여서 대응하는 제 1 선택 신호를 순차적으로 활성화시키되, 상기 제 2 선택 신호는 이전 블록 선택 회로에 의해서 활성화된 행 선택 회로로부터 발생되고 그리고 대응하는 상기 각 지연 회로에 의해서 각각 지연된다.
본 발명의 또 다른 특징에 의하면, 각각이 행들과 열들로 배열된 복수 개의 메모리 셀들과 상기 행들을 따라 신장하는 복수 개의 워드 라인들을 갖는 복수 개의 셀 블록들로 분할된 메모리 셀 어레이와; 상기 각 셀 블록에 대응하며, 각각이 상기 각 셀 블록을 선택하기 위한 제 1 어드레스 신호들에 응답하여서 제 1 선택 신호를 발생하는 복수 개의 블록 선택 회로들과; 상기 각 셀 블록에 대응하는 복수 개의 행 선택 회로들 및; 상기 각 행 선택 회로는 대응하는 상기 각 제 1 선택 신호가 활성화될 때 제 2 어드레스 신호들에 응답하여서 상기 워드 라인들 중 하나를 선택하기 위한 제 2 선택 신호를 발생하며; 복수 개의 지연 회로들과; 번-인 테스트 동작 동안에, 상기 블록 선택 회로들 중 첫 번째 블록 선택 회로는 상기 제 1 어드레스 신호들 및 상기 번-인 테스트 동작을 알리는 플래그 신호에 응답하여서 대응하는 상기 제 1 선택 신호를 발생하고, 그리고 나머지 블록 선택 회로들은 상기 플래그 신호 및 상기 제 1 어드레스 신호들에 응답하여서 대응하는 상기 제 1 선택 신호들을 순차적으로 활성화시키되, 상기 플래그 신호는 상기 나머지 블록 선택 회로들에 각각 대응하는 상기 지연 회로들에 의해서 지연된다.
(작용)
이와같은 장치에 의해서, 각 셀 블록이 순차적으로 선택되도록 함으로써 순간적으로 소모되는 전하량을 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 6에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 1, 도 3 및 도 4를 참조하면, 본 발명의 신규한 반도체 메모리 장치는 복수 개의 셀 블록들 (10a), (10b), (10c) 및 (10d)로 분할된 메모리 셀 어레이 (10), 상기 셀 블록들 (10a), (10b), (10c) 및 (10d)를 선택하기 위한 블록 선택 회로 (20)을 제공하며, 번-인 테스트 동작 동안에, 상기 블록 선택 회로 (20)은 상기 셀 블록들 (10a), (10b), (10c) 및 (10d)를 차례로 선택한다. 이로써, 번-인 테스트 동작 동안에 순간적으로 소모되는 전하들이 분산되고, 그 결과 전원 라인에 가해지는 큰 로딩을 줄일 수 있다.
도 1을 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.
제 1 실시예에 따른 반도체 메모리 장치 특히, DRAM 장치는 복수 개의 셀 블록들 (예컨대, 4 개의 블록들) (10a), (10b), (10c) 및 (10d)로 분할된 메모리 셀 어레이 (10), 블록 선택 회로 (20) 및 어드레스 버퍼 (30)을 포함한다. 상기 블록 선택 회로 (20)은 상기 셀 블록들 (10a), (10b), (10c) 및 (10d) 중 하나를 선택한다. 상기 블록 선택 회로 (20)은 상기 각 셀 블록 (10a), (10b), (10c) 및 (10d)에 대응하는 블록 디코더 (22 : 22a, 22b, 22c 및 22d), 메인 워드 라인 디코더 (24 : 24a, 24b, 24c 및 24d), 그리고 섹션 워드 라인 디코더 (26 : 26a, 26b, 26c 및 26d)로 구성되어 있다. 도 1의 DRAM 장치는 제 2 내지 제 4 셀 블록들 (10b), (10c) 및 (10d)에 각각 대응하는 3 개의 지연 회로들 (42), (44) 및 (46)을 포함한다.
도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 블록 디코더를 보여주는 회로도이다.
도 2a를 참조하면, 블록 디코더 (22a)는 제 1 셀 블록 (10a)에 대응하며, 하나의 낸드 게이트 (100), 하나의 인버터 (102), 그리고 2 개의 노어 게이트들 (104) 및 (106)으로 이루어져 있다. 신호 (PWBE)는 상기 번-인 테스트 동작을 나타내는 신호이며, 테스트 동작 동안에 하이 레벨로 설정되고 그리고 정상적인 동작 동안에 로우 레벨로 설정된다.
이에 대한 동작을 살펴보면 다음과 같다.
정상적인 동작시 낸드 게이트 (100)의 입력들 (RAi) 및 (RAj)이 모두 하이 레벨일 때, 낸드 게이트 (100)의 출력은 로우 레벨이다. 노어 게이트 (104)의 일 입력 단자가 전원 전압에 연결되어 있기 때문에, 그것의 출력은 항상 로우 레벨이다. 아울러, 번-인 테스트 동작시 하이 레벨로 인가되는 신호 (PWBE)에 관계없이 상기 노어 게이트 (104)의 출력은 로우 레벨이다. 노어 게이트 (106)은 2 개의 입력들이 모두 로우 레벨이기 때문에, 그것의 출력 (BS1)은 하이 레벨이다. 결국, 제 1 셀 블록 (10a)가 선택된다.
도 2b를 참조하면, 블록 디코더는 제 2 내지 제 4 셀 블록들 (10b)-(10d)에 각각 대응하며, 도 2a의 구성 요소와 동일한 구성 요소를 갖는다. 단, 노어 게이트 (112)의 일 입력 단자는 도 2a와 달리 전원 전압 (Vcc) 대신 신호 (DFB)을 제공받는다. 상기 신호 (DFB)는, 도 1에서 알 수 있듯이, 이전 메인 워드 라인 디코더의 제 1 선택 신호들 (NWEk) 중 하나의 신호가 지연 회로 (42)에 의해서 지연된 궤환 신호이다.
예컨대, 블록 디코더 (22b)는 제 1 셀 블록 (10a)에 대응하는 메인 워드 라인 디코더 (24a)에 의해서 동시에 활성화되는 제 1 선택 신호들 (NWEk) 중 하나의 신호가 대응하는 지연 회로 (42)에 의해서 지연된 궤환 신호 (DFB)에 의해서 활성화된다. 그리고, 블록 디코더 (22c)는 제 2 셀 블록 (10b)에 대응하는 메인 워드 라인 디코더 (24b)에 의해서 동시에 활성화되는 제 1 선택 신호들 (NWEk) 중 하나의 신호가 대응하는 지연 회로 (44)에 의해서 지연된 궤환 신호 (DFB)에 의해서 활성화된다. 나머지 블록 디코더들 (22c) 및 (22d) 역시 앞서 설명된 방법과 동일하게 이전 메인 워드 라인 디코더의 출력들이 활성화되고 대응하는 지연 회로에 의한 지연 시간이 경과한 후 차례로 활성화된다.
도 1에서, 각 지연 회로 (42), (44) 및 (46)에 의해서 지연되는 시간은 이전 셀 블록에 대응하는 메인 워드 라인들이 동시에 활성화될 때 유발되는 파워 딥 (power dip)이 본래 레벨로 복귀되는 시간을 보장하도록 결정된다.
도 1, 도 2a 및 도 2b를 참조하여서, 본 발명에 따른 번-인 동작이 이하 설명된다.
웨이퍼 단계의 번-인 동작이 시작되면, 신호 (PWBE)는 로우 레벨에서 하이 레벨로 천이된다. 이에 따라서, 어드레스 버퍼 (30)의 출력은 모두 하이 레벨로 설정되어서, 제 1 블록 디코더 (22a)와 제 2 내지 제 4 블록 디코더들 (22b)-(22d)에 대응하는 도 2a 및 도 2b의 낸드 게이트들 (100) 및 (108)의 출력들은 모두 로우 레벨이 된다. 이때, 제 1 셀 블록 (10a)에 대응하는 블록 디코더 (22a)의 출력 (BS1)은 하이 레벨로 설정되는 반면에, 나머지 셀 블록들 (10b), (10c) 및 (10d)에 대응하는 블록 디코더들 (22b), (22c) 및 (22d)의 출력들 (BS2), (BS3) 및 (BS4)는 이전 상태의 로우 레벨로 유지된다. 왜냐하면, 도 2b의 노어 게이트 (112)로 제공되는 신호 (DFB)가 로우 레벨이기 때문이다.
제 1 셀 블록 (10a)에 대응하는 블록 디코더 (22a)에 의해서 활성화된 선택 신호 (BS1)은 메인 워드 라인 디코더 (24a)에 제공되고, 그 결과 모든 메인 워드 라인들이 동시에 선택된다. 이때, 선택 신호들 (NWEk)는 하이 레벨로 설정되고, 섹션 워드 라인 디코더 (26a)에 의해서 제 1 셀 블록 (10a)의 섹션 워드 라인들은 어드레스 코딩에 따라서 선택된다. 여기서, 각 셀 블록 (10a)-(10d)에 대응하는 메인 워드 라인 디코더들 (24a)-(24d) 및 섹션 워드 라인 디코더들 (26a)-(26d)에, 도면에는 도시되지 않았지만, 각각 메인 워드 라인들 및 섹션 워드 라인들을 코딩하기 위한 어드레스 신호들이 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이후, 제 2 셀 블록 (10b)에 대응하는 지연 회로 (42)는 제 1 셀 블록 (10a)의 메인 워드 라인들을 활성화시키기 위한 신호들 (NWEk) 중 하나의 신호를 소정 시간 지연시킨 신호 (DFB)를 대응하는 블록 디코더 (22b)에 제공한다. 이로써, 상기 블록 디코더 (22b)는 대응하는 메인 워드 라인 디코더를 활성화시키기 위한 신호 (BS2)를 발생한다. 계속해서, 활성화된 상기 메인 워드 라인 디코더 (24b)는 제 2 셀 블록 (10b)의 메인 워드 라인들을 선택하기 위한 신호들 (NWEk)을 동시에 활성화시킨다. 이후, 앞서 설명된 바와 같이, 대응하는 섹션 워드 라인 디코더 (26b)는 어드레스 코딩에 따라 섹션 워드 라인들을 선택한다. 계속해서, 상술한 동작과 동일하게 제 3 및 제 4 셀 블록들 (10c) 및 (10d)의 메인 워드 라인들이 순차적으로 선택된다.
도 3은 본 발명의 바람직한 제 2 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다. 도 3에 있어서, 도 1의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조 번호를 병기한다. 도 3을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 제 1 실시예에 따른 장치와 동일한 구성 요소를 갖는다. 그리고, 각 구성 요소는 동일한 기능을 수행하기 때문에 그것에 대한 설명은 생략된다.
제 2 실시예에 있어서, 제 1 실시예와 다른 점은, 도 3에서 알 수 있듯이, 각 지연 회로 (42), (44) 및 (46)에 각각 제공되는 신호들 (BS1), (BS2) 및 (BS3)은 이전 셀 블록에 대응하는 메인 워드 라인 디코더들 (24a)-(24c)의 출력들 대신에 이전 셀 블록에 대응하는 블록 디코더들 (22a)-(22c)의 출력들이라는 것이다. 여기서, 제 1 실시예와 마찬가지로, 각 지연 회로 (42), (44) 및 (46)에 의해서 지연되는 시간은 이전 셀 블록의 메인 워드 라인들이 동시에 선택될 때 유발되는 파워 딥이 본래 레벨로 복귀되는 시간을 보장하도록 결정된다.
도 4는 본 발명의 바람직한 제 3 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다. 도 4에 있어서, 도 1 및 도 3의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조 번호를 병기한다. 도 4를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 실시예들에 따른 장치와 동일한 구성 요소를 갖는다. 그리고, 각 구성 요소는 동일한 기능을 수행하기 때문에 그것에 대한 설명은 생략된다. 제 3 실시예에 있어서, 제 1 및 제 2 실시예들과 다른 점은 다음과 같다.
제 2 셀 블록 (10b)에 대응하는 지연 회로 (42)는 번-인 테스트 동작을 나타내는 신호 (PWBE)를 직접 받아들여서, 제 1 셀 블록 (10a)의 메인 워드 라인들이 동시에 선택될 때 유발되는 파워 딥이 본래 레벨로 복귀될 수 있는 시간을 보장할 수 있는 시간이 경과한 후 신호 (DFB)를 대응하는 블록 디코더 (22b)에 제공한다.
제 3 셀 블록 (10c)에 대응하는 지연 회로 (44)는 제 2 셀 블록 (10b)에 대응하는 지연 회로 (42)의 출력을 제공받는다. 상기 지연 회로 (44)는, 마찬가지로, 제 2 셀 블록 (10b)의 메인 워드 라인들이 동시에 선택될 때 유발되는 파워 딥이 본래 레벨로 복귀될 수 있는 시간을 보장할 수 있는 시간이 경과한 후 신호 (DFB)를 대응하는 블록 디코더 (22c)에 제공한다.
그리고, 제 4 셀 블록 (10d)에 대응하는 지연 회로 (46)은 제 3 셀 블록 (10c)에 대응하는 지연 회로 (44)의 출력을 제공받는다. 상기 지연 회로 (46)은, 마찬가지로, 제 3 셀 블록 (10c)의 메인 워드 라인들이 동시에 선택될 때 유발되는 파워 딥이 본래 레벨로 복귀될 수 있는 시간을 보장할 수 있는 시간이 경과한 후 신호 (DFB)를 대응하는 블록 디코더 (22d)에 제공한다. 이에 따라서, 각 셀 블록에 대응하는 메인 워드 라인들은 차례로 선택된다.
도 5는 모든 셀 블록들의 메인 워드 라인들이 동시에 선택될 때 유발되는 파워 딥을 보여주는 도면이다. 도 6은 본 발명의 제 1 내지 제 3 실시예에 따른 번-인 테스트 동작시 메인 워드 라인들이 동시에 선택될 때 유발되는 파워 딥을 보여주는 도면이다.
앞서 언급된 본 발명의 제 1 내지 제 3 실시예에 따른 반도체 메모리 장치는 번-인 테스트 동작 동안에 각 셀 블록에 대응하는 메인 워드 라인들이 지연 회로를 이용하여서 차례로 선택되도록 구현되었다. 각 셀 블록에 대응하는 메인 워드 라인들이 차례로 선택되도록 블록 디코더의 출력들을 순차적으로 활성화시킴으로써, 각 셀 블록의 메인 워드 라인들을 동시에 선택할 때 순간적으로 소모되는 전하들이, 도 6에 도시된 바와같이, 분산되어서 도 5와 같이 전원 라인에 가해지는 큰 로딩을 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 번-인 테스트 동작 동안에 각 셀 블록의 블록 디코더의 출력을 차례로 활성화시킴으로써 전원 라인에 가해지는 로딩을 줄일 수 있다.

Claims (2)

  1. 서로 직렬연결되어 게이트가 공통으로 접속되는 제 1, 제 2 피모스 트랜지스터와, 상기 제 2 피모스 트랜지스터에 직렬 연결되고 게이트는 상기 제 1, 제 2 피모스 트랜지스터의 게이트에 연결되는 제 1, 제 2 앤모스 트랜지스터와, 상기 제 1 피모스 트랜지스터의 드레인에 소오스가 연결되고 드레인은 상기 접지단과 연결되어 게이트 입력신호에 의해 동작상태가 결정되는 제 3 피모스 트랜지스터와, 소오스가 상기 제 1 앤모스 트랜지스터의 드레인에 연결되고 드레인은 접지단과 연결되어 게이트 입력신호에 의해 동작상태가 결정되는 제 3 앤모스 트랜지스터로 구성되어 정상적인 데이터가 입력되며 이를 반전시켜 출력하고 노이즈에 의한 비정상적인 데이터는 제거하여 출력하지 않는 데이터 출력부; 클럭신호에 따라 상기 데이터 출력부에서 출력하는 데이터 래치 및 이전의 데이터를 출력하는 레지스터부를 포함하여 구성되는 것을 특징으로 하는 레지스터 회로.
  2. 제1항에 있어서, 상기 레지스터부는 클럭신호를 반전시키는 제 1 인버터와, 상기 제 1 인버터의 출력신호를 반전시키는 제 2 인버터와, 피모스쪽이 상기 제 2 인버터의 출력단과 연결되고 앤모스쪽이 상기 제 1 인버터의 출력단에 연결되어 데이터 출력부에서 입력되는 데이터를 선택적으로 출력하는 제 1 전송게이트와, 상기 제 1 전송게이트의 출력데이터를 래치시키는 제 1 래치부와, 상기 제 1 전송게이트의 출력단과 상기 제 1 래치부 사이에서 병렬적으로 연결되는 제 2 전송게이트와, 피모스쪽이 상기 제 1 인버터의 출력단에 연결되고 앤모스쪽이 상기 제 2 인버터의 출력단에 연결되어 상기 제 1 래치부의 출력데이타를 선택적으로 출력하는 제 3 전송게이트와, 상기 제 3 전송게이트의 출력단과 상기 제 2 래치부 사이에서 병렬적으로 연결되는 제 4 전송게이트와, 상기 제 2 래치부의 출력데이터를 반전시키는 제 3 인버터로 구성되는 것을 특징으로 하는 레지스터 회로.
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