KR100408683B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 임의의 세정액에 대해 상이한 식각 속도를 갖는 층간절연막들간의 식각률 차이를 이용하여 고단차의 콘택을 형성하는 방법을 개시하며, 개시된 본 발명의 콘택 형성방법은, 상부에 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층을 포함한 반도체 기판 상에 상기 하지층의 일부분과 콘택되는 제1콘택 플러그를 갖는 제1층간절연막을 형성하는 단계; 상기 제1콘택 플러그 및 제1층간절연막 상에 임의의 세정액에 대해 제1식각속도를 갖는 제2층간절연막과 제1식각속도 보다 느린 제2식각속도를 갖는 제3층간절연막을 차례로 형성하는 단계; 상기 제3 및 제2층간절연막의 일부분을 선택적으로 식각하여 상기 제1콘택 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 바텀 폭이 탑의 폭 보다 크게 되도록, 상기 콘택홀의 내벽을 임의의 세정액으로 세정 처리하는 단계; 및 상기 콘택홀 내에 도전막을 매립시켜, 상기 제1콘택 플러그와 콘택되는 제2콘택 플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택 형성방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 보다 상세하게는, 임의의 세정액에 대해 상이한 식각 속도를 갖는 층간절연막들간의 식각률 차이를 이용하여 고단차의 콘택을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서, 각종 패턴의 선폭 및 콘택홀의 직경이 감소되고 있으며, 이와는 반대로, 임의의 특성 확보를 위해 단차가 증가되고 있음은 주지의 사실이다. 이 때문에, 미세 선폭의 패턴 구현에 어려움을 나타내고 있으며, 특히, 금속배선 공정에서 하부 패턴과 상부 패턴간을 전기적으로 연결시키기 위한 콘택 형성에 어려움을 겪고 있다.
이에 따라, 고단차의 콘택을 용이하게 형성하기 위한 다양한 기술들이 시도되고 있다. 한 예로, 2회의 콘택 공정을 수행하는 방법이 시도되고 있으며, 부가해서, 하층 콘택과 상층 콘택간의 접촉 저항을 개선하고, 그리고, 오정렬에 기인하는 하층 콘택과 상층 콘택간의 단선 발생을 방지하기 위해 하층 콘택의 형성 후에는 랜딩 패드(Landing Pad)를 형성하고 있다.
자세하게, 도 1a 내지 도 1c는 종래 기술에 따른 고단차의 콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 트랜지스터와 같은 하지층(도시안됨)이 형성된 반도체 기판(1) 상에 제1층간절연막(1)을 형성한다. 그런다음, 상기 제1층간절연막(2)의 일부분을 선택적으로 식각하여 하지층의 일부분을 노출시키는 콘택홀을 형성하고, 이 콘택홀 내에 도전막을 매립시켜 제1콘택 플러그(3)를 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 제1콘택 플러그(3)와 후속에서 형성되는 상층 콘택, 즉, 제2콘택 플러그간의 접촉 저항을 개선하면서 정렬 마진을 확보하기 위해, 제1콘택 플러그(3) 및 제1층간절연막(2) 상에 도전막을 증착한 후, 이를 패터닝하여 상기 제1콘택 플러그(3) 및 이에 인접한 제1층간절연막(2) 부분 상에 랜딩 패드(4)를 형성한다.
이어, 도 1c에 도시된 바와 같이, 랜딩 패드(4)를 포함한 제1층간절연막(3) 상에 제2층간절연막(5)을 형성한다. 그런다음, 상기 제2층간절연막(5)의 일부분을 선택적으로 식각하여 상기 랜딩 패드(4)를 노출시키는 콘택홀을 형성하고, 이 콘택홀 내에 도전막을 매립시켜 상기 랜딩 패드(4)와 콘택되는 제2콘택 플러그(6)를 형성한다. 그리고나서, 금속막의 증착 및 패터닝을 통해 상기 제2콘택 플러그(6) 및 이에 인접한 제2층간절연막 부분 상에 금속배선(7)을 형성한다.
그러나, 상기와 같은 종래 기술에 따른 고단차의 콘택 형성방법은 랜딩 패드의 형성으로 인해 전체적인 공정이 복잡하고, 번거롭다는 문제점이 있으며, 이 때문에, 수율 측면에서 바람직하지 못하다.
한편, 랜딩 패드의 형성을 생략하게 되면, 후속에서 접촉 저항의 개선 및 정렬 마진을 확보할 수 없으므로, 이에 대한 생략은 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 랜딩 패드의 형성을 생략함으로써, 전체적인 공정을 단순화시킬 수 있는 콘택 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 랜딩 패드의 형성을 생략하면서도 접촉 저항의 개선 및 정렬 마진을 확보할 수 있는 콘택 형성방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 고단차의 콘택 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 고단차의 콘택 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 제1층간절연막
13 : 제1콘택 플러그 14 : 제2층간절연막
15 : 제3층간절연막 16 : 콘택홀
17 : 제2콘택 플러그 18 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 콘택 형성방법은, 상부에 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층을 포함한 반도체 기판 상에 상기 하지층의 일부분과 콘택되는 제1콘택 플러그를 갖는 제1층간절연막을 형성하는 단계; 상기 제1콘택 플러그 및 제1층간절연막 상에 임의의 세정액에 대해 제1식각속도를 갖는 제2층간절연막과 제1식각속도 보다 느린 제2식각속도를 갖는 제3층간절연막을 차례로 형성하는 단계; 상기 제3 및 제2층간절연막의 일부분을 선택적으로 식각하여 상기 제1콘택 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 바텀 폭이 탑의 폭 보다 크게 되도록, 상기 콘택홀의 내벽을 임의의 세정액으로 세정 처리하는 단계; 및 상기 콘택홀 내에 도전막을 매립시켜, 상기 제1콘택 플러그와 콘택되는 제2콘택 플러그를 형성하는 단계를 포함한다.
여기서, 본 발명의 방법은 임의의 세정액에 대한 제2층간절연막과 제3층간절연막의 식각 속도를 상기 제2층간절연막과 제3층간절연막을 형성하기 위한 퍼니스에서의 저온 증착시에 증착 온도 또는 소스를 변경시켜 조절하거나, 또는, 플라즈마 화학기상증착시에 플라즈마 파워, 증착 온도 및 소스를 변경시켜 조절하며, 상기 제2층간절연막과 제3층간절연막을 인-시튜(In-Situ)로 형성한다. 또한, 본 발명의 방법은 세정액으로서 HF 또는 NH4F를 포함하는 용액을 사용한다.
본 발명에 따르면, 임의의 세정액에 대해 상이한 식각 속도를 갖는 물질들의 적층으로 층간절연막을 형성한 후, 이 적층 구조의 층간절연막에 콘택홀을 형성하고, 이 상태에서 콘택홀에 대한 세정을 수행하여 콘택홀의 바텀이 탑 보다 큰 폭을 갖도록 함으로써, 랜딩 패드의 형성을 생략시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시에에 따른 콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 트랜지스터를 포함하는 하지층(도시안됨)을 형성하고, 이 하지층을 덮도록 반도체 기판(11)의 전면 상에 제1층간절연막(12)을 형성한다. 그런다음, 상기 제1층간절연막(12)의 일부분을 선택적으로 식각하여 하지층의 소정 부분을 노출시키는 콘택홀을 형성하고, 이 콘택홀 내에 도전막을 매립시켜 제1콘택 플러그(13)를 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 제1콘택 플러그(13)를 포함한 제1층간절연막(12) 상에 제2층간절연막(14)과 제3층간절연막(15)을 차례로 형성하고, 그런다음, 상기 제3 및 제2층간절연막(15, 14)의 일부분을 선택적으로 식각하여 상기 제1콘택 플러그(13)를 노출시키는 콘택홀(16)을 형성한다.
여기서, 상기 제2층간절연막(14)과 제3층간절연막(15)은 임의의 세정액에 대해서 서로 다른 식각 속도를 갖는 물질막, 즉, 제2층간절연막(14)의 식각 속도가 제3층간절연막(15)의 식각 속도 보다 빠르게 되는 물질막으로 형성한다. 예컨데, 상기 제2층간절연막(14)은 통상의 산화막 또는 저유전율 절연막으로 형성하며, 제3층간절연막(15)은 통상의 산화막, 바람직하게 식각률이 낮은 실리콘질산화막(SiON) 또는 실리콘질화막(SiN)으로 형성한다.
또한, 상기 제2층간절연막(14)은 스핀 코팅, 퍼니스(furnace)에서의 저온 증착, 또는, 플라즈마 화학기상증착(Plasma Chemical Vapor Deposition)으로 형성하며, 제3층간절연막(15)은 퍼니스에서의 저온 증착, 또는, 플라즈마 화학기상증착으로 형성한다.
게다가, 본 발명은 상기 제2 및 제3층간절연막(14, 15)을 인-시튜(In-Situ)로 형성하며, 그 증착시, 예컨데, 퍼니스에서의 저온 증착시에는 증착 온도, 또는, 소스(source)를 변경시키고, 그리고, 플라즈마 화학기상증착시에는 플라즈마 파워, 증착 온도 및 소스를 변경시킴으로써, 임의의 세정액에 대한 제2층간절연막(14)과 제3층간절연막(15)간의 식각 속도의 차이가 얻어지도록 한다.
계속해서, 도 2c에 도시된 바와 같이, HF 또는 NH4F/EG를 포함하는 용액을 사용하여 상기 콘택홀(16)에 대한 세정을 행한다. 이때, 상기 제2층간절연막(14)이 제3층간절연막(15) 보다 상기한 세정액에 대해서 더 빠른 속도로 식각되며, 이에 따라, 콘택홀(16)의 바텀 부분은 탑 부분 보다 더 큰 폭을 갖게 된다.
다음으로, 도 2d에 도시된 바와 같이, 바텀과 탑 부분이 상이한 폭을 갖는 콘택홀(16) 내에 매립 특성이 우수한 도전막, 예컨데, 텅스텐(W)을 매립시켜 상기 제1콘택 플러그(13)과 콘택되는 제2콘택 플러그(17)를 형성하고, 이 결과로서, 본 발명에 따른 고단차의 콘택을 완성한다.
이후, 도 2e에 도시된 바와 같이, 제3층간절연막(15) 상에 형성된 제2콘택 플러그 부분을 제거한 후, 잔류된 제2콘택 플러그(17) 및 제3층간절연막(15) 상에배선용 금속막의 증착 및 패터닝을 통해서 금속배선(18)을 형성한다.
상기한 바와 같이, 2회의 콘택 공정으로 형성되는 본 발명에 따른 고단차의 콘택은 상층 콘택의 형성시에 콘택홀(16)의 바텀 폭이 그 이외 부분 보다 상대적으로 넓은 폭을 갖도록 만든 것으로 인해, 상층 콘택, 즉, 제2콘택 플러그(17)의 형성시, 오정렬에 기인하는 제1콘택 플러그(13)와의 콘택 불량이 발생되지 않으며, 또한, 제1콘택 플러그(13)와 제2콘택 플러그(17)간의 접촉 면적이 넓은 것으로 인해 그들간의 접촉 저항의 증가도 억제된다.
따라서, 본 발명의 경우에는 랜딩 패드없이도 접촉 저항의 개선 및 정렬 마진을 확보할 수 있기 때문에 제1콘택 플러그(13)의 형성 후에 랜딩 패드를 형성하기 위한 별도의 공정이 필요치 않으며, 그래서, 랜딩 패드의 형성에 기인하는 공정 수의 증가를 방지할 수 있게 된다.
한편, 금속배선(18)의 형성시에는 통상의 금속배선 공정에서와 같이 배선용 금속막의 하부 및 상부 각각에 Ti/TiN으로된 베리어막 및 난반사막을 형성하며, 배선용 금속막으로서는 텅스텐, 알루미늄, 또는, 구리를 이용한다.
이상에서와 같이, 본 발명은 임의의 세정액에 대한 식각 속도 차이를 이용함으로써, 랜딩 패드의 형성없이도 하층 콘택과 상층 콘택간의 접촉 저항 및 정렬 마진을 확보할 수 있으며, 이에 따라, 전체적인 콘택 형성 공정을 단순화시킬 수 있으며, 그래서, 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 콘택 플러그들간의 접촉 저항을 낮출 수 있기 때문에, 소자의 신뢰성 확보는 물론, 동작 속도를 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 상부에 하지층이 형성된 반도체 기판을 제공하는 단계;
    상기 하지층을 포함한 반도체 기판상에 상기 하지층의 일부분과 콘택되는 제1콘택 플러그를 갖는 제1층간절연막을 형성하는 단계;
    상기 제1콘택 플러그 및 제1층간절연막 상에 임의의 세정액에 대해 제1식각속도를 갖으며 스핀코팅에 의한 증착, 퍼니스에서 저온으로 증착 또는 플라즈마 화학기상증착에 의해 증착되는 산화막 또는 저유전율 절연막으로 이루어진 제2층간절연막과 제1식각속도보다 느린 제2식각속도를 갖으며 SiON 또는 SiN로 이루어진 제3층간절연막을 차례로 형성하되, 상기 제1층간절연막과 인시튜로 형성하는 단계;
    상기 제3 및 제2층간절연막의 일부분을 선택적으로 식각하여 상기 제1콘택 플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 바텀 폭이 탑의 폭 보다 크게 되도록, 상기 콘택홀의 내벽을 HF 또는 NH4F를 포함한 용액으로 구성된 세정액으로 세정 처리하는 단계; 및
    상기 콘택홀 내에 도전막을 매립시켜, 상기 제1콘택 플러그와 콘택되는 제2콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 임의의 세정액에 대한 제2층간절연막과 제3층간절연막의 식각 속도는, 상기 제2층간절연막과 제3층간절연막을 형성하기 위한 퍼니스에서의 저온 증착시에 증착 온도 또는 소스를 변경시켜 조절하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 임의의 세정액에 대한 제2층간절연막과 제3층간절연막의 식각 속도는, 상기 제2층간절연막과 제3층간절연막을 형성하기 위한 플라즈마 화학기상증착시에 플라즈마 파워, 증착 온도 및 소스를 변경시켜 조절하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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