KR100641979B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

소정의 하부 구조를 가지는 반도체 기판 위에 절연층을 형성하는 단계, 절연층을 식각하여 수직홀과 수평홀을 형성하는 단계, 수직홀과 수평홀을 질화막으로 채워 지지대를 형성하는 단계, 절연층에 금속 배선을 형성하는 단계를 포함하는 다마신 배선층을 형성 단계, 다마신 배선층의 형성 단계를 여러 번 진행하는 단계, 절연층을 제거하는 단계, 그리고 다마신 배선층의 최상부층 위에 보호막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
금속 박막, 금속 배선, 베리어 금속막

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 더욱 상세하게는 층간 절연막의 구조를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀를 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀를 채우는 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선의 CD(critical dimension)가 점차적으로 작아짐으로 해서 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선을 용이하게 형성하기 위하여 도입된 것이 다마신 공정이다.
다마신 공정은 절연막의 접촉홀에 텅스텐 플러그를 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선 패턴이 형성될 부위의 상부 절연막만을 제거하며, 그 상부에 금속 박막을 증착한 다음 금속 박막을 평탄화함으로써 미세 패턴의 금속 배선층을 형성하는 것이다.
또한, 최근에는 텅스텐 플러그와 같은 금속 플러그의 형성없이 일체로 하부 도전막에 접속되는 금속 배선을 형성하기 위한 듀얼 다마신 공정이 도입되고 있다.
이와 같은, 금속 배선 형성시 기본틀이 되는 절연막은 USG(un-doped silicate glass), FSG(fluorine silicate glass) 등과 같은 물질로 구성할 수 있다. 그러나 반도체 소자의 고집적화가 진행됨에 따라 절연막의 두께 및 폭이 점점 줄어들어 금속 배선을 통하여 전달되는 전기 신호간에 간섭이 발생하게 된다.
또한, 이와 같은 절연 물질의 유전율은 3.9 내지 4.2정도이다. 이처럼, 높은 유전율은 반도체의 동작 속도를 저하하는 원인이 된다.
한편, 저유전 물질인 CSG(carbonate silicate glass), FC(fluorine amorphous carbon) 및 HSQ(hydrogen silsquioxane) 등의 물질을 금속 배선 형성의 절연막으로 사용할 경우, 이것은 막질이 불안정하고, 후속 열공정에 의해 손상되므 로 라이너(liner) 등의 추가 공정이 필요하므로, 반도체 소자의 수율을 저하시키고 원가를 증가하게 한다.
본 발명의 기술적 과제는 반도체 소자의 성능을 향상시킬 수 있는 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 절연층을 형성하는 단계, 상기 절연층을 식각하여 수직홀과 수평홀을 형성하는 단계, 상기 수직홀과 상기 수평홀을 질화막으로 채워 지지대를 형성하는 단계, 상기 절연층에 금속 배선을 형성하는 단계를 포함하는 다마신 배선층을 형성 단계, 상기 다마신 배선층의 형성 단계를 여러 번 진행하는 단계, 상기 절연층을 제거하는 단계, 그리고 상기 다마신 배선층의 최상부층 위에 보호막을 형성하는 단계를 포함한다
상기 지지대는 상기 금속 배선을 지지할 수 있다.
상기 한 개의 수직홀에 복수개의 상기 수평홀을 형성할 수 있다.
절연층은 산화막일 수 있다.
상기 절연층은 HF로 제거할 수 있다.
상기 다마신 배선의 최상부층의 상기 수평홀과 상기 수평홀 사이의 간격은 0.1um 이하로 형성할 수 있다.
상기 질화막은 SiN일 수 있다.
상기 SiN은 PECVD 방법으로 형성할 수 있다.
상기 PECVD는 300 내지 400도에서 SiH4, SiH2Cl2, NH3, N2 가스를 사용할 수 있다.
상기 보호막은 산화막 및 질화막으로 구성될 수 있다.
소정의 하부 구조를 가지는 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 지지대, 상기 지지대 사이에 형성되어 있는 금속 배선을 포함하는 복수개의 다마신 배선층, 그리고 상기 다마신 배선층 위에 형성되어 있는 보호막을 포함한다.
상기 지지대는 상기 금속 배선을 지지할 수 있다.
상기 지지대는 SiN 물질로 이루어질 수 있다.
상기 다마신 배선층은 공기를 절연물질로 할 수 있다.
상기 공기는 유전율이 1일 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(1) 위에 제1 산화막(2)을 형성한다.
그 다음, 도 2에 도시한 바와 같이, 제1 산화막(2)위에 감광막을 형성하고 패터닝한 다음, 이것을 마스크로 삼아 제1 산화막(2)을 식각하여 반도체 기판(1)과 수직 방향인 복수개의 제1 수직홀(3)을 형성하고, 감광막을 제거한다.
다음, 제1 산화막(2) 위에 감광막을 형성하고, 패터닝한다. 제1 산화막(2)은 감광막을 마스크로 삼아 식각하여 반도체 기판(1)과 평행하는 복수개의 제1 수평홀(4)을 형성한다. 하나의 제1 수직홀(3) 위에는 복수개의 제1 수평홀(4)이 형성된다.
다음, 도 3에 도시한 바와 같이, 제1 수직홀(3) 및 제1 수평홀(4)은 질화막을 채워 제1 지지대(5)를 형성한다.
이때, 제1 지지대(5)는 PECVD(plasma enhanced CVD) 장비를 이용하여 형성한다.
한 예로서, SiN으로 제1 지지대(5)를 형성할 경우, 300 내지 450도의 온도에서 SiH4, SiH2Cl2, NH3, N2 가스를 사용하여 형성하는 것이 바람직하다.
이어, 제1 수평홀(4)과 제1 수평홀(4) 사이의 B부분만 오픈된 감광막을 마스크로 하여 제1 산화막(2)을 식각하여 제1 비아홀(6)을 형성하고, 감광막을 제거한다. 그런 다음, 제1 비아홀(6)에 감광막을 채운 다음, 제1 수평홀(4)과 제1 수평홀(4) 사이의 A부분만 오픈된 감광막을 마스크로 삼아 제1 산화막(2)을 식각함으로 써 제1 금속배선이 형성될 제1 트렌치(7)를 형성하고, 제1 산화막(2) 위에 형성되어 있는 감광막 및 제1 비아홀(6)을 채우고 있는 감광막을 제거한다.
다음 단계는, 도 4에 도시한 바와 같이, 제1 비아홀(6) 및 제1 트렌치(7)에 금속 박막을 채워 제1 금속 배선(8)을 형성한다. 이와 같은 구조는 다마신 배선층이라 정의한다. 이와 같은, 다마신 배선층은 여러번 반복적으로 진행하여 다층 구조로 형성될 수 있다.
그 다음, 다마신 배선층이 형성되어 있는 반도체 기판(1) 상부 구조 전면에 제2 산화막(9)을 형성한다.
이어, 제2 산화막(9)위에 감광막을 형성하고 패터닝한 다음, 이것을 마스크로 삼아 제2 산화막(9) 하부의 질화막이 노출되도록 제2 산화막(9)을 식각하여 복수개의 제2 수직홀을 형성하고, 감광막을 제거한다. 이때, 제2 수직홀은 제1 수직홀(3)이 형성된 영역 위에 평행하게 형성한다.
다음, 제2 산화막(9) 위에 감광막을 형성하고, 패터닝한다. 제2 산화막(9)은 감광막을 마스크로 삼아 식각하여 복수개의 제2 수평홀을 형성한다. 하나의 제2 수직홀 위에는 복수개의 제2 수평홀이 형성된다.
그런 다음, 제2 수직홀 및 제2 수평홀을 질화막으로 채워 제2 지지대(10)를 형성한다.
이때, 제2 지지대(10)는 PECVD(plasma enhanced CVD) 장비를 이용하여 형성한다.
한 예로서, SiN으로 제2 지지대(10)를 형성할 경우, 300 내지 450도의 온도 에서 SiH4, SiH2Cl2, NH3, N2 가스를 사용하여 형성하는 것이 바람직하다.
이어, 제2 수평홀과 제2 수평홀 사이에 제2 비아홀 및 제2 트렌치를 형성하고 제2 비아홀 및 제2 트렌치를 금속 박막으로 채워 제2 금속 배선(11)을 형성한다.
그 다음, 반도체 기판(1) 상부 전면에 제3 산화막(12)을 형성한다.
이어, 제3 산화막(12)위에 감광막을 형성하고 패터닝한 다음, 이것을 마스크로 삼아 제3 산화막(12) 하부의 질화막이 노출되도록 제3 산화막(12)을 식각하여 복수개의 제3 수직홀(13)을 형성하고, 감광막을 제거한다. 이때, 제3 수직홀(13)은 제2 수직홀이 형성된 영역 위에 평행하게 형성된다.
다음, 제3 산화막(12) 위에 감광막을 형성하고, 패터닝한다. 여기서, 본 명세서에서 제3 산화막(12)은 다층 구조의 다마신 배선층의 최상부층이다.
제3 산화막(12)은 감광막을 마스크로 삼아 식각되어 복수개의 제3 수평홀(14)을 형성한다.
하나의 제3 수직홀(13) 위에는 복수개의 제3 수평홀(14)이 형성된다. 여기서, 복수개의 제3 수평홀(14) 사이의 간격(C)은 0.1um이하가 되도록 한다. 이에 따라, 후속 공정에서 보호 산화막(18)은 오버행(overhang)을 이용하여 다층 구조의 다마신 배선층의 최상부층 위에 면의 형태로 형성될 수 있다.
그런 다음, 도 5에 도시한 바와 같이, 제3 수직홀(13) 및 제3 수평홀(14)을 질화막으로 채워 제3 지지대(15)를 형성한다.
이때, 제3 지지대(15)는 PECVD(plasma enhanced CVD) 장비를 이용하여 형성 한다.
한 예로서, SiN으로 제3 지지대(15)를 형성할 경우, 300 내지 450도의 온도에서 SiH4, SiH2Cl2, NH3, N2 가스를 사용하여 형성하는 것이 바람직하다.
이어, 제3 수평홀(14)과 제3 수평홀(14)사이에 제3 비아홀 및 제3 트렌치를 형성하고 제3 비아홀 및 제3 트렌치를 금속 박막으로 채워 제3 금속 배선(16)을 형성한다.
그 다음, HF 식각액을 이용하여 제1, 제2 및 제3 산화막(2, 9, 12)을 제거한다.
이에 따라, 제1, 제2 및 제3 지지대(5, 10, 15)는 제1, 제2 및 제3 금속 배선(8, 11, 16)을 지지한다.
제1, 제2 및 제3 지지대(5, 10, 15)의 구조는 금속 배선을 지지하는 기계적 강도를 유지할 수 있는 범위에서 자유롭게 변경이 가능하다.
또한, 유전율이 1인 공기가 제1, 제2 및 제3 산화막(2, 9, 12)을 대신한다. 이에 따라, 반도체 소자의 동작 속도가 향상될 수 있다.
그 다음, 도 6에 도시한 바와 같이, 반도체 소자 상부 전면에 보호 산화막(18) 및 보호 질화막(19)을 순차적으로 형성한다.
보호 산화막(18) 및 보호 질화막(19)은 빛과 화학 약품 등으로부터 반도체 기판(1)의 손상을 방지한다.
본 발명에 따르면 다층 구조의 금속 배선 형성시 금속 배선을 지지하는 지지 대를 형성하고 금속 배선과 지지대 사이의 공간에 절연막 대신 유전율이 1인 공기로 채움으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (19)

  1. 소정의 하부 구조를 가지는 반도체 기판 위에 절연층을 형성하는 단계, 상기 절연층을 식각하여 수직홀과 수평홀을 형성하는 단계, 상기 수직홀과 상기 수평홀을 질화막으로 채워 지지대를 형성하는 단계, 상기 절연층에 금속 배선을 형성하는 단계를 포함하는 다마신 배선층을 형성 단계,
    상기 다마신 배선층의 형성 단계를 여러 번 진행하는 단계,
    상기 절연층을 제거하는 단계, 그리고
    상기 다마신 배선층의 최상부층 위에 보호막을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 지지대는 상기 금속 배선을 지지하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에서,
    상기 한 개의 수직홀에 복수개의 상기 수평홀을 형성하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에서,
    상기 절연층은 산화막인 반도체 소자의 금속 배선 형성 방법.
  5. 제4항에서,
    상기 절연층은 HF로 제거하는 반도체 소자의 금속 배선 형성 방법.
  6. 제3항 또는 제4항에서,
    상기 다마신 배선의 최상부층의 상기 수평홀과 상기 수평홀 사이의 간격은 0.1um 이하로 형성하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에서,
    상기 질화막은 SiN인 반도체 소자의 금속 배선 형성 방법.
  8. 제7항에서,
    상기 SiN은 PECVD 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  9. 제8항에서,
    상기 PECVD는 300 내지 400도에서 SiH4, SiH2Cl2, NH3, N2 가스를 사용하는 반도체 소자의 금속 배선 형성 방법.
  10. 제1항에서,
    상기 보호막은 산화막 및 질화막으로 구성되어 있는 반도체 소자의 금속 배선 형성 방법.
  11. 소정의 하부 구조를 가지는 반도체 기판,
    상기 반도체 기판 위에 형성되어 있는 판형의 제1 세로부, 상기 제1 세로부 상부의 좌우로부터 일정한 간격으로 돌출되어 있는 복수의 제1 가로부를 포함하는 복수의 제1 지지대,
    상기 제1 세로부 위에 형성되어 있는 판형의 제2 세로부, 상기 제2 세로부 상부의 좌우로부터 일정한 간격으로 돌출되어 있는 복수의 제2 가로부를 포함하는 복수의 제2 지지대,
    이웃하는 상기 제1 지지대 및 상기 제2 지지대 사이에 형성되어 있는 금속 배선, 및
    상기 제1 지지대, 상기 제2 지지대 및 상기 금속 배선 위에 형성되어 있는 보호막
    을 포함하는 반도체 소자.
  12. 제11항에서,
    상기 제1 지지대 및 상기 제2 지지대는 상기 금속 배선을 지지하는 반도체 소자.
  13. 제11항에서,
    상기 제1 및 제2 지지대는 SiN 물질로 이루어진 반도체 소자.
  14. 삭제
  15. 제11항에서,
    상기 공기는 유전율이 1인 반도체 소자.
  16. 제11항에서,
    상기 제1 지지대와 상기 제2 지지대 사이에 형성되며 적어도 한 층 이상인 제3 지지대를 더 포함하고,
    상기 제3 지지대는 상기 제1 세로부 위에 형성되어 있는 판형의 제3 세로부, 상기 제3 세로부 상부의 좌우로부터 일정한 간격으로 돌출되어 있는 복수의 제3 가로부를 포함하는 반도체 소자.
  17. 제11항 또는 제16항에서,
    이웃하는 상기 제1 가로부 및 이웃하는 상기 제3 가로부 사이의 간격은 이웃하는 상기 제2 가로부 사이의 간격보다 넓은 반도체 소자.
  18. 제17항에서,
    이웃하는 상기 제2 가로부 사이의 간격은 0.1㎛이하인 반도체 소자.
  19. 제11항 또는 제16항에서,
    상기 제1 세로부, 상기 제2 세로부 및 상기 제3 세로부와 상기 금속 배선 사이는 공기로 채워져 있는 반도체 소자.
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JP2008010534A (ja) * 2006-06-28 2008-01-17 Sony Corp 半導体装置およびその製造方法
KR20120131049A (ko) 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 비휘발성메모리장치 및 그 제조 방법
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Publication number Priority date Publication date Assignee Title
US6999936B2 (en) * 1997-05-06 2006-02-14 Sehr Richard P Electronic ticketing system and methods utilizing multi-service visitor cards
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
US6352916B1 (en) * 1999-11-02 2002-03-05 Micron Technology, Inc. Method of forming plugs in multi-level interconnect structures by partially removing conductive material from a trench
US6846741B2 (en) * 2002-07-24 2005-01-25 International Business Machines Corporation Sacrificial metal spacer damascene process
US6779721B2 (en) * 2002-09-20 2004-08-24 Eid Access, Inc. Systems and methods for managing security at plural physical locations

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