JPH10340579A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10340579A JPH10340579A JP9146942A JP14694297A JPH10340579A JP H10340579 A JPH10340579 A JP H10340579A JP 9146942 A JP9146942 A JP 9146942A JP 14694297 A JP14694297 A JP 14694297A JP H10340579 A JPH10340579 A JP H10340579A
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- Dram (AREA)
Abstract
を高速にした半導体記憶装置を提供する。 【解決手段】奇数側のメモリセルアレイからのデータ
は、+1の演算回路の遅延時間を無視した早いタイミン
グでデータ保持回路にラッチし、出力端子に出力する。
偶数側のメモリセルアレイからのデータは、与えられた
列アドレスが偶数の時は上記と同じ早いタイミングでデ
ータ保持回路にラッチし、列アドレスが奇数の時は+1
の演算回路の遅延時間分遅らせてデータ保持回路にラッ
チする。その場合は、偶数側の出力データの出力端子へ
の出力は奇数側の出力データの出力の後であるので、全
体の出力動作に影響を与えない。
Description
関し、特にSDRAM(Synchronized Dynamic Randum
Access Memory )のバーストモードにおける2ビット・
プリフェッチのアクセス時間を改善した半導体記憶装置
に関する。
RAMと称する。)は、システム側から供給されるクロ
ックに同期して内部動作を行うDRAMであり、通常の
DRAMよりも高速動作を可能にする。このSDRAM
は、システム側から更に動作モードを指定するコマンド
信号を与えられる。その与えられたコマンド信号を内部
でデコードすることにより、SDRAM側は、システム
側が要求している動作モードを判別し、指定された動作
モードに従って例えば読み出しデータを出力する。
がある。このバーストモードは、外部から与えられたア
ドレスに対して、そのアドレスを起点にして連続するア
ドレスの記憶データを出力するモードである。そして、
連続する出力ビットの数は、2ビット、4ビット、8ビ
ットと指定される。
をもとに、内部でそれに連続するアドレスを生成し、そ
のアドレスをデコードして記憶データを出力する。但
し、2ビットバーストモードで、1つの内部アドレスを
生成したり、4ビットバーストモードで、3つの内部ア
ドレスを生成したり、更に、8ビットバーストモード
で、7つの内部アドレスを生成することは非効率的であ
る。
アレイを奇数アドレス側のメモリセルアレイと偶数アド
レス側のメモリアレイとに分割し、バーストモードで
は、外部から与えられた或いは内部で生成したアドレス
に対して、最下位ビットを除いたアドレスを、奇数アド
レス側メモリセルアレイと偶数アドレス側メモリセルア
レイのコラムデコーダに与える。かかる構成にして、必
ず2ビットの記憶データを連続して出力することができ
る様にする。この構成は、2ビット・プリフェッチ回路
と呼ばれる。
プリフェッチ回路の例を示す図である。この例では、メ
モリセルアレイが、奇数アドレス側のメモリセルアレイ
10と偶数アドレス側のメモリセルアレイ20との分割
される。そして、それぞれのメモリセルアレイ10,2
0に対して、アドレス・プリデコーダ11,21とアド
レス・メインデコーダ12,22とが設けられる。更
に、それぞれのメモリセルアレイ10,20の出力が、
データバスアンプ13,14で増幅される。
クロックCLKに同期して動作する。従って、そのクロ
ックCLKを取り込むクロックバッファ30から出力さ
れるクロック31のタイミングにより、コマンド信号2
(comm)がコマンドラッチ・デコーダ32にラッチ
され、アドレス信号3(Add)(この例ではa0−a
9の10ビット)がアドレスバッファ33にラッチされ
る。そして、アドレスバッファ33からのアドレス信号
a3−a9が、コマンドラッチ・デコーダ32の生成す
るアドレスラッチクロック35のタイミングでアドレス
ラッチ38にラッチされる。また、同じクロック35に
よりアドレス信号a1,a2がアドレスラッチ・カウン
タ39にラッチされる。
側と偶数側のアドレスプリデコーダ11,21に与えら
れる。一方、アドレスa1,a2は、奇数側のアドレス
プリデコーダ11にそのまま与えられる。また、偶数側
のアドレスプリデコーダ21には、アドレスa1,a2
そのままのラッチアドレス44或いはアドレス演算回路
46でアドレスを1つ増加した新たなシフトアドレス4
8が、最下位アドレスa0の値に応じて、即ち、偶数か
奇数かに応じて、与えられる。
数側のデータバスアンプ23で増幅された偶数側記憶デ
ータ24が、出力データラッチ回路16にクロック56
のタイミングでラッチされ、そして、奇数側のデータバ
スアンプ13で増幅された奇数側記憶データ14が、出
力データラッチ回路26にクロック57のタイミングで
ラッチされ、偶数、奇数の順番に連続して出力される。
側記憶データ14が出力データラッチ回路16に、偶数
側記憶データ24が出力データラッチ回路26にそれぞ
れクロック56,57のタイミングでラッチされ、奇
数、偶数の順番に連続して出力される。
の回路の動作を示すタイミングチャートの図である。S
DRAMでは、外部クロックCLKの立ち上がりエッジ
に同期して読み出しを指示するコマンド信号2が与えら
れ、同じタイミングで外部アドレス3が与えられる。そ
して、時刻t1のタイミングでアドレスラッチ回路3
8,39から、ラッチされたアドレス42(a9−a
3)とアドレス44(a1,a2)とが出力される。
れた場合は、アドレスa1,a2に1を加えたシフトア
ドレス48を偶数側のアドレスプリデコーダ21に与え
る必要がある。図中、時刻t2でそのシフトアドレス4
8が生成される。その結果、奇数側のアドレス58(a
9−a1)は、時刻t2のタイミングで生成されていて
も、偶数側のアドレス60(a9−a1)は、時刻t3
になるまで生成されない。従って、両側のアドレス58
と60とが出そろってから、メモリセルアレイ10,2
0でのセルデータの読み出し時間tread後の、時刻
t4のタイミングで、データバスアンプのラッチ信号5
5が、クロック発生器54で生成されて、両方のデータ
がデータバスアンプ13,23でラッチされる。そし
て、読み出されたデータがクロック56のタイミングで
出力データラッチ回路16にラッチされ、その後、読み
出しデータがクロック57のタイミングで出力データラ
ッチ回路26にラッチされる。
クロックCLKの立ち上がりのタイミングから、出力D
OUTに最初の読み出しデータが出力される時刻t6ま
でのCAS遅延時間tCAC は、かなり長くなる。
した2ビットプリフェッチ動作が2回行われ、8ビット
バーストモードでは、上記した2ビットプリフェッチ動
作が4回行われる。そして、それぞれの2ビットプリフ
ェッチ動作で、上記したCAS遅延時間tCAC を要す
る。
したバーストモードでの読み出し時間として適切でな
く、CAS遅延時間tCAC の短縮が望まれる。
時の2ビットプリフェッチ動作を高速にした半導体記憶
装置を提供することにある。
ド時の2ビットプリフェッチ動作における最初の出力デ
ータが出力されるまでのCAS遅延時間が少なくとも短
縮された半導体記憶装置を提供することにある。
リセルアレイからのデータは、+1の演算回路の遅延時
間を無視した早いタイミングでデータ保持回路にラッチ
し、出力端子に出力する。また、偶数側のメモリセルア
レイからのデータは、与えられた列アドレスが偶数の時
は上記と同じ早いタイミングでデータ保持回路にラッチ
し、列アドレスが奇数の時は+1の演算回路の遅延時間
分遅らせてデータ保持回路にラッチする。その場合は、
偶数側の出力データの出力端子への出力は奇数側の出力
データの出力の後であるので、全体の出力動作に影響を
与えない。
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する2ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する偶数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路とを有し、前記第一の列アドレ
スの最下位ビットが奇数の時は、前記奇数側データ保持
回路の保持タイミングが、前記偶数側データ保持回路の
保持タイミングより早いことを特徴とする。
位ビットの次の第二、第三ビットについて、それらの組
み合わせを1つづつシフトする回路を設け、偶数側デコ
ーダ回路に、列アドレスが偶数の時はそのままの第二、
第三のビットのアドレスを与え、列アドレスが奇数の時
は1つシフトした組み合わせの第二、第三のビットのア
ドレスを与える。このシフト動作は、従来の如き演算動
作遅延時間を要しないので、偶数側も奇数側もそのCA
S遅延時間を短くすることができる。
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する2ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する奇数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路と、前記第一の列アドレスの少
なくとも2ビットの下位ビットをプリデコードするプリ
デコーダと、該プリデコードされた信号をラッチして前
記奇数側デコーダに与える奇数側アドレスラッチ回路
と、前記第一の列アドレスが偶数の時は前記プリデコー
ドされた第一の信号をラッチし、前記第一の列アドレス
が奇数の時は前記少なくとも2ビットの下位ビットを増
加させたアドレスをプリデコードした第二の信号をラッ
チし、前記第一または第二の信号を前記偶数側デコーダ
に与える偶数側アドレスラッチ回路とを有することを特
徴とする。
は、外部から与えられた或いは内部で生成された第一の
列アドレスに対応するメモリセルの第一のデータと、該
第一の列アドレスを増加させた第二の列アドレスに対応
するメモリセルの第二のデータとを連続して出力する2
ビットプリフェッチ機能を有する半導体記憶装置におい
て、奇数の列アドレスに対応するメモリセルを有する奇
数側メモリセルアレイと、前記奇数側メモリセルアレイ
に対応する奇数側列アドレスデコーダと、前記奇数側メ
モリセルアレイからの読み出しデータを保持する奇数側
データ保持回路と、偶数の列アドレスに対応するメモリ
セルを有する奇数側メモリセルアレイと、前記偶数側メ
モリセルアレイに対応する偶数側列アドレスデコーダ
と、前記偶数側メモリセルアレイからの読み出しデータ
を保持する偶数側データ保持回路と、前記第一の列アド
レスの少なくとも2ビットの下位ビットをプリデコード
した第一の信号をラッチして前記奇数側デコーダに与え
る奇数側アドレスラッチ回路と、前記第一の列アドレス
が偶数の時は前記第一の信号をラッチし、前記第一の列
アドレスが奇数の時は前記第一の信号をシフトさせた第
二の信号をラッチして、前記第一または第二の信号を前
記偶数側デコーダに与える偶数側アドレスラッチ回路と
を備えたアドレスラッチ回路とを有することを特徴とす
る。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
明する為のタイミングチャートを示す図である。図1に
は、行側と列側の動作を含むメモリ全体の動作が示され
る。SDRAMでは、外部クロック1に同期して、外部
からコマンド信号2や、行アドレス4,列アドレス3等
が与えられる。図1に示した2ビットバーストモードで
の読み出し動作では、最初に、クロック1の立ち上がり
エッジに同期してアクティブ・コマンド及び行アドレス
4が与えられる。従って、それ以降ワード線が選択され
てHレベルに駆動される。その状態が/RASに示され
る。
同期して、読み出しコマンド(リード・コマンド)及び
列アドレス3が与えられる。それ以降は、列側のアドレ
スデコードt11、ビット線の選択t12、データバス
上の読み出されたデータの読み出しt13及び出力デー
タラッチ回路からの読み出しデータの出力t14を経
て、出力DOUTに2つのデータが連続して出力され
る。上記の時間t11〜t14が、列側のCAS遅延時
間tCAC である。
状態の期間は、データバス線やデータバスアンプ等の列
側の回路は、1つの状態しかとることができない。しか
し、この2ビットプリフェッチ構成にすることで、1つ
の列アドレスに対して2つの連続アドレスの記憶データ
を読み出すことができ、全体のアクセス時間を短縮する
ことができる。
る列アドレスを示す図表である。2ビットプリフェッチ
回路では、与えられる列アドレスに対して、そのアドレ
スの列の記憶データと、そのアドレスの次のアドレスの
列の記憶データとを連続して出力する。従って、与えら
れた列アドレスに対して、その次のアドレスを生成する
必要がある。
スa2,a1,a0である。真ん中のコラムが、第一の
読み出し用のアドレスa2,a1,a0であり、右側の
コラムが、第二の読み出し用のアドレスa2,a1,a
0である。与えられるアドレスは、外部から与えられる
アドレスの場合もあれば、内部で生成されるアドレスの
場合もある。
1,a0)=(0,0,0)とすると、第一のアドレス
はそれと同じの(0,0,0)、そして、第二のアドレ
スは(0,0,1)となる。従って、最初に読み出され
るデータは、偶数側のメモリセルアレイのデータであ
り、後で読み出されるデータは奇数側のメモリセルアレ
イのデータになる。上記の場合は、奇数側のデコーダ及
び偶数側のデコーダには、共に(a2,a1)=(0,
0)を与えればよい。
1,a0)=(0,0,1)とすると、第一のアドレス
はそれと同じの(0,0,1)、そして、第二のアドレ
スは(0,1,0)となる。従って、最初に読み出され
るデータは、奇数側のメモリセルアレイのデータであ
り、後で読み出されるデータは偶数側のメモリセルアレ
イのデータになる。上記の場合は、奇数側のデコーダに
(a2,a1)=(0,0)を与え、偶数側のデコーダ
に(a2,a1)=(0,1)を与える必要がある。
1,a0)=(0,1,1)とすると、第一のアドレス
はそれと同じの(0,1,1)、そして、第二のアドレ
スは(1,0,0)となる。従って、最初に読み出され
るデータは、奇数側のメモリセルアレイのデータであ
り、後で読み出されるデータは偶数側のメモリセルアレ
イのデータになる。この場合は、奇数側のデコーダに
(a2,a1)=(0,1)を与え、偶数側のデコーダ
に(a2,a1)=(1,0)を与える必要がある。
アドレスが、偶数アドレスの場合は、偶数側のデコーダ
と奇数側のデコーダには最下位ビットa0を除いた列ア
ドレスa2,a1を与えれば、連続するアドレスのデー
タを読み出すことができる。一方、与えられたアドレス
が、奇数アドレスの場合は、偶数側のデコーダには列ア
ドレス(a2,a1)に+1した新たな列アドレス(a
2,a1)を生成する必要がある。しかも、その+1の
演算には(a2,a1)=(0,1)の場合の様に桁上
げ処理が必要な場合がある。
られた列アドレスに対して、+1演算回路46で+1処
理されたシフトアドレス48を生成し、与えられたアド
レスの最下位ビットa0が、0の場合(偶数アドレス)
の場合と1の場合(奇数アドレス)とで偶数側のデコー
ダに与える列アドレスa2,a1を切り換えている。同
様に、出力側の出力データラッチ回路16,26へのデ
ータバスアンプ13,23の出力のラッチの順番も最下
位ビットa0が0か1かで切り換えている。
ットプリフェッチ回路を示す図である。図3中には、図
13に対応する部分には同じ引用番号を付している。図
3の回路は、クロック1のタイミングでコマンド2やア
ドレス3がそれぞれのバッファ32,33に取り込ま
れ、アドレスa9−a3がアドレスラッチ回路38に、
アドレスa2,a1がアドレスラッチ・カウンタ39に
ラッチされることは、図13の回路と同様である。ま
た、それぞれのメモリセルアレイ10,20からの読み
出しデータが、対応するデータ保持回路であるデータバ
スアンプ13,23でラッチされ、偶数アドレス(a0
=0)の時と奇数アドレス(a0=1)の時とで、対応
する出力データラッチ回路16,26にそのデータがラ
ッチされることも、図13の回路と同様である。
3,23にラッチタイミングを与えるデータバスアンプ
・データラッチ信号551,552が、第二及び第三の
クロック生成回路541,542により別々に生成され
る点で、図13の従来例と異なる。しかも、本実施の形
態例では、偶数アドレス(a0=0)が与えられる場合
は、第一のクロック生成回路52からの早いタイミング
のクロック521に基づいて第二及び第三のクロック生
成回路541,542がデータラッチ信号551,55
2を生成する。そして、奇数アドレス(a0=1)が与
えられる場合は、第一のクロック生成回路52からの早
いタイミングクロック521に基づいて第二のクロック
生成回路541が奇数側のデータラッチ信号551を生
成し、遅延バッファ531により生成された遅延したタ
イミングクロック532に基づいて第三のクロック生成
回路542が偶数側のデータラッチ信号552を生成す
る。早いタイミングのタイミングクロック521と遅延
したタイミングクロック532とは、最下位アドレスa
0が0か1かに応じて切り替わるスイッチ533を介し
て、第三のクロック生成回路542に与えられる。
+1演算回路46により生成されるアドレスa1,a2
のシフトアドレス48は不要であるので、演算回路46
での演算時間を考慮せずに、早いタイミングで偶数側及
び奇数側のメモリセルアレイ20,10のデータをデー
タバスアンプ23,13にラッチする。
奇数側のアドレスプリデコーダ11は、与えられたアド
レスa9−a1をそのまま与えられてデコードし、奇数
側のメモリセルアレイ10からの出力データが早いタイ
ミングで奇数側のデータ保持回路のデータバスアンプ1
3にラッチされる。従って、最初に出力されるべき奇数
側の出力データは、演算回路46での演算時間を待つこ
となく、出力端子DOUTに生成される。そして、偶数
側のアドレスプリデコーダ21は、演算回路46で+1
増加して生成されるシフトアドレス48を与えられてデ
コードし、遅延したタイミングで偶数側のメモリセルア
レイ20からの出力データがデータバスアンプ23にラ
ッチされる。但し、偶数側のデータは、出力端子DOU
Tに奇数側のデータの出力の後に出力されるので、偶数
側のデータバスアンプ23でのラッチのタイミングが遅
延していても、全体のアクセス時間に影響はない。
の、図3の実施の形態例の回路の動作を示すタイミング
チャート図である。偶数アドレスが外部から与えられ或
いは内部で生成されて与えられた場合は、図2の図表に
て説明した通り、最下位アドレスa0を無視して、単純
にアドレスa1−a9を両方のアドレスプリデコーダ1
1,21に与えることができる。従って、演算回路46
の演算結果を待つことなく、両方のメモリセルアレイ2
0,10のデータを早いタイミングでほぼ同時にデータ
バスアンプ23,13でラッチすることができる。
の立ち上がりエッジのタイミングで、リードコマンド2
とアドレス3が、それぞれコマンドラッチ・デコーダ3
2及びアドレスバッファ33にラッチされる。コマンド
ラッチ・デコーダ32により生成されるアドレスラッチ
クロック35のタイミングt1で、アドレスラッチ回路
38に上位アドレスa9−a3(42)がラッチされ、
アドレスラッチ・カウンタ回路39に下位アドレスa
2,a1(44)がラッチされる。図4の例では、上位
アドレスa9−a3が「1111111 」であり、下位アドレ
スa2,a1が「11」である。
4は、そのまま偶数側のアドレスプリデコーダ21と奇
数側のアドレスプリデコーダ11とに与えられる。従っ
て、時刻t2のタイミングで、両方のデコード動作が終
了し、デコード済みの偶数側アドレス60と奇数側アド
レス58とが、それぞれ偶数側メモリセルアレイ20と
奇数側メモリセルアレイ10とに同時に与えられる。時
刻t3から奇数側のメモリセルアレイ内のセルデータ読
み出し時間treadodd 後に、奇数側のデータバスアンプ
13にデータラッチ信号551が与えられる。同様に、
時刻t3から偶数側メモリセルアレイ内のセルデータ読
み出し時間treadeven後に、偶数側のデータバスアンプ
23にデータラッチ信号552が与えられる。上記デー
タラッチ信号551,552は、共に、早いタイミング
の信号521をもとに、第二のクロック生成回路541
と第三のクロック生成回路542により生成される。
奇数側の出力データ14も偶数側の出力データ24も確
定する。この例では、偶数アドレスが与えられる場合で
あるので、時刻t5のタイミングで発生する第一の出力
クロック56で、偶数側のデータバスアンプ23にラッ
チされた偶数側出力データ24が出力データラッチ回路
16にラッチされ、時刻t6のタイミングで出力端子D
OUTに出力される。更に、その後、時刻t7のタイミ
ングで発生する第二の出力クロック57で、奇数側のデ
ータバスアンプ13にラッチされた奇数側出力データ1
4が出力データラッチ回路26にラッチされ、時刻t8
のタイミングで出力端子DOUTに出力される。
と明らかな通り、図4の例では、図13において必要と
していた時刻t1からt2までの演算回路46でのカウ
ントアップ演算時間の遅延が存在しない。そして、本実
施の形態例の時刻t1から最初の偶数側データが出力さ
れる時刻t6までの時間は、従来例の図13での時刻t
2から時刻t6までと同等である。従って、クロックC
LKの立ち上がりエッジから最初に偶数側データが出力
される時刻t6までのCAS遅延時間tCAC は、従来例
よりも短くなる。
の、図3の実施の形態例の回路の動作を示すタイミング
チャート図である。奇数アドレスが外部から与えられ或
いは内部で生成されて与えられた場合は、図2の図表に
て説明した通り、アドレスa1−a9がそのまま奇数側
アドレスプリデコーダ11に与えられ、アドレスa3−
a9と+1の演算が行われたシフトアドレスa1,a2
とが偶数側のアドレスプリデコーダ21に与えられる。
そして、奇数側のメモリセルアレイ10の出力データが
先に出力端子DOUTに出力され、偶数側の出力データ
24がその後で出力端子DOUTに出力される。従っ
て、奇数側のメモリセルアレイ10の出力データは、演
算回路46の演算結果を待つことなく、早いタイミング
で奇数側データバスアンプ13でラッチすることができ
る。一方、偶数側の出力データは、演算回路46の演算
時間分遅れたタイミングで、偶数側データバスアンプ2
3でラッチされる。
の立ち上がりエッジのタイミングで、リードコマンド2
とアドレス3が、それぞれコマンドラッチ・デコーダ3
2及びアドレスバッファ33にラッチされる。コマンド
ラッチ・デコーダ32により生成されるアドレスラッチ
クロック35のタイミングt1で、アドレスラッチ回路
38に上位アドレスa9−a3(42)がラッチされ、
アドレスラッチ・カウンタ回路39に下位アドレスa
2,a1(44)がラッチされる。図5の例では、上位
アドレスa9−a3が「1111111 」であり、下位アドレ
スa2,a1が「11」である。ここまでは、図4の偶数
アドレスの場合と同様である。
でアドレスa9−a1がラッチされると、奇数側のアド
レスプリデコーダ11にそのままのアドレス42,44
が与えられ、プリデコード時間後の時刻t2でデコード
された奇数側アドレス58が奇数側のメモリセルアレイ
10に与えられる。そして、セルデータの読み出し時間
treadodd 後の時刻t4odd に生成されるデータラッチ
信号551のタイミングで、出力データが奇数側データ
バスアンプ13にラッチされる。その奇数側のラッチデ
ータ14は、時刻t5に生成される出力クロック56の
タイミングで、出力データラッチ回路16にラッチさ
れ、出力DOUTに出力される。従って、CAS遅延時
間tCAC は、演算回路46のカウントアップに必要な時
間を含んでおらず、図4の偶数アドレスが与えられた場
合と同じ最短の時間になる。
には、アドレスa9−a3と共に、演算回路46で+1
カウントアップされたシフトアドレスa2,a1が与え
られる。従って、プリデコード動作は、シフトアドレス
48が生成される時刻t2以降に開始されて、デコード
された偶数側アドレス60は、奇数側よりも遅れた時刻
t3で偶数側メモリセルアレイ20に与えられる。従っ
て、それからセルデータ読み出し時間treadeven後の時
刻t4evenに生成されるデータラッチ信号552のタイ
ミングで、出力データが偶数側データバスアンプ23に
ラッチされる。その偶数側のラッチデータ24は、時刻
t7に生成される出力クロック57のタイミングで、出
力データラッチ回路26にラッチされ、出力DOUTに
出力される。
出力データがデータバスアンプ23にラッチされるタイ
ミングt4evenは、奇数側のタイミングt4odd よりも
演算回路46のカウントアップ動作時間分だけ遅れてい
るが、奇数側の出力データ14が先に出力端子DOUT
に出力されるので、偶数側の出力データ24が出力デー
タラッチ回路26にラッチされる時刻t7には十分間に
合う。従って、奇数側のデータを出力してから偶数側の
データを出力するという全体の動作に対して、演算回路
46でのカウントアップ動作の遅れは、何ら影響を与え
ない。
542により、遅延バッファ531で遅延した信号53
2に基づいてラッチ信号552が生成される。この偶数
側のラッチ信号552は、奇数側のラッチ信号551よ
りも演算回路46でのカウントアップ動作時間分だけ遅
れたタイミングを持つ。
れる場合も、図5で示した奇数アドレスが与えられる場
合も、最初の出力データが出力端子DOUTに出力され
るまでのCAS遅延時間tCAC は、演算回路46の演算
時間による遅延がない最短の時間となる。
50を含む演算回路501の回路例を示す図である。図
中、ゲートに丸印が付されているのがP型MOSトラン
ジスタを示す。図6の回路の上半分が、ラッチアドレス
44のアドレスa1を入力して、最下位アドレスa0に
応じて生成されるシフトアドレス48またはアドレス4
4のアドレスa1を生成する回路であり、下半分がアド
レスa2についての同様の回路である。
いて説明する。図2の図表にて説明した通り、アドレス
a1は、偶数アドレス(a0=0)が与えられた時はそ
のまま変更せずに偶数側アドレスプリデコーダ21に与
えられる。また、奇数アドレス(a0=1)が与えられ
た時は、その論理を反転して偶数側アドレスプリデコー
ダ21に与えられる。
ッチ70,71はアドレスa0=0の時に導通し、CM
OSスイッチ73,74はアドレスa0=1の時に導通
する。NANDゲート75にはアドレスa0とシーケン
シャルモード信号sqとが入力される。シーケンシャル
モード信号sqは、バーストモード動作を有効にする為
の制御信号である。従って、シーケンシャルモード信号
sqが1であり、アドレスa0が0の時は、NANDゲ
ート75の出力が1(Hレベル)となり、CMOSスイ
ッチ70,71が導通、スイッチ73,74が非導通と
なる。従って、アドレスa1は、そのままラッチ信号1
00のLレベルのタイミングで、インバータ80とCM
OSインバータ81,84からなるラッチ回路にラッチ
される。即ち、ラッチ信号100により、CMOSスイ
ッチ77,78は導通し、インバータ81,84が活性
化される。
であり、アドレスa0が1の時は、NANDゲート75
の出力が0(Lレベル)となり、CMOSスイッチ7
0,71が非導通、スイッチ73,74が導通となる。
従って、アドレスa1は、インバータ72によって反転
されて、ラッチ信号100のLレベルにより上記したラ
ッチ回路にラッチされる。
て、アドレスa1のそのままの信号44か或いは反転し
たシフトアドレス48かが生成される。
て説明する。図2の図表にて説明した通り、アドレスa
2は、下位アドレスa0,a1が(1,1)の時は、桁
上げにより反転論理値となり、下位アドレスa0,a1
が(1,1)以外の時は、桁上げは発生せずに、そのま
まの論理値となる。
あり、且つ下位アドレスa0,a1が(1,1)以外の
時は、NANDゲート90の出力は1(Hレベル)とな
る。その結果、CMOSスイッチ85,86が導通し
て、ラッチ信号101のLレベルのタイミングで、アド
レスa2がそのままインバータ95とCMOSインバー
タ96,99からなるラッチ回路にラッチされる。
り、且つ下位アドレスa0,a1が(1,1)の時は、
NANDゲート90の出力は0(Lレベル)となる。そ
の結果、CMOSスイッチ88,89が導通して、ラッ
チ信号101のLレベルのタイミングで、インバータ8
7によるアドレスa2の反転論理値が、インバータ95
とCMOSインバータ96,99からなるラッチ回路に
ラッチされる。
組み合わせに応じて、アドレスa2がそのままの信号4
4か或いは反転したシフトアドレス48かが生成され
る。
プ回路と出力データラッチ回路との関係を特に示した半
導体記憶装置の全体を示す図である。図3内の回路と対
応する部分には、同じ引用番号を付した。
バッファ33にクロック31のタイミングで取り込ま
れ、ラッチ回路38,39を介してプリデコーダ11,
21に与えられる。尚、この例では、図3中の回路50
1は省略されている。また、外部アドレス3は、列側の
アドレスである。プリデコーダ11,21の出力はアド
レスメインデコーダ12,22に与えられ、デコードさ
れた選択信号58,60が、メモリセルアレイ10,2
0に与えられる。
ワード線WL0,WL1とビット線BL0,BL1との
交差部にメモリセルMCが配置される。図示されない行
側のアドレスがデコードされて選択されたワード線WL
が立ち上がる。その結果、メモリセルMCの容量に蓄積
された電荷に応じて、ビット線BLに電位の変動をもた
らす。そして、ビット線対BL0,BL1の差動信号が
センスアンプSAで感知されて増幅される。メインデコ
ーダ12,22からの選択信号58,60により、ビッ
ト線トランスファーゲート101,102が導通し、セ
ンスアンプSAで増幅された出力データが、データバス
線DB0,DB1に出力される。そして、このデータバ
ス線DB0,DB1に出力された出力データが、データ
ラッチ信号551,552のタイミングでデータバスア
ンプ13,23により増幅されラッチされる。
3,23は、カレントミラー回路103,104及び1
09,110を有する2つの差動アンプと、その出力1
15,116をラッチするNANDゲート117,11
8よりなるラッチ回路から構成される。
共通接続されたN型トランジスタ105,106及び1
11,112に供給される。そして、データラッチ信号
551,552によりトランジスタ114及び108が
導通し、差動アンプが活性化すると、トランジスタ10
5または106の一方が導通し、また、トランジスタ1
11または112の一方が導通する。その結果、それぞ
れの差動アンプの出力115と116とに逆相の信号が
生成され、その逆相の信号が交差接続された2つのNA
NDゲート117,118からなるラッチ回路にラッチ
される。
9により反転され、スイッチ15,25により出力デー
タラッチ回路16,26に供給される。スイッチ15,
25は、CMOSスイッチ120,121及び122,
123からなり、最下位アドレスa0によって、選択的
に導通、非導通となる。スイッチ122,123には、
他方のメモリセルアレイからのデータバスアンプの出力
信号が供給される。図3にて説明した通り、最下位アド
レスa0の論理に応じて、偶数側か奇数側の出力データ
が出力データラッチ回路16,26に、出力クロック5
6,57のHレベルのタイミングでトランジスタ125
が導通してラッチされる。
出力DOUTまでの読み出しデータの流れである。
の実施の形態例では、下位アドレスa2,a1に対して
+1の演算を演算回路46で行った。しかし、図2の図
表で示した通り、わずかに8種類の入力アドレスに対し
て、奇数側アドレスと偶数側アドレスを形成すればよ
い。従って、汎用性のある+1演算回路ではなく、8種
類の組み合わせのアドレスa0,a1,a2を、奇数側
と偶数側アドレスに変換する回路を設けることで、与え
られるアドレスが奇数であっても偶数であってもCAS
遅延時間を短くすることができる。
図である。第二の実施の形態例では、かかる変換回路5
02を設け、データバスアンプのラッチ信号553は、
奇数側も偶数側も同じ早いタイミングで生成される。奇
数側と偶数側のラッチ信号553は同じクロック発生回
路543で生成されるが、図13の従来例とは異なり、
ラッチ信号553は早いタイミングで生成される。
対して最下位アドレスa0の論理に応じて変換動作を行
う変換回路502を設けている点と、同じデータラッチ
信号553がクロック発生回路543で生成されて奇数
側と偶数側のバスデータアンプ13,23に与えられる
点とで、図3の第一の実施の形態例と異なる。この変換
回路502は、基本的には、最下位アドレスa0=0
(偶数アドレス)の場合は、同じアドレスa1,a2を
そのまま奇数側と偶数側のデコーダ11,21に与え、
最下位アドレスa0=1(奇数アドレス)の場合は、a
2,a1をそのまま奇数側のデコーダ11に与え、偶数
側のデコーダ21に(0,0)を(0,1)に、(0,
1)を(1,0)に、(1,0)を(1,1)に、
(1,1)を(0,0)に、それぞれ変換して与える。
即ち、この変換は、4種類のアドレスa2,a1の組み
合わせを1つづつシフトした別の組み合わせに置き換え
ることで可能である。特に、本実施の形態例では、変換
回路502は、アドレスa2,a1をプリデコードし
て、4種類のプリデコード信号を最下位アドレスa0の
論理に応じてシフト変換する。
スバッファ33でクロック31のタイミングでラッチさ
れ、プリデコーダ381に与えられる。そこで、適宜プ
リデコードされた信号421がアドレスラッチ回路38
2に一旦ラッチされる。そのラッチされたプリデコード
信号422は、奇数側と偶数側のアドレスデコーダ1
1,21に与えられる。
ク35のタイミングでプリデコーダ391に与えられ、
4ビットの第一のプリデコード信号441と、それをシ
フト変換した第二のプリデコード信号442とが生成さ
れる。奇数側のアドレスラッチ・カウンタ392には、
第一のプリデコード信号441が与えられる。また、偶
数側のアドレスラッチ・カウンタ393には、第一のプ
リデコード信号441または第二のプリデコード信号4
42が最下位アドレスa0の論理に応じて選択されて与
えられる。
タ392からのプリデコード信号443が奇数側のアド
レスデコーダ11に与えられ、偶数側のアドレスラッチ
・カウンタ393からのプリデコード信号444が偶数
側のアドレスデコーダ21に与えられる。
て選択された列の出力データが、奇数側データバスアン
プ13に、データラッチ信号553のタイミングでラッ
チされる。また、同様に、偶数側のデコード信号60に
従って選択された列の出力データが、偶数側データバス
アンプ23に、データラッチ信号553のタイミングで
ラッチされる。両側のデータバスアンプ13,23は、
同じデータラッチ信号553のタイミングでラッチされ
る。しかも、変換回路502の動作は、演算回路の如く
桁上げなどの複雑な動作を必要としないので、遅延する
ことなくシフト変換されたプリデコード信号441,4
42を生成することができる。従って、データラッチ信
号553は、演算回路で必要としたカウントアップの遅
延時間のない早いタイミングの信号となる。
チャートを示す図である。上記した通り、クロック1の
立ち上がりエッジに同期して、読み出しコマンド2と外
部アドレス3とがそれぞれのバッファ回路32,33に
ラッチされる。そして、そのラッチが完了した時刻t1
から時刻t3までの間に、上位アドレスa9−a3につ
いては、プリデコーダ回路381でプリデコードされ、
アドレスラッチ回路382でラッチされ、更にアドレス
デコーダ11,12及び21,22でデコードされて、
デコード信号58,60が生成される。
は、時刻t1からt2までの間に、変換回路502によ
るプリデコードと最下位アドレスa0の論理によるシフ
ト変換、及びアドレスデコーダ11,12及び21,2
2によるデコードが行われて、デコード信号58,60
が生成される。最下位アドレスa0の論理によるシフト
変換は、後述する通り特別の回路構成ではなく、プリデ
コード信号の接続を1ビットシフトするだけであり、演
算回路の如き遅延時間は発生しない。
時間treadodd,treadeven経過後の時刻t4に、データ
ラッチ信号553のタイミングで、奇数側メモリセルア
レイ10からの出力データが奇数側データバスアンプ1
3でラッチされ、偶数側メモリセルアレイ20からの出
力データが偶数側データバスアンプ23でラッチされ
る。その後、図9の例では、外部アドレスが奇数である
ので、奇数側の出力データ14が出力クロック56のタ
イミングで出力データラッチ回路16にラッチされて出
力され、その後、偶数側の出力データ24が出力クロッ
ク57のタイミングで出力データラッチ回路26にラッ
チされて出力される。従って、リードコマンドが取り込
まれたクロック1の立ち上がりから最初の出力データが
出力されるまでのCAS遅延時間tCAC は、従来例より
も演算時間分短くなっている。
概略回路を示す図である。図8の各部に対応する部分に
は、同じ引用番号を付している。この変換回路は、アド
レスa1,a2がアドレスバッファ331,332でラ
ッチされて、逆相の信号a1,/a1,a2,/a2が
生成される。それらの逆相信号はプリデコーダ391に
与えられ、4ビットのプリデコード信号441が生成さ
れる。図中では、この4ビットのプリデコード信号44
1には、ca20cz, ca21cz, ca22cz, ca23czの番号が与え
られる。奇数側のアドレスラッチ回路392には、それ
らのプリデコード信号441がそのまま与えられる。ま
た、奇数側のアドレスラッチ回路392には、内部アド
レスカウンタ394からのカウントアップされた内部プ
リデコード信号441iが与えられる。そして、外部ア
ドレス活性化信号extp0zと内部アドレス活性化信号intp
0zとにより、プリデコード信号441または内部プリデ
コード信号441iが選択される。従って、4ビットま
たは8ビットバーストモードのコマンド信号が与えられ
た時は、所定のタイミングで内部アドレス活性化intp0z
が活性化される。
ット、4ビット、8ビットとある。従って、4ビット或
いは8ビットの場合は、内部でアドレスa2,a1,a
0をカウントアップする必要がある。その場合は、内部
アドレスカウンタ394からのカウントアップしたプリ
デコード信号441iが内部アドレス活性化信号intp0z
により選択される。
デコード信号443を1ビットシフトした信号を内部プ
リデコード信号441iとして生成する。従って、信号
bca20z, bca21z, bca22z, bca23zが、1ビットずれて内
部アドレスカウンタ394に与えられる。内部アドレス
カウンタ394では、後述するラッチ信号によりその入
力されるプリデコード信号443がラッチされる。
プリデコーダ391の第一のプリデコード信号441
と、それを1ビットシフトした第二のプリデコード信号
442とが与えられる。第二のプリデコード信号442
は、単に配線を1ビットずらしてアドレスラッチ回路3
93に接続されるだけである。また、偶数側のアドレス
ラッチ回路393には、内部アドレスカウンタ394の
カウントアップされた第一の内部プリデコード信号44
1iと、それを1ビットシフトした第二の内部プリデコ
ード信号442iとが与えられる。第二のプリデコード
信号442iは、単に配線を1ビットずらしてアドレス
ラッチ回路393に接続されるだけである。
或いは内部プリデコード信号441i、442iの選択
が、前述した外部アドレス活性化信号extp0zと内部アド
レス活性化信号intp0zとにより行われる。更に、第一の
プリデコード信号441,441i或いは第二のプリデ
コード信号442,442iの選択が、最下位アドレス
a0若しくはそれを遅延回路395で遅延させた遅延信
号bca00zにより行われる。
から生成されたプリデコード信号441,442が外部
アドレス活性化信号extp0zにより選択され、内部アドレ
スカウンタ394から生成された内部プリデコード信号
441i,442iが内部アドレス活性化信号intp0zに
より選択される。同様に、最下位アドレスa0=0の時
に、第一のプリデコード信号441,441iが選択さ
れ、最下位アドレスa0=1の時に、1ビットシフトさ
れた第2のプリデコード信号442,442iが選択さ
れる。
トされた第二のプリデコード信号442,442iを形
成するためには、単にその配線をずらすだけでよいの
で、特に1ビットシフトの為の演算回路を必要としな
い。従って、1ビットシフトする変換に、特別の遅延時
間を要することはない。
1,392,393,394の内部を示した図である。
図11と図12は、回路393と394の一部が重複し
ているが、両図を合体することにより、図10が完成す
る。アドレスバッファ33は、カレントミラー回路を利
用した差動増幅器33aとクロック31によりラッチさ
れるシンクロナイズドフリップフロップ33bとから構
成される。プリデコーダ391は、アドレスバッファ3
3からの出力の組み合わせを入力する4つのNANDゲ
ートから構成される。内部アドレスカウンタ394は、
シーケンシャルモード信号seqzによりCMOSスイ
ッチ140が制御される構成である。
下位アドレスa0により導通、非導通されるCMOSス
イッチ130と、遅延された最下位アドレスbca00zによ
り導通、非導通されるCMOSスイッチ131とを有す
る。これらのスイッチは、アドレスa0の論理に応じ
て、上記した通り、第一或いは第二のプリデコード信号
を選択する。偶数側のアドレスラッチ回路393は、更
に、外部アドレス活性化信号extp0zにより導通するCM
OSスイッチ132と、プリデコード信号441,44
2をラッチするラッチ回路133とを有する。更に、内
部アドレス活性化信号intp0zにより導通するCMOSス
イッチ134と、内部プリデコード信号441i,44
2iをラッチするラッチ回路135とを有する。
部アドレス活性化信号extp0zにより導通するCMOSス
イッチ132と、プリデコード信号441,442をラ
ッチするラッチ回路133とを有し、更に、内部アドレ
ス活性化信号intp0zにより導通するCMOSスイッチ1
34と、内部プリデコード信号441i,442iをラ
ッチするラッチ回路135とを有する。これらの構成
は、偶数側のアドレスラッチ回路393と同様である。
そして、奇数側のアドレスラッチ回路392には、偶数
側の様な最下位アドレスa0に応じて選択する為のスイ
ッチは設けられていない。
a1,a2をプリデコードした信号を1ビットシフトし
た。しかし、アドレスa1,a2を取り込んだアドレス
バッファ回路33からの出力の組み合わせ(4種類)を
ずらしてプリデコーダに与えてもよい。そして、第一と
第二のプリデコード信号が生成される。但し、その場合
は、内部アドレスカウンタは与えられたアドレスをカウ
ントアップする動作を必要とする。従って、プリデコー
ダ回路391によってプリデコードされた信号を1ビッ
トシフトする回路構成にすると、内部アドレスカウンタ
の構成を単純にすることができる。
ビットプリフェッチ回路において、偶数アドレスが与え
られた場合も、奇数アドレスが与えられた場合も、最初
の出力データが出力端子DOUTに生成されるタイミン
グを早くすることができる。従って、スペック上のCA
S遅延時間tCAC を短くすることができる。
て、列アドレスの下位アドレスa1,a2から、最初に
出力される第一アドレスと2番目に出力される第二アド
レスとを変換することで、+1演算動作を行うことな
く、デコーダ回路に適切なアドレスを与えることがで
き、出力データが出力端子DOUTに生成されるタイミ
ングを早くすることができる。
デコードした信号とそれを1ビットずらした信号とを最
下位アドレスa0の論理に応じて選択することで、回路
構成を簡素化することができ、スペック上のCAS遅延
時間tCAC を短くすることができる。
イミングチャートを示す図である。
を示す図表である。
ッチ回路を示す図である。
の形態例の回路の動作を示すタイミングチャート図であ
る。
の形態例の回路の動作を示すタイミングチャート図であ
る。
路501の回路例を示す図である。
データラッチ回路との関係を特に示した半導体記憶装置
の全体を示す図である。
す図である。
す図である。
94の内部を示した図(その1)である。
94の内部を示した図(その2)である。
回路の例を示す図である。
トの図である。
スアンプ 16 第一の出力データラッチ回路 20 偶数側メモリセル 21,22 偶数側デコーダ 23 偶数側データ保持回路、偶数側データバ
スアンプ 26 第二の出力データラッチ回路 501 演算回路 502 アドレスラッチ回路 392 奇数側アドレスラッチ回路 393 偶数側アドレスラッチ回路
プリフェッチ回路の例を示す図である。この例では、メ
モリセルアレイが、奇数アドレス側のメモリセルアレイ
10と偶数アドレス側のメモリセルアレイ20との分割
される。そして、それぞれのメモリセルアレイ10,2
0に対して、アドレス・プリデコーダ11,21とアド
レス・メインデコーダ12,22とが設けられる。更
に、それぞれのメモリセルアレイ10,20の出力が、
データバスアンプ13,23で増幅される。
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する2ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する偶数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路と、前記第一の列アドレスの少
なくとも2ビットの下位ビットをプリデコードするプリ
デコーダと、該プリデコードされた信号をラッチして前
記奇数側デコーダに与える奇数側アドレスラッチ回路
と、前記第一の列アドレスが偶数の時は前記プリデコー
ドされた第一の信号をラッチし、前記第一の列アドレス
が奇数の時は前記少なくとも2ビットの下位ビットを増
加させたアドレスをプリデコードした第二の信号をラッ
チし、前記第一または第二の信号を前記偶数側デコーダ
に与える偶数側アドレスラッチ回路とを有することを特
徴とする。
は、外部から与えられた或いは内部で生成された第一の
列アドレスに対応するメモリセルの第一のデータと、該
第一の列アドレスを増加させた第二の列アドレスに対応
するメモリセルの第二のデータとを連続して出力する2
ビットプリフェッチ機能を有する半導体記憶装置におい
て、奇数の列アドレスに対応するメモリセルを有する奇
数側メモリセルアレイと、前記奇数側メモリセルアレイ
に対応する奇数側列アドレスデコーダと、前記奇数側メ
モリセルアレイからの読み出しデータを保持する奇数側
データ保持回路と、偶数の列アドレスに対応するメモリ
セルを有する偶数側メモリセルアレイと、前記偶数側メ
モリセルアレイに対応する偶数側列アドレスデコーダ
と、前記偶数側メモリセルアレイからの読み出しデータ
を保持する偶数側データ保持回路と、前記第一の列アド
レスの少なくとも2ビットの下位ビットをプリデコード
した第一の信号をラッチして前記奇数側デコーダに与え
る奇数側アドレスラッチ回路と、前記第一の列アドレス
が偶数の時は前記第一の信号をラッチし、前記第一の列
アドレスが奇数の時は前記第一の信号をシフトさせた第
二の信号をラッチして、前記第一または第二の信号を前
記偶数側デコーダに与える偶数側アドレスラッチ回路と
を備えたアドレスラッチ回路とを有することを特徴とす
る。
4は、そのまま偶数側のアドレスプリデコーダ21と奇
数側のアドレスプリデコーダ11とに与えられる。従っ
て、時刻t3のタイミングで、両方のデコード動作が終
了し、デコード済みの偶数側アドレス60と奇数側アド
レス58とが、それぞれ偶数側メモリセルアレイ20と
奇数側メモリセルアレイ10とに同時に与えられる。時
刻t3から奇数側のメモリセルアレイ内のセルデータ読
み出し時間treadodd 後に、奇数側のデータバスアンプ
13にデータラッチ信号551が与えられる。同様に、
時刻t3から偶数側メモリセルアレイ内のセルデータ読
み出し時間treadeven後に、偶数側のデータバスアンプ
23にデータラッチ信号552が与えられる。上記デー
タラッチ信号551,552は、共に、早いタイミング
の信号521をもとに、第二のクロック生成回路541
と第三のクロック生成回路542により生成される。
トの図である。
Claims (13)
- 【請求項1】外部から与えられた或いは内部で生成され
た第一の列アドレスに対応するメモリセルの第一のデー
タと、該第一の列アドレスを増加させた第二の列アドレ
スに対応するメモリセルの第二のデータとを連続して出
力する2ビットプリフェッチ機能を有する半導体記憶装
置において、 奇数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記奇数側メモリセルアレイに対応する奇数側列アドレ
スデコーダと、 前記奇数側メモリセルアレイからの読み出しデータを保
持する奇数側データ保持回路と、 偶数の列アドレスに対応するメモリセルを有する偶数側
メモリセルアレイと、 前記偶数側メモリセルアレイに対応する偶数側列アドレ
スデコーダと、 前記偶数側メモリセルアレイからの読み出しデータを保
持する偶数側データ保持回路とを有し、 前記第一の列アドレスの最下位ビットが奇数の時は、前
記奇数側データ保持回路の保持タイミングが、前記偶数
側データ保持回路の保持タイミングより早いことを特徴
とする半導体記憶装置。 - 【請求項2】請求項1において、 前記第一の列アドレスの最下位ビットが偶数の時は、前
記偶数側データ保持回路の保持タイミングが、前記奇数
側データ保持回路の保持タイミングとほぼ同時であるこ
とを特徴とする半導体記憶装置。 - 【請求項3】請求項1または2において、 更に、前記第一の列アドレスの第2及び第3の下位ビッ
トをそのまま前記奇数側アドレスデコーダに与え、当該
第2及び第3の下位ビットを前記最下位ビットが偶数の
時はそのまま、奇数の時は増加させて前記偶数側アドレ
スデコーダに与える演算回路を有することを特徴とする
半導体記憶装置。 - 【請求項4】請求項1または2において、 更に、前記奇数側データ保持回路の保持タイミングを与
える奇数側データラッチ信号と、前記偶数側データ保持
回路の保持タイミングを与える偶数側データラッチ信号
とを生成するデータラッチ信号生成回路を有することを
特徴とする半導体記憶装置。 - 【請求項5】請求項1または2において、 前記奇数側データ保持回路は、奇数側メモリセルアレイ
からのデータバスに出力された出力データを保持する奇
数側データバスアンプであり、 前記偶数側データ保持回路は、偶数側メモリセルアレイ
からのデータバスに出力された出力データを保持する偶
数側データバスアンプであることを特徴とする半導体記
憶装置。 - 【請求項6】請求項5において、 更に、前記最下位ビットが偶数の時は前記偶数側データ
保持回路が保持する出力データを、前記最下位ビットが
奇数の時は前記奇数側データ保持回路が保持する出力デ
ータを、それぞれ第一のクロックでラッチする第一の出
力ラッチ回路と、 前記最下位ビットが偶数の時は前記奇数側データ保持回
路が保持する出力データを、前記最下位ビットが奇数の
時は前記偶数側データ保持回路が保持する出力データ
を、それぞれ第一のクロックより遅い第二のクロックで
ラッチする第二の出力ラッチ回路とを有することを特徴
とする半導体記憶装置。 - 【請求項7】外部から与えられた或いは内部で生成され
た第一の列アドレスに対応するメモリセルの第一のデー
タと、該第一の列アドレスを増加させた第二の列アドレ
スに対応するメモリセルの第二のデータとを連続して出
力する2ビットプリフェッチ機能を有する半導体記憶装
置において、 奇数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記奇数側メモリセルアレイに対応する奇数側列アドレ
スデコーダと、 前記奇数側メモリセルアレイからの読み出しデータを保
持する奇数側データ保持回路と、 偶数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記偶数側メモリセルアレイに対応する偶数側列アドレ
スデコーダと、 前記偶数側メモリセルアレイからの読み出しデータを保
持する偶数側データ保持回路と、 前記第一の列アドレスの少なくとも2ビットの下位ビッ
トをプリデコードするプリデコーダと、 該プリデコードされた信号をラッチして前記奇数側デコ
ーダに与える奇数側アドレスラッチ回路と、 前記第一の列アドレスが偶数の時は前記プリデコードさ
れた第一の信号をラッチし、前記第一の列アドレスが奇
数の時は前記少なくとも2ビットの下位ビットを増加さ
せたアドレスをプリデコードした第二の信号をラッチ
し、前記第一または第二の信号を前記偶数側デコーダに
与える偶数側アドレスラッチ回路とを有することを特徴
とする半導体記憶装置。 - 【請求項8】請求項7において、 前記偶数側アドレスラッチ回路は、前記第一の列アドレ
スが奇数の時は、前記第一の信号をシフトさせた第二の
信号をラッチすることを特徴とする半導体記憶装置。 - 【請求項9】請求項7または8において、 前記第一の列アドレスが偶数、奇数にかかわらず、前記
偶数側データ保持回路の保持タイミングが、前記奇数側
データ保持回路の保持タイミングとほぼ同時であること
を特徴とする半導体記憶装置。 - 【請求項10】請求項7、8または9において、 前記奇数側データ保持回路は、奇数側メモリセルアレイ
からのデータバスに出力された出力データを保持する奇
数側データバスアンプであり、 前記偶数側データ保持回路は、偶数側メモリセルアレイ
からのデータバスに出力された出力データを保持する偶
数側データバスアンプであることを特徴とする半導体記
憶装置。 - 【請求項11】請求項10において、 更に、前記第一の列アドレスが偶数の時は前記偶数側デ
ータ保持回路が保持する出力データを、前記第一の列ア
ドレスが奇数の時は前記奇数側データ保持回路が保持す
る出力データを、それぞれ第一のクロックでラッチする
第一の出力ラッチ回路と、 前記第一の列アドレス最下位ビットが偶数の時は前記奇
数側データ保持回路が保持する出力データを、前記最下
位ビットが奇数の時は前記偶数側データ保持回路が保持
する出力データを、それぞれ第一のクロックより遅い第
二のクロックでラッチする第二の出力ラッチ回路とを有
することを特徴とする半導体記憶装置。 - 【請求項12】外部から与えられた或いは内部で生成さ
れた第一の列アドレスに対応するメモリセルの第一のデ
ータと、該第一の列アドレスを増加させた第二の列アド
レスに対応するメモリセルの第二のデータとを連続して
出力する2ビットプリフェッチ機能を有する半導体記憶
装置において、 奇数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記奇数側メモリセルアレイに対応する奇数側列アドレ
スデコーダと、 前記奇数側メモリセルアレイからの読み出しデータを保
持する奇数側データ保持回路と、 偶数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記偶数側メモリセルアレイに対応する偶数側列アドレ
スデコーダと、 前記偶数側メモリセルアレイからの読み出しデータを保
持する偶数側データ保持回路と、 前記第一の列アドレスの少なくとも2ビットの下位ビッ
トをプリデコードした第一の信号をラッチして前記奇数
側デコーダに与える奇数側アドレスラッチ回路と、前記
第一の列アドレスが偶数の時は前記第一の信号をラッチ
し、前記第一の列アドレスが奇数の時は前記第一の信号
をシフトさせた第二の信号をラッチして、前記第一また
は第二の信号を前記偶数側デコーダに与える偶数側アド
レスラッチ回路とを備えたアドレスラッチ回路とを有す
ることを特徴とする半導体記憶装置。 - 【請求項13】請求項12において、 前記アドレスラッチ回路は、更に、前記奇数側アドレス
ラッチ回路の出力をシフトさせた第一の内部信号を生成
する内部アドレスカウンタを有し、 バーストモード信号に応じて、前記第一の内部信号が前
記奇数側アドレスラッチ回路にラッチされ、更に、前記
第一の内部信号または該第一の内部信号をシフトした第
二の内部信号が前記偶数側アドレスラッチ回路にラッチ
されることを特徴とする半導体記憶装置。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6339560B1 (en) | 1999-05-25 | 2002-01-15 | Nec Corporation | Semiconductor memory based on address transitions |
US6512719B2 (en) | 2000-07-05 | 2003-01-28 | Hitachi, Ltd. | Semiconductor memory device capable of outputting and inputting data at high speed |
KR100401490B1 (ko) * | 2000-10-31 | 2003-10-11 | 주식회사 하이닉스반도체 | 로오 버퍼를 내장한 반도체 메모리 장치 |
US6708264B1 (en) | 1999-06-15 | 2004-03-16 | Kabushiki Kaisha Toshiba | Synchronous memory device with prefetch address counter |
KR100425228B1 (ko) * | 1999-02-26 | 2004-03-31 | 마이크론 테크놀로지, 인크. | 듀얼-데이터 레이트 동기식 동적 랜덤 액세스메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지증분/감분 버스트 |
KR100539445B1 (ko) * | 2004-08-11 | 2005-12-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 구동 방법 |
JP2006107691A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | 半導体メモリ装置、そのパッケージ及びそれを用いたメモリカード |
US7154807B2 (en) | 2004-02-20 | 2006-12-26 | Spansion Llc | Semiconductor memory storage device and its control method |
KR100728554B1 (ko) | 2005-11-09 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 처리장치 |
JP2008226455A (ja) * | 1999-12-20 | 2008-09-25 | Fujitsu Ltd | フラッシュメモリ装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6076136A (en) * | 1998-06-17 | 2000-06-13 | Lucent Technologies, Inc. | RAM address decoding system and method to support misaligned memory access |
JP2000285016A (ja) * | 1999-03-30 | 2000-10-13 | Sanyo Electric Co Ltd | メモリ制御回路 |
KR100321736B1 (ko) * | 1999-12-28 | 2002-01-26 | 박종섭 | 안정적인 고속 라이트 동작을 수행하기 위한 반도체메모리장치 |
KR100321182B1 (ko) * | 1999-12-31 | 2002-03-18 | 박종섭 | 데이터 프리패치를 위한 카운터회로 |
US20020147884A1 (en) * | 2001-04-05 | 2002-10-10 | Michael Peters | Method and circuit for increasing the memory access speed of an enhanced synchronous SDRAM |
US6628565B2 (en) * | 2001-11-05 | 2003-09-30 | Micron Technology, Inc. | Predecode column architecture and method |
US7003684B2 (en) * | 2002-03-27 | 2006-02-21 | Via Technologies, Inc. | Memory control chip, control method and control circuit |
KR100618697B1 (ko) * | 2004-04-28 | 2006-09-08 | 주식회사 하이닉스반도체 | 메모리 장치의 데이타 전송 라인의 구조 |
US7852671B2 (en) * | 2008-10-30 | 2010-12-14 | Micron Technology, Inc. | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5453957A (en) * | 1993-09-17 | 1995-09-26 | Cypress Semiconductor Corp. | Memory architecture for burst mode access |
-
1997
- 1997-06-04 JP JP14694297A patent/JP3907785B2/ja not_active Expired - Fee Related
- 1997-12-23 TW TW086119611A patent/TW388879B/zh not_active IP Right Cessation
- 1997-12-31 US US09/001,655 patent/US5881009A/en not_active Expired - Lifetime
-
1998
- 1998-02-17 KR KR1019980004714A patent/KR100278901B1/ko not_active IP Right Cessation
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100425228B1 (ko) * | 1999-02-26 | 2004-03-31 | 마이크론 테크놀로지, 인크. | 듀얼-데이터 레이트 동기식 동적 랜덤 액세스메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지증분/감분 버스트 |
US6339560B1 (en) | 1999-05-25 | 2002-01-15 | Nec Corporation | Semiconductor memory based on address transitions |
US6708264B1 (en) | 1999-06-15 | 2004-03-16 | Kabushiki Kaisha Toshiba | Synchronous memory device with prefetch address counter |
JP2008226455A (ja) * | 1999-12-20 | 2008-09-25 | Fujitsu Ltd | フラッシュメモリ装置 |
US6512719B2 (en) | 2000-07-05 | 2003-01-28 | Hitachi, Ltd. | Semiconductor memory device capable of outputting and inputting data at high speed |
KR100401490B1 (ko) * | 2000-10-31 | 2003-10-11 | 주식회사 하이닉스반도체 | 로오 버퍼를 내장한 반도체 메모리 장치 |
US7154807B2 (en) | 2004-02-20 | 2006-12-26 | Spansion Llc | Semiconductor memory storage device and its control method |
KR100539445B1 (ko) * | 2004-08-11 | 2005-12-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 구동 방법 |
JP2006107691A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | 半導体メモリ装置、そのパッケージ及びそれを用いたメモリカード |
KR100728554B1 (ko) | 2005-11-09 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 처리장치 |
Also Published As
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TW388879B (en) | 2000-05-01 |
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