JPH10340579A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10340579A JPH10340579A JP9146942A JP14694297A JPH10340579A JP H10340579 A JPH10340579 A JP H10340579A JP 9146942 A JP9146942 A JP 9146942A JP 14694297 A JP14694297 A JP 14694297A JP H10340579 A JPH10340579 A JP H10340579A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】バーストモード時の２ビットプリフェッチ動作
を高速にした半導体記憶装置を提供する。 【解決手段】奇数側のメモリセルアレイからのデータ
は、＋１の演算回路の遅延時間を無視した早いタイミン
グでデータ保持回路にラッチし、出力端子に出力する。
偶数側のメモリセルアレイからのデータは、与えられた
列アドレスが偶数の時は上記と同じ早いタイミングでデ
ータ保持回路にラッチし、列アドレスが奇数の時は＋１
の演算回路の遅延時間分遅らせてデータ保持回路にラッ
チする。その場合は、偶数側の出力データの出力端子へ
の出力は奇数側の出力データの出力の後であるので、全
体の出力動作に影響を与えない。
を高速にした半導体記憶装置を提供する。 【解決手段】奇数側のメモリセルアレイからのデータ
は、＋１の演算回路の遅延時間を無視した早いタイミン
グでデータ保持回路にラッチし、出力端子に出力する。
偶数側のメモリセルアレイからのデータは、与えられた
列アドレスが偶数の時は上記と同じ早いタイミングでデ
ータ保持回路にラッチし、列アドレスが奇数の時は＋１
の演算回路の遅延時間分遅らせてデータ保持回路にラッ
チする。その場合は、偶数側の出力データの出力端子へ
の出力は奇数側の出力データの出力の後であるので、全
体の出力動作に影響を与えない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＳＤＲＡＭ（Synchronized Dynamic Randum
Access Memory ）のバーストモードにおける２ビット・
プリフェッチのアクセス時間を改善した半導体記憶装置
に関する。
関し、特にＳＤＲＡＭ（Synchronized Dynamic Randum
Access Memory ）のバーストモードにおける２ビット・
プリフェッチのアクセス時間を改善した半導体記憶装置
に関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ（以下簡単にＳＤ
ＲＡＭと称する。）は、システム側から供給されるクロ
ックに同期して内部動作を行うＤＲＡＭであり、通常の
ＤＲＡＭよりも高速動作を可能にする。このＳＤＲＡＭ
は、システム側から更に動作モードを指定するコマンド
信号を与えられる。その与えられたコマンド信号を内部
でデコードすることにより、ＳＤＲＡＭ側は、システム
側が要求している動作モードを判別し、指定された動作
モードに従って例えば読み出しデータを出力する。
ＲＡＭと称する。）は、システム側から供給されるクロ
ックに同期して内部動作を行うＤＲＡＭであり、通常の
ＤＲＡＭよりも高速動作を可能にする。このＳＤＲＡＭ
は、システム側から更に動作モードを指定するコマンド
信号を与えられる。その与えられたコマンド信号を内部
でデコードすることにより、ＳＤＲＡＭ側は、システム
側が要求している動作モードを判別し、指定された動作
モードに従って例えば読み出しデータを出力する。
【０００３】上記の動作モードの一つにバーストモード
がある。このバーストモードは、外部から与えられたア
ドレスに対して、そのアドレスを起点にして連続するア
ドレスの記憶データを出力するモードである。そして、
連続する出力ビットの数は、２ビット、４ビット、８ビ
ットと指定される。
がある。このバーストモードは、外部から与えられたア
ドレスに対して、そのアドレスを起点にして連続するア
ドレスの記憶データを出力するモードである。そして、
連続する出力ビットの数は、２ビット、４ビット、８ビ
ットと指定される。
【０００４】かかるバーストモードでは、外部アドレス
をもとに、内部でそれに連続するアドレスを生成し、そ
のアドレスをデコードして記憶データを出力する。但
し、２ビットバーストモードで、１つの内部アドレスを
生成したり、４ビットバーストモードで、３つの内部ア
ドレスを生成したり、更に、８ビットバーストモード
で、７つの内部アドレスを生成することは非効率的であ
る。
をもとに、内部でそれに連続するアドレスを生成し、そ
のアドレスをデコードして記憶データを出力する。但
し、２ビットバーストモードで、１つの内部アドレスを
生成したり、４ビットバーストモードで、３つの内部ア
ドレスを生成したり、更に、８ビットバーストモード
で、７つの内部アドレスを生成することは非効率的であ
る。
【０００５】そこで、ＳＤＲＡＭは、内部のメモリセル
アレイを奇数アドレス側のメモリセルアレイと偶数アド
レス側のメモリアレイとに分割し、バーストモードで
は、外部から与えられた或いは内部で生成したアドレス
に対して、最下位ビットを除いたアドレスを、奇数アド
レス側メモリセルアレイと偶数アドレス側メモリセルア
レイのコラムデコーダに与える。かかる構成にして、必
ず２ビットの記憶データを連続して出力することができ
る様にする。この構成は、２ビット・プリフェッチ回路
と呼ばれる。
アレイを奇数アドレス側のメモリセルアレイと偶数アド
レス側のメモリアレイとに分割し、バーストモードで
は、外部から与えられた或いは内部で生成したアドレス
に対して、最下位ビットを除いたアドレスを、奇数アド
レス側メモリセルアレイと偶数アドレス側メモリセルア
レイのコラムデコーダに与える。かかる構成にして、必
ず２ビットの記憶データを連続して出力することができ
る様にする。この構成は、２ビット・プリフェッチ回路
と呼ばれる。
【０００６】図１３は、従来のＳＤＲＡＭの２ビット・
プリフェッチ回路の例を示す図である。この例では、メ
モリセルアレイが、奇数アドレス側のメモリセルアレイ
１０と偶数アドレス側のメモリセルアレイ２０との分割
される。そして、それぞれのメモリセルアレイ１０，２
０に対して、アドレス・プリデコーダ１１，２１とアド
レス・メインデコーダ１２，２２とが設けられる。更
に、それぞれのメモリセルアレイ１０，２０の出力が、
データバスアンプ１３，１４で増幅される。
プリフェッチ回路の例を示す図である。この例では、メ
モリセルアレイが、奇数アドレス側のメモリセルアレイ
１０と偶数アドレス側のメモリセルアレイ２０との分割
される。そして、それぞれのメモリセルアレイ１０，２
０に対して、アドレス・プリデコーダ１１，２１とアド
レス・メインデコーダ１２，２２とが設けられる。更
に、それぞれのメモリセルアレイ１０，２０の出力が、
データバスアンプ１３，１４で増幅される。
【０００７】ＳＤＲＡＭは、システム側から与えられる
クロックＣＬＫに同期して動作する。従って、そのクロ
ックＣＬＫを取り込むクロックバッファ３０から出力さ
れるクロック３１のタイミングにより、コマンド信号２
（ｃｏｍｍ）がコマンドラッチ・デコーダ３２にラッチ
され、アドレス信号３（Ａｄｄ）（この例ではａ０−ａ
９の１０ビット）がアドレスバッファ３３にラッチされ
る。そして、アドレスバッファ３３からのアドレス信号
ａ３−ａ９が、コマンドラッチ・デコーダ３２の生成す
るアドレスラッチクロック３５のタイミングでアドレス
ラッチ３８にラッチされる。また、同じクロック３５に
よりアドレス信号ａ１，ａ２がアドレスラッチ・カウン
タ３９にラッチされる。
クロックＣＬＫに同期して動作する。従って、そのクロ
ックＣＬＫを取り込むクロックバッファ３０から出力さ
れるクロック３１のタイミングにより、コマンド信号２
（ｃｏｍｍ）がコマンドラッチ・デコーダ３２にラッチ
され、アドレス信号３（Ａｄｄ）（この例ではａ０−ａ
９の１０ビット）がアドレスバッファ３３にラッチされ
る。そして、アドレスバッファ３３からのアドレス信号
ａ３−ａ９が、コマンドラッチ・デコーダ３２の生成す
るアドレスラッチクロック３５のタイミングでアドレス
ラッチ３８にラッチされる。また、同じクロック３５に
よりアドレス信号ａ１，ａ２がアドレスラッチ・カウン
タ３９にラッチされる。
【０００８】アドレス信号ａ３−ａ９は、そのまま奇数
側と偶数側のアドレスプリデコーダ１１，２１に与えら
れる。一方、アドレスａ１，ａ２は、奇数側のアドレス
プリデコーダ１１にそのまま与えられる。また、偶数側
のアドレスプリデコーダ２１には、アドレスａ１，ａ２
そのままのラッチアドレス４４或いはアドレス演算回路
４６でアドレスを１つ増加した新たなシフトアドレス４
８が、最下位アドレスａ０の値に応じて、即ち、偶数か
奇数かに応じて、与えられる。
側と偶数側のアドレスプリデコーダ１１，２１に与えら
れる。一方、アドレスａ１，ａ２は、奇数側のアドレス
プリデコーダ１１にそのまま与えられる。また、偶数側
のアドレスプリデコーダ２１には、アドレスａ１，ａ２
そのままのラッチアドレス４４或いはアドレス演算回路
４６でアドレスを１つ増加した新たなシフトアドレス４
８が、最下位アドレスａ０の値に応じて、即ち、偶数か
奇数かに応じて、与えられる。
【０００９】そして、外部アドレスが偶数の場合は、偶
数側のデータバスアンプ２３で増幅された偶数側記憶デ
ータ２４が、出力データラッチ回路１６にクロック５６
のタイミングでラッチされ、そして、奇数側のデータバ
スアンプ１３で増幅された奇数側記憶データ１４が、出
力データラッチ回路２６にクロック５７のタイミングで
ラッチされ、偶数、奇数の順番に連続して出力される。
数側のデータバスアンプ２３で増幅された偶数側記憶デ
ータ２４が、出力データラッチ回路１６にクロック５６
のタイミングでラッチされ、そして、奇数側のデータバ
スアンプ１３で増幅された奇数側記憶データ１４が、出
力データラッチ回路２６にクロック５７のタイミングで
ラッチされ、偶数、奇数の順番に連続して出力される。
【００１０】また、外部アドレスが奇数の場合は、奇数
側記憶データ１４が出力データラッチ回路１６に、偶数
側記憶データ２４が出力データラッチ回路２６にそれぞ
れクロック５６，５７のタイミングでラッチされ、奇
数、偶数の順番に連続して出力される。
側記憶データ１４が出力データラッチ回路１６に、偶数
側記憶データ２４が出力データラッチ回路２６にそれぞ
れクロック５６，５７のタイミングでラッチされ、奇
数、偶数の順番に連続して出力される。
【００１１】
【発明が解決しようとする課題】図１４は、上記図１３
の回路の動作を示すタイミングチャートの図である。Ｓ
ＤＲＡＭでは、外部クロックＣＬＫの立ち上がりエッジ
に同期して読み出しを指示するコマンド信号２が与えら
れ、同じタイミングで外部アドレス３が与えられる。そ
して、時刻ｔ１のタイミングでアドレスラッチ回路３
８，３９から、ラッチされたアドレス４２（ａ９−ａ
３）とアドレス４４（ａ１，ａ２）とが出力される。
の回路の動作を示すタイミングチャートの図である。Ｓ
ＤＲＡＭでは、外部クロックＣＬＫの立ち上がりエッジ
に同期して読み出しを指示するコマンド信号２が与えら
れ、同じタイミングで外部アドレス３が与えられる。そ
して、時刻ｔ１のタイミングでアドレスラッチ回路３
８，３９から、ラッチされたアドレス４２（ａ９−ａ
３）とアドレス４４（ａ１，ａ２）とが出力される。
【００１２】ところが、外部から奇数アドレスが与えら
れた場合は、アドレスａ１，ａ２に１を加えたシフトア
ドレス４８を偶数側のアドレスプリデコーダ２１に与え
る必要がある。図中、時刻ｔ２でそのシフトアドレス４
８が生成される。その結果、奇数側のアドレス５８（ａ
９−ａ１）は、時刻ｔ２のタイミングで生成されていて
も、偶数側のアドレス６０（ａ９−ａ１）は、時刻ｔ３
になるまで生成されない。従って、両側のアドレス５８
と６０とが出そろってから、メモリセルアレイ１０，２
０でのセルデータの読み出し時間ｔｒｅａｄ後の、時刻
ｔ４のタイミングで、データバスアンプのラッチ信号５
５が、クロック発生器５４で生成されて、両方のデータ
がデータバスアンプ１３，２３でラッチされる。そし
て、読み出されたデータがクロック５６のタイミングで
出力データラッチ回路１６にラッチされ、その後、読み
出しデータがクロック５７のタイミングで出力データラ
ッチ回路２６にラッチされる。
れた場合は、アドレスａ１，ａ２に１を加えたシフトア
ドレス４８を偶数側のアドレスプリデコーダ２１に与え
る必要がある。図中、時刻ｔ２でそのシフトアドレス４
８が生成される。その結果、奇数側のアドレス５８（ａ
９−ａ１）は、時刻ｔ２のタイミングで生成されていて
も、偶数側のアドレス６０（ａ９−ａ１）は、時刻ｔ３
になるまで生成されない。従って、両側のアドレス５８
と６０とが出そろってから、メモリセルアレイ１０，２
０でのセルデータの読み出し時間ｔｒｅａｄ後の、時刻
ｔ４のタイミングで、データバスアンプのラッチ信号５
５が、クロック発生器５４で生成されて、両方のデータ
がデータバスアンプ１３，２３でラッチされる。そし
て、読み出されたデータがクロック５６のタイミングで
出力データラッチ回路１６にラッチされ、その後、読み
出しデータがクロック５７のタイミングで出力データラ
ッチ回路２６にラッチされる。
【００１３】従って、読み出しコマンド２が与えられる
クロックＣＬＫの立ち上がりのタイミングから、出力Ｄ
ＯＵＴに最初の読み出しデータが出力される時刻ｔ６ま
でのＣＡＳ遅延時間ｔCAC は、かなり長くなる。
クロックＣＬＫの立ち上がりのタイミングから、出力Ｄ
ＯＵＴに最初の読み出しデータが出力される時刻ｔ６ま
でのＣＡＳ遅延時間ｔCAC は、かなり長くなる。
【００１４】更に、４ビットバーストモードでは、上記
した２ビットプリフェッチ動作が２回行われ、８ビット
バーストモードでは、上記した２ビットプリフェッチ動
作が４回行われる。そして、それぞれの２ビットプリフ
ェッチ動作で、上記したＣＡＳ遅延時間ｔCAC を要す
る。
した２ビットプリフェッチ動作が２回行われ、８ビット
バーストモードでは、上記した２ビットプリフェッチ動
作が４回行われる。そして、それぞれの２ビットプリフ
ェッチ動作で、上記したＣＡＳ遅延時間ｔCAC を要す
る。
【００１５】このような遅延時間は、高速動作を目的と
したバーストモードでの読み出し時間として適切でな
く、ＣＡＳ遅延時間ｔCAC の短縮が望まれる。
したバーストモードでの読み出し時間として適切でな
く、ＣＡＳ遅延時間ｔCAC の短縮が望まれる。
【００１６】そこで、本発明の目的は、バーストモード
時の２ビットプリフェッチ動作を高速にした半導体記憶
装置を提供することにある。
時の２ビットプリフェッチ動作を高速にした半導体記憶
装置を提供することにある。
【００１７】更に、本発明の別の目的は、バーストモー
ド時の２ビットプリフェッチ動作における最初の出力デ
ータが出力されるまでのＣＡＳ遅延時間が少なくとも短
縮された半導体記憶装置を提供することにある。
ド時の２ビットプリフェッチ動作における最初の出力デ
ータが出力されるまでのＣＡＳ遅延時間が少なくとも短
縮された半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、奇数側のメモ
リセルアレイからのデータは、＋１の演算回路の遅延時
間を無視した早いタイミングでデータ保持回路にラッチ
し、出力端子に出力する。また、偶数側のメモリセルア
レイからのデータは、与えられた列アドレスが偶数の時
は上記と同じ早いタイミングでデータ保持回路にラッチ
し、列アドレスが奇数の時は＋１の演算回路の遅延時間
分遅らせてデータ保持回路にラッチする。その場合は、
偶数側の出力データの出力端子への出力は奇数側の出力
データの出力の後であるので、全体の出力動作に影響を
与えない。
リセルアレイからのデータは、＋１の演算回路の遅延時
間を無視した早いタイミングでデータ保持回路にラッチ
し、出力端子に出力する。また、偶数側のメモリセルア
レイからのデータは、与えられた列アドレスが偶数の時
は上記と同じ早いタイミングでデータ保持回路にラッチ
し、列アドレスが奇数の時は＋１の演算回路の遅延時間
分遅らせてデータ保持回路にラッチする。その場合は、
偶数側の出力データの出力端子への出力は奇数側の出力
データの出力の後であるので、全体の出力動作に影響を
与えない。
【００１９】上記の目的を達成する為に、本発明は、外
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する２ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する偶数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路とを有し、前記第一の列アドレ
スの最下位ビットが奇数の時は、前記奇数側データ保持
回路の保持タイミングが、前記偶数側データ保持回路の
保持タイミングより早いことを特徴とする。
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する２ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する偶数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路とを有し、前記第一の列アドレ
スの最下位ビットが奇数の時は、前記奇数側データ保持
回路の保持タイミングが、前記偶数側データ保持回路の
保持タイミングより早いことを特徴とする。
【００２０】本発明の別の発明では、列アドレスの最下
位ビットの次の第二、第三ビットについて、それらの組
み合わせを１つづつシフトする回路を設け、偶数側デコ
ーダ回路に、列アドレスが偶数の時はそのままの第二、
第三のビットのアドレスを与え、列アドレスが奇数の時
は１つシフトした組み合わせの第二、第三のビットのア
ドレスを与える。このシフト動作は、従来の如き演算動
作遅延時間を要しないので、偶数側も奇数側もそのＣＡ
Ｓ遅延時間を短くすることができる。
位ビットの次の第二、第三ビットについて、それらの組
み合わせを１つづつシフトする回路を設け、偶数側デコ
ーダ回路に、列アドレスが偶数の時はそのままの第二、
第三のビットのアドレスを与え、列アドレスが奇数の時
は１つシフトした組み合わせの第二、第三のビットのア
ドレスを与える。このシフト動作は、従来の如き演算動
作遅延時間を要しないので、偶数側も奇数側もそのＣＡ
Ｓ遅延時間を短くすることができる。
【００２１】また、上記目的を達成する別の発明は、外
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する２ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する奇数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路と、前記第一の列アドレスの少
なくとも２ビットの下位ビットをプリデコードするプリ
デコーダと、該プリデコードされた信号をラッチして前
記奇数側デコーダに与える奇数側アドレスラッチ回路
と、前記第一の列アドレスが偶数の時は前記プリデコー
ドされた第一の信号をラッチし、前記第一の列アドレス
が奇数の時は前記少なくとも２ビットの下位ビットを増
加させたアドレスをプリデコードした第二の信号をラッ
チし、前記第一または第二の信号を前記偶数側デコーダ
に与える偶数側アドレスラッチ回路とを有することを特
徴とする。
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する２ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する奇数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路と、前記第一の列アドレスの少
なくとも２ビットの下位ビットをプリデコードするプリ
デコーダと、該プリデコードされた信号をラッチして前
記奇数側デコーダに与える奇数側アドレスラッチ回路
と、前記第一の列アドレスが偶数の時は前記プリデコー
ドされた第一の信号をラッチし、前記第一の列アドレス
が奇数の時は前記少なくとも２ビットの下位ビットを増
加させたアドレスをプリデコードした第二の信号をラッ
チし、前記第一または第二の信号を前記偶数側デコーダ
に与える偶数側アドレスラッチ回路とを有することを特
徴とする。
【００２２】更に、上記目的を達成する更に別の発明
は、外部から与えられた或いは内部で生成された第一の
列アドレスに対応するメモリセルの第一のデータと、該
第一の列アドレスを増加させた第二の列アドレスに対応
するメモリセルの第二のデータとを連続して出力する２
ビットプリフェッチ機能を有する半導体記憶装置におい
て、奇数の列アドレスに対応するメモリセルを有する奇
数側メモリセルアレイと、前記奇数側メモリセルアレイ
に対応する奇数側列アドレスデコーダと、前記奇数側メ
モリセルアレイからの読み出しデータを保持する奇数側
データ保持回路と、偶数の列アドレスに対応するメモリ
セルを有する奇数側メモリセルアレイと、前記偶数側メ
モリセルアレイに対応する偶数側列アドレスデコーダ
と、前記偶数側メモリセルアレイからの読み出しデータ
を保持する偶数側データ保持回路と、前記第一の列アド
レスの少なくとも２ビットの下位ビットをプリデコード
した第一の信号をラッチして前記奇数側デコーダに与え
る奇数側アドレスラッチ回路と、前記第一の列アドレス
が偶数の時は前記第一の信号をラッチし、前記第一の列
アドレスが奇数の時は前記第一の信号をシフトさせた第
二の信号をラッチして、前記第一または第二の信号を前
記偶数側デコーダに与える偶数側アドレスラッチ回路と
を備えたアドレスラッチ回路とを有することを特徴とす
る。
は、外部から与えられた或いは内部で生成された第一の
列アドレスに対応するメモリセルの第一のデータと、該
第一の列アドレスを増加させた第二の列アドレスに対応
するメモリセルの第二のデータとを連続して出力する２
ビットプリフェッチ機能を有する半導体記憶装置におい
て、奇数の列アドレスに対応するメモリセルを有する奇
数側メモリセルアレイと、前記奇数側メモリセルアレイ
に対応する奇数側列アドレスデコーダと、前記奇数側メ
モリセルアレイからの読み出しデータを保持する奇数側
データ保持回路と、偶数の列アドレスに対応するメモリ
セルを有する奇数側メモリセルアレイと、前記偶数側メ
モリセルアレイに対応する偶数側列アドレスデコーダ
と、前記偶数側メモリセルアレイからの読み出しデータ
を保持する偶数側データ保持回路と、前記第一の列アド
レスの少なくとも２ビットの下位ビットをプリデコード
した第一の信号をラッチして前記奇数側デコーダに与え
る奇数側アドレスラッチ回路と、前記第一の列アドレス
が偶数の時は前記第一の信号をラッチし、前記第一の列
アドレスが奇数の時は前記第一の信号をシフトさせた第
二の信号をラッチして、前記第一または第二の信号を前
記偶数側デコーダに与える偶数側アドレスラッチ回路と
を備えたアドレスラッチ回路とを有することを特徴とす
る。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００２４】図１は、２ビットプリフェッチの動作を説
明する為のタイミングチャートを示す図である。図１に
は、行側と列側の動作を含むメモリ全体の動作が示され
る。ＳＤＲＡＭでは、外部クロック１に同期して、外部
からコマンド信号２や、行アドレス４，列アドレス３等
が与えられる。図１に示した２ビットバーストモードで
の読み出し動作では、最初に、クロック１の立ち上がり
エッジに同期してアクティブ・コマンド及び行アドレス
４が与えられる。従って、それ以降ワード線が選択され
てＨレベルに駆動される。その状態が／ＲＡＳに示され
る。
明する為のタイミングチャートを示す図である。図１に
は、行側と列側の動作を含むメモリ全体の動作が示され
る。ＳＤＲＡＭでは、外部クロック１に同期して、外部
からコマンド信号２や、行アドレス４，列アドレス３等
が与えられる。図１に示した２ビットバーストモードで
の読み出し動作では、最初に、クロック１の立ち上がり
エッジに同期してアクティブ・コマンド及び行アドレス
４が与えられる。従って、それ以降ワード線が選択され
てＨレベルに駆動される。その状態が／ＲＡＳに示され
る。
【００２５】そこで、クロック１の立ち上がりエッジに
同期して、読み出しコマンド（リード・コマンド）及び
列アドレス３が与えられる。それ以降は、列側のアドレ
スデコードｔ１１、ビット線の選択ｔ１２、データバス
上の読み出されたデータの読み出しｔ１３及び出力デー
タラッチ回路からの読み出しデータの出力ｔ１４を経
て、出力ＤＯＵＴに２つのデータが連続して出力され
る。上記の時間ｔ１１〜ｔ１４が、列側のＣＡＳ遅延時
間ｔCAC である。
同期して、読み出しコマンド（リード・コマンド）及び
列アドレス３が与えられる。それ以降は、列側のアドレ
スデコードｔ１１、ビット線の選択ｔ１２、データバス
上の読み出されたデータの読み出しｔ１３及び出力デー
タラッチ回路からの読み出しデータの出力ｔ１４を経
て、出力ＤＯＵＴに２つのデータが連続して出力され
る。上記の時間ｔ１１〜ｔ１４が、列側のＣＡＳ遅延時
間ｔCAC である。
【００２６】／ＣＡＳにより示される列側がアクティブ
状態の期間は、データバス線やデータバスアンプ等の列
側の回路は、１つの状態しかとることができない。しか
し、この２ビットプリフェッチ構成にすることで、１つ
の列アドレスに対して２つの連続アドレスの記憶データ
を読み出すことができ、全体のアクセス時間を短縮する
ことができる。
状態の期間は、データバス線やデータバスアンプ等の列
側の回路は、１つの状態しかとることができない。しか
し、この２ビットプリフェッチ構成にすることで、１つ
の列アドレスに対して２つの連続アドレスの記憶データ
を読み出すことができ、全体のアクセス時間を短縮する
ことができる。
【００２７】図２は、２ビットプリフェッチ動作におけ
る列アドレスを示す図表である。２ビットプリフェッチ
回路では、与えられる列アドレスに対して、そのアドレ
スの列の記憶データと、そのアドレスの次のアドレスの
列の記憶データとを連続して出力する。従って、与えら
れた列アドレスに対して、その次のアドレスを生成する
必要がある。
る列アドレスを示す図表である。２ビットプリフェッチ
回路では、与えられる列アドレスに対して、そのアドレ
スの列の記憶データと、そのアドレスの次のアドレスの
列の記憶データとを連続して出力する。従って、与えら
れた列アドレスに対して、その次のアドレスを生成する
必要がある。
【００２８】図２中、左側のコラムが与えられるアドレ
スａ２，ａ１，ａ０である。真ん中のコラムが、第一の
読み出し用のアドレスａ２，ａ１，ａ０であり、右側の
コラムが、第二の読み出し用のアドレスａ２，ａ１，ａ
０である。与えられるアドレスは、外部から与えられる
アドレスの場合もあれば、内部で生成されるアドレスの
場合もある。
スａ２，ａ１，ａ０である。真ん中のコラムが、第一の
読み出し用のアドレスａ２，ａ１，ａ０であり、右側の
コラムが、第二の読み出し用のアドレスａ２，ａ１，ａ
０である。与えられるアドレスは、外部から与えられる
アドレスの場合もあれば、内部で生成されるアドレスの
場合もある。
【００２９】仮に、与えられるアドレスが（ａ２，ａ
１，ａ０）＝（０，０，０）とすると、第一のアドレス
はそれと同じの（０，０，０）、そして、第二のアドレ
スは（０，０，１）となる。従って、最初に読み出され
るデータは、偶数側のメモリセルアレイのデータであ
り、後で読み出されるデータは奇数側のメモリセルアレ
イのデータになる。上記の場合は、奇数側のデコーダ及
び偶数側のデコーダには、共に（ａ２，ａ１）＝（０，
０）を与えればよい。
１，ａ０）＝（０，０，０）とすると、第一のアドレス
はそれと同じの（０，０，０）、そして、第二のアドレ
スは（０，０，１）となる。従って、最初に読み出され
るデータは、偶数側のメモリセルアレイのデータであ
り、後で読み出されるデータは奇数側のメモリセルアレ
イのデータになる。上記の場合は、奇数側のデコーダ及
び偶数側のデコーダには、共に（ａ２，ａ１）＝（０，
０）を与えればよい。
【００３０】同様に、与えられるアドレスが（ａ２，ａ
１，ａ０）＝（０，０，１）とすると、第一のアドレス
はそれと同じの（０，０，１）、そして、第二のアドレ
スは（０，１，０）となる。従って、最初に読み出され
るデータは、奇数側のメモリセルアレイのデータであ
り、後で読み出されるデータは偶数側のメモリセルアレ
イのデータになる。上記の場合は、奇数側のデコーダに
（ａ２，ａ１）＝（０，０）を与え、偶数側のデコーダ
に（ａ２，ａ１）＝（０，１）を与える必要がある。
１，ａ０）＝（０，０，１）とすると、第一のアドレス
はそれと同じの（０，０，１）、そして、第二のアドレ
スは（０，１，０）となる。従って、最初に読み出され
るデータは、奇数側のメモリセルアレイのデータであ
り、後で読み出されるデータは偶数側のメモリセルアレ
イのデータになる。上記の場合は、奇数側のデコーダに
（ａ２，ａ１）＝（０，０）を与え、偶数側のデコーダ
に（ａ２，ａ１）＝（０，１）を与える必要がある。
【００３１】更に、与えられるアドレスが（ａ２，ａ
１，ａ０）＝（０，１，１）とすると、第一のアドレス
はそれと同じの（０，１，１）、そして、第二のアドレ
スは（１，０，０）となる。従って、最初に読み出され
るデータは、奇数側のメモリセルアレイのデータであ
り、後で読み出されるデータは偶数側のメモリセルアレ
イのデータになる。この場合は、奇数側のデコーダに
（ａ２，ａ１）＝（０，１）を与え、偶数側のデコーダ
に（ａ２，ａ１）＝（１，０）を与える必要がある。
１，ａ０）＝（０，１，１）とすると、第一のアドレス
はそれと同じの（０，１，１）、そして、第二のアドレ
スは（１，０，０）となる。従って、最初に読み出され
るデータは、奇数側のメモリセルアレイのデータであ
り、後で読み出されるデータは偶数側のメモリセルアレ
イのデータになる。この場合は、奇数側のデコーダに
（ａ２，ａ１）＝（０，１）を与え、偶数側のデコーダ
に（ａ２，ａ１）＝（１，０）を与える必要がある。
【００３２】上記の説明から明らかな通り、与えられた
アドレスが、偶数アドレスの場合は、偶数側のデコーダ
と奇数側のデコーダには最下位ビットａ０を除いた列ア
ドレスａ２，ａ１を与えれば、連続するアドレスのデー
タを読み出すことができる。一方、与えられたアドレス
が、奇数アドレスの場合は、偶数側のデコーダには列ア
ドレス（ａ２，ａ１）に＋１した新たな列アドレス（ａ
２，ａ１）を生成する必要がある。しかも、その＋１の
演算には（ａ２，ａ１）＝（０，１）の場合の様に桁上
げ処理が必要な場合がある。
アドレスが、偶数アドレスの場合は、偶数側のデコーダ
と奇数側のデコーダには最下位ビットａ０を除いた列ア
ドレスａ２，ａ１を与えれば、連続するアドレスのデー
タを読み出すことができる。一方、与えられたアドレス
が、奇数アドレスの場合は、偶数側のデコーダには列ア
ドレス（ａ２，ａ１）に＋１した新たな列アドレス（ａ
２，ａ１）を生成する必要がある。しかも、その＋１の
演算には（ａ２，ａ１）＝（０，１）の場合の様に桁上
げ処理が必要な場合がある。
【００３３】前述した従来例を示した図１３では、与え
られた列アドレスに対して、＋１演算回路４６で＋１処
理されたシフトアドレス４８を生成し、与えられたアド
レスの最下位ビットａ０が、０の場合（偶数アドレス）
の場合と１の場合（奇数アドレス）とで偶数側のデコー
ダに与える列アドレスａ２，ａ１を切り換えている。同
様に、出力側の出力データラッチ回路１６，２６へのデ
ータバスアンプ１３，２３の出力のラッチの順番も最下
位ビットａ０が０か１かで切り換えている。
られた列アドレスに対して、＋１演算回路４６で＋１処
理されたシフトアドレス４８を生成し、与えられたアド
レスの最下位ビットａ０が、０の場合（偶数アドレス）
の場合と１の場合（奇数アドレス）とで偶数側のデコー
ダに与える列アドレスａ２，ａ１を切り換えている。同
様に、出力側の出力データラッチ回路１６，２６へのデ
ータバスアンプ１３，２３の出力のラッチの順番も最下
位ビットａ０が０か１かで切り換えている。
【００３４】図３は、本発明の実施の形態例である２ビ
ットプリフェッチ回路を示す図である。図３中には、図
１３に対応する部分には同じ引用番号を付している。図
３の回路は、クロック１のタイミングでコマンド２やア
ドレス３がそれぞれのバッファ３２，３３に取り込ま
れ、アドレスａ９−ａ３がアドレスラッチ回路３８に、
アドレスａ２，ａ１がアドレスラッチ・カウンタ３９に
ラッチされることは、図１３の回路と同様である。ま
た、それぞれのメモリセルアレイ１０，２０からの読み
出しデータが、対応するデータ保持回路であるデータバ
スアンプ１３，２３でラッチされ、偶数アドレス（ａ０
＝０）の時と奇数アドレス（ａ０＝１）の時とで、対応
する出力データラッチ回路１６，２６にそのデータがラ
ッチされることも、図１３の回路と同様である。
ットプリフェッチ回路を示す図である。図３中には、図
１３に対応する部分には同じ引用番号を付している。図
３の回路は、クロック１のタイミングでコマンド２やア
ドレス３がそれぞれのバッファ３２，３３に取り込ま
れ、アドレスａ９−ａ３がアドレスラッチ回路３８に、
アドレスａ２，ａ１がアドレスラッチ・カウンタ３９に
ラッチされることは、図１３の回路と同様である。ま
た、それぞれのメモリセルアレイ１０，２０からの読み
出しデータが、対応するデータ保持回路であるデータバ
スアンプ１３，２３でラッチされ、偶数アドレス（ａ０
＝０）の時と奇数アドレス（ａ０＝１）の時とで、対応
する出力データラッチ回路１６，２６にそのデータがラ
ッチされることも、図１３の回路と同様である。
【００３５】本実施の形態例は、データバスアンプ１
３，２３にラッチタイミングを与えるデータバスアンプ
・データラッチ信号５５１，５５２が、第二及び第三の
クロック生成回路５４１，５４２により別々に生成され
る点で、図１３の従来例と異なる。しかも、本実施の形
態例では、偶数アドレス（ａ０＝０）が与えられる場合
は、第一のクロック生成回路５２からの早いタイミング
のクロック５２１に基づいて第二及び第三のクロック生
成回路５４１，５４２がデータラッチ信号５５１，５５
２を生成する。そして、奇数アドレス（ａ０＝１）が与
えられる場合は、第一のクロック生成回路５２からの早
いタイミングクロック５２１に基づいて第二のクロック
生成回路５４１が奇数側のデータラッチ信号５５１を生
成し、遅延バッファ５３１により生成された遅延したタ
イミングクロック５３２に基づいて第三のクロック生成
回路５４２が偶数側のデータラッチ信号５５２を生成す
る。早いタイミングのタイミングクロック５２１と遅延
したタイミングクロック５３２とは、最下位アドレスａ
０が０か１かに応じて切り替わるスイッチ５３３を介し
て、第三のクロック生成回路５４２に与えられる。
３，２３にラッチタイミングを与えるデータバスアンプ
・データラッチ信号５５１，５５２が、第二及び第三の
クロック生成回路５４１，５４２により別々に生成され
る点で、図１３の従来例と異なる。しかも、本実施の形
態例では、偶数アドレス（ａ０＝０）が与えられる場合
は、第一のクロック生成回路５２からの早いタイミング
のクロック５２１に基づいて第二及び第三のクロック生
成回路５４１，５４２がデータラッチ信号５５１，５５
２を生成する。そして、奇数アドレス（ａ０＝１）が与
えられる場合は、第一のクロック生成回路５２からの早
いタイミングクロック５２１に基づいて第二のクロック
生成回路５４１が奇数側のデータラッチ信号５５１を生
成し、遅延バッファ５３１により生成された遅延したタ
イミングクロック５３２に基づいて第三のクロック生成
回路５４２が偶数側のデータラッチ信号５５２を生成す
る。早いタイミングのタイミングクロック５２１と遅延
したタイミングクロック５３２とは、最下位アドレスａ
０が０か１かに応じて切り替わるスイッチ５３３を介し
て、第三のクロック生成回路５４２に与えられる。
【００３６】即ち、偶数アドレスが与えられる場合は、
＋１演算回路４６により生成されるアドレスａ１，ａ２
のシフトアドレス４８は不要であるので、演算回路４６
での演算時間を考慮せずに、早いタイミングで偶数側及
び奇数側のメモリセルアレイ２０，１０のデータをデー
タバスアンプ２３，１３にラッチする。
＋１演算回路４６により生成されるアドレスａ１，ａ２
のシフトアドレス４８は不要であるので、演算回路４６
での演算時間を考慮せずに、早いタイミングで偶数側及
び奇数側のメモリセルアレイ２０，１０のデータをデー
タバスアンプ２３，１３にラッチする。
【００３７】逆に、奇数アドレスが与えられる場合は、
奇数側のアドレスプリデコーダ１１は、与えられたアド
レスａ９−ａ１をそのまま与えられてデコードし、奇数
側のメモリセルアレイ１０からの出力データが早いタイ
ミングで奇数側のデータ保持回路のデータバスアンプ１
３にラッチされる。従って、最初に出力されるべき奇数
側の出力データは、演算回路４６での演算時間を待つこ
となく、出力端子ＤＯＵＴに生成される。そして、偶数
側のアドレスプリデコーダ２１は、演算回路４６で＋１
増加して生成されるシフトアドレス４８を与えられてデ
コードし、遅延したタイミングで偶数側のメモリセルア
レイ２０からの出力データがデータバスアンプ２３にラ
ッチされる。但し、偶数側のデータは、出力端子ＤＯＵ
Ｔに奇数側のデータの出力の後に出力されるので、偶数
側のデータバスアンプ２３でのラッチのタイミングが遅
延していても、全体のアクセス時間に影響はない。
奇数側のアドレスプリデコーダ１１は、与えられたアド
レスａ９−ａ１をそのまま与えられてデコードし、奇数
側のメモリセルアレイ１０からの出力データが早いタイ
ミングで奇数側のデータ保持回路のデータバスアンプ１
３にラッチされる。従って、最初に出力されるべき奇数
側の出力データは、演算回路４６での演算時間を待つこ
となく、出力端子ＤＯＵＴに生成される。そして、偶数
側のアドレスプリデコーダ２１は、演算回路４６で＋１
増加して生成されるシフトアドレス４８を与えられてデ
コードし、遅延したタイミングで偶数側のメモリセルア
レイ２０からの出力データがデータバスアンプ２３にラ
ッチされる。但し、偶数側のデータは、出力端子ＤＯＵ
Ｔに奇数側のデータの出力の後に出力されるので、偶数
側のデータバスアンプ２３でのラッチのタイミングが遅
延していても、全体のアクセス時間に影響はない。
【００３８】図４は、偶数アドレスが与えられた場合
の、図３の実施の形態例の回路の動作を示すタイミング
チャート図である。偶数アドレスが外部から与えられ或
いは内部で生成されて与えられた場合は、図２の図表に
て説明した通り、最下位アドレスａ０を無視して、単純
にアドレスａ１−ａ９を両方のアドレスプリデコーダ１
１，２１に与えることができる。従って、演算回路４６
の演算結果を待つことなく、両方のメモリセルアレイ２
０，１０のデータを早いタイミングでほぼ同時にデータ
バスアンプ２３，１３でラッチすることができる。
の、図３の実施の形態例の回路の動作を示すタイミング
チャート図である。偶数アドレスが外部から与えられ或
いは内部で生成されて与えられた場合は、図２の図表に
て説明した通り、最下位アドレスａ０を無視して、単純
にアドレスａ１−ａ９を両方のアドレスプリデコーダ１
１，２１に与えることができる。従って、演算回路４６
の演算結果を待つことなく、両方のメモリセルアレイ２
０，１０のデータを早いタイミングでほぼ同時にデータ
バスアンプ２３，１３でラッチすることができる。
【００３９】図４に沿って説明すると、先ずクロック１
の立ち上がりエッジのタイミングで、リードコマンド２
とアドレス３が、それぞれコマンドラッチ・デコーダ３
２及びアドレスバッファ３３にラッチされる。コマンド
ラッチ・デコーダ３２により生成されるアドレスラッチ
クロック３５のタイミングｔ１で、アドレスラッチ回路
３８に上位アドレスａ９−ａ３（４２）がラッチされ、
アドレスラッチ・カウンタ回路３９に下位アドレスａ
２，ａ１（４４）がラッチされる。図４の例では、上位
アドレスａ９−ａ３が「1111111 」であり、下位アドレ
スａ２，ａ１が「11」である。
の立ち上がりエッジのタイミングで、リードコマンド２
とアドレス３が、それぞれコマンドラッチ・デコーダ３
２及びアドレスバッファ３３にラッチされる。コマンド
ラッチ・デコーダ３２により生成されるアドレスラッチ
クロック３５のタイミングｔ１で、アドレスラッチ回路
３８に上位アドレスａ９−ａ３（４２）がラッチされ、
アドレスラッチ・カウンタ回路３９に下位アドレスａ
２，ａ１（４４）がラッチされる。図４の例では、上位
アドレスａ９−ａ３が「1111111 」であり、下位アドレ
スａ２，ａ１が「11」である。
【００４０】そして、これらのラッチアドレス４２，４
４は、そのまま偶数側のアドレスプリデコーダ２１と奇
数側のアドレスプリデコーダ１１とに与えられる。従っ
て、時刻ｔ２のタイミングで、両方のデコード動作が終
了し、デコード済みの偶数側アドレス６０と奇数側アド
レス５８とが、それぞれ偶数側メモリセルアレイ２０と
奇数側メモリセルアレイ１０とに同時に与えられる。時
刻ｔ３から奇数側のメモリセルアレイ内のセルデータ読
み出し時間ｔreadodd 後に、奇数側のデータバスアンプ
１３にデータラッチ信号５５１が与えられる。同様に、
時刻ｔ３から偶数側メモリセルアレイ内のセルデータ読
み出し時間ｔreadeven後に、偶数側のデータバスアンプ
２３にデータラッチ信号５５２が与えられる。上記デー
タラッチ信号５５１，５５２は、共に、早いタイミング
の信号５２１をもとに、第二のクロック生成回路５４１
と第三のクロック生成回路５４２により生成される。
４は、そのまま偶数側のアドレスプリデコーダ２１と奇
数側のアドレスプリデコーダ１１とに与えられる。従っ
て、時刻ｔ２のタイミングで、両方のデコード動作が終
了し、デコード済みの偶数側アドレス６０と奇数側アド
レス５８とが、それぞれ偶数側メモリセルアレイ２０と
奇数側メモリセルアレイ１０とに同時に与えられる。時
刻ｔ３から奇数側のメモリセルアレイ内のセルデータ読
み出し時間ｔreadodd 後に、奇数側のデータバスアンプ
１３にデータラッチ信号５５１が与えられる。同様に、
時刻ｔ３から偶数側メモリセルアレイ内のセルデータ読
み出し時間ｔreadeven後に、偶数側のデータバスアンプ
２３にデータラッチ信号５５２が与えられる。上記デー
タラッチ信号５５１，５５２は、共に、早いタイミング
の信号５２１をもとに、第二のクロック生成回路５４１
と第三のクロック生成回路５４２により生成される。
【００４１】従って、時刻ｔ４から一定の時間後には、
奇数側の出力データ１４も偶数側の出力データ２４も確
定する。この例では、偶数アドレスが与えられる場合で
あるので、時刻ｔ５のタイミングで発生する第一の出力
クロック５６で、偶数側のデータバスアンプ２３にラッ
チされた偶数側出力データ２４が出力データラッチ回路
１６にラッチされ、時刻ｔ６のタイミングで出力端子Ｄ
ＯＵＴに出力される。更に、その後、時刻ｔ７のタイミ
ングで発生する第二の出力クロック５７で、奇数側のデ
ータバスアンプ１３にラッチされた奇数側出力データ１
４が出力データラッチ回路２６にラッチされ、時刻ｔ８
のタイミングで出力端子ＤＯＵＴに出力される。
奇数側の出力データ１４も偶数側の出力データ２４も確
定する。この例では、偶数アドレスが与えられる場合で
あるので、時刻ｔ５のタイミングで発生する第一の出力
クロック５６で、偶数側のデータバスアンプ２３にラッ
チされた偶数側出力データ２４が出力データラッチ回路
１６にラッチされ、時刻ｔ６のタイミングで出力端子Ｄ
ＯＵＴに出力される。更に、その後、時刻ｔ７のタイミ
ングで発生する第二の出力クロック５７で、奇数側のデ
ータバスアンプ１３にラッチされた奇数側出力データ１
４が出力データラッチ回路２６にラッチされ、時刻ｔ８
のタイミングで出力端子ＤＯＵＴに出力される。
【００４２】図１３のタイミングチャート図と比較する
と明らかな通り、図４の例では、図１３において必要と
していた時刻ｔ１からｔ２までの演算回路４６でのカウ
ントアップ演算時間の遅延が存在しない。そして、本実
施の形態例の時刻ｔ１から最初の偶数側データが出力さ
れる時刻ｔ６までの時間は、従来例の図１３での時刻ｔ
２から時刻ｔ６までと同等である。従って、クロックＣ
ＬＫの立ち上がりエッジから最初に偶数側データが出力
される時刻ｔ６までのＣＡＳ遅延時間ｔCAC は、従来例
よりも短くなる。
と明らかな通り、図４の例では、図１３において必要と
していた時刻ｔ１からｔ２までの演算回路４６でのカウ
ントアップ演算時間の遅延が存在しない。そして、本実
施の形態例の時刻ｔ１から最初の偶数側データが出力さ
れる時刻ｔ６までの時間は、従来例の図１３での時刻ｔ
２から時刻ｔ６までと同等である。従って、クロックＣ
ＬＫの立ち上がりエッジから最初に偶数側データが出力
される時刻ｔ６までのＣＡＳ遅延時間ｔCAC は、従来例
よりも短くなる。
【００４３】図５は、奇数アドレスが与えられた場合
の、図３の実施の形態例の回路の動作を示すタイミング
チャート図である。奇数アドレスが外部から与えられ或
いは内部で生成されて与えられた場合は、図２の図表に
て説明した通り、アドレスａ１−ａ９がそのまま奇数側
アドレスプリデコーダ１１に与えられ、アドレスａ３−
ａ９と＋１の演算が行われたシフトアドレスａ１，ａ２
とが偶数側のアドレスプリデコーダ２１に与えられる。
そして、奇数側のメモリセルアレイ１０の出力データが
先に出力端子ＤＯＵＴに出力され、偶数側の出力データ
２４がその後で出力端子ＤＯＵＴに出力される。従っ
て、奇数側のメモリセルアレイ１０の出力データは、演
算回路４６の演算結果を待つことなく、早いタイミング
で奇数側データバスアンプ１３でラッチすることができ
る。一方、偶数側の出力データは、演算回路４６の演算
時間分遅れたタイミングで、偶数側データバスアンプ２
３でラッチされる。
の、図３の実施の形態例の回路の動作を示すタイミング
チャート図である。奇数アドレスが外部から与えられ或
いは内部で生成されて与えられた場合は、図２の図表に
て説明した通り、アドレスａ１−ａ９がそのまま奇数側
アドレスプリデコーダ１１に与えられ、アドレスａ３−
ａ９と＋１の演算が行われたシフトアドレスａ１，ａ２
とが偶数側のアドレスプリデコーダ２１に与えられる。
そして、奇数側のメモリセルアレイ１０の出力データが
先に出力端子ＤＯＵＴに出力され、偶数側の出力データ
２４がその後で出力端子ＤＯＵＴに出力される。従っ
て、奇数側のメモリセルアレイ１０の出力データは、演
算回路４６の演算結果を待つことなく、早いタイミング
で奇数側データバスアンプ１３でラッチすることができ
る。一方、偶数側の出力データは、演算回路４６の演算
時間分遅れたタイミングで、偶数側データバスアンプ２
３でラッチされる。
【００４４】図５に沿って説明すると、先ずクロック１
の立ち上がりエッジのタイミングで、リードコマンド２
とアドレス３が、それぞれコマンドラッチ・デコーダ３
２及びアドレスバッファ３３にラッチされる。コマンド
ラッチ・デコーダ３２により生成されるアドレスラッチ
クロック３５のタイミングｔ１で、アドレスラッチ回路
３８に上位アドレスａ９−ａ３（４２）がラッチされ、
アドレスラッチ・カウンタ回路３９に下位アドレスａ
２，ａ１（４４）がラッチされる。図５の例では、上位
アドレスａ９−ａ３が「1111111 」であり、下位アドレ
スａ２，ａ１が「11」である。ここまでは、図４の偶数
アドレスの場合と同様である。
の立ち上がりエッジのタイミングで、リードコマンド２
とアドレス３が、それぞれコマンドラッチ・デコーダ３
２及びアドレスバッファ３３にラッチされる。コマンド
ラッチ・デコーダ３２により生成されるアドレスラッチ
クロック３５のタイミングｔ１で、アドレスラッチ回路
３８に上位アドレスａ９−ａ３（４２）がラッチされ、
アドレスラッチ・カウンタ回路３９に下位アドレスａ
２，ａ１（４４）がラッチされる。図５の例では、上位
アドレスａ９−ａ３が「1111111 」であり、下位アドレ
スａ２，ａ１が「11」である。ここまでは、図４の偶数
アドレスの場合と同様である。
【００４５】時刻ｔ１でアドレスラッチ回路３８，３９
でアドレスａ９−ａ１がラッチされると、奇数側のアド
レスプリデコーダ１１にそのままのアドレス４２，４４
が与えられ、プリデコード時間後の時刻ｔ２でデコード
された奇数側アドレス５８が奇数側のメモリセルアレイ
１０に与えられる。そして、セルデータの読み出し時間
ｔreadodd 後の時刻ｔ４odd に生成されるデータラッチ
信号５５１のタイミングで、出力データが奇数側データ
バスアンプ１３にラッチされる。その奇数側のラッチデ
ータ１４は、時刻ｔ５に生成される出力クロック５６の
タイミングで、出力データラッチ回路１６にラッチさ
れ、出力ＤＯＵＴに出力される。従って、ＣＡＳ遅延時
間ｔCAC は、演算回路４６のカウントアップに必要な時
間を含んでおらず、図４の偶数アドレスが与えられた場
合と同じ最短の時間になる。
でアドレスａ９−ａ１がラッチされると、奇数側のアド
レスプリデコーダ１１にそのままのアドレス４２，４４
が与えられ、プリデコード時間後の時刻ｔ２でデコード
された奇数側アドレス５８が奇数側のメモリセルアレイ
１０に与えられる。そして、セルデータの読み出し時間
ｔreadodd 後の時刻ｔ４odd に生成されるデータラッチ
信号５５１のタイミングで、出力データが奇数側データ
バスアンプ１３にラッチされる。その奇数側のラッチデ
ータ１４は、時刻ｔ５に生成される出力クロック５６の
タイミングで、出力データラッチ回路１６にラッチさ
れ、出力ＤＯＵＴに出力される。従って、ＣＡＳ遅延時
間ｔCAC は、演算回路４６のカウントアップに必要な時
間を含んでおらず、図４の偶数アドレスが与えられた場
合と同じ最短の時間になる。
【００４６】一方、偶数側のアドレスプリデコーダ２１
には、アドレスａ９−ａ３と共に、演算回路４６で＋１
カウントアップされたシフトアドレスａ２，ａ１が与え
られる。従って、プリデコード動作は、シフトアドレス
４８が生成される時刻ｔ２以降に開始されて、デコード
された偶数側アドレス６０は、奇数側よりも遅れた時刻
ｔ３で偶数側メモリセルアレイ２０に与えられる。従っ
て、それからセルデータ読み出し時間ｔreadeven後の時
刻ｔ４evenに生成されるデータラッチ信号５５２のタイ
ミングで、出力データが偶数側データバスアンプ２３に
ラッチされる。その偶数側のラッチデータ２４は、時刻
ｔ７に生成される出力クロック５７のタイミングで、出
力データラッチ回路２６にラッチされ、出力ＤＯＵＴに
出力される。
には、アドレスａ９−ａ３と共に、演算回路４６で＋１
カウントアップされたシフトアドレスａ２，ａ１が与え
られる。従って、プリデコード動作は、シフトアドレス
４８が生成される時刻ｔ２以降に開始されて、デコード
された偶数側アドレス６０は、奇数側よりも遅れた時刻
ｔ３で偶数側メモリセルアレイ２０に与えられる。従っ
て、それからセルデータ読み出し時間ｔreadeven後の時
刻ｔ４evenに生成されるデータラッチ信号５５２のタイ
ミングで、出力データが偶数側データバスアンプ２３に
ラッチされる。その偶数側のラッチデータ２４は、時刻
ｔ７に生成される出力クロック５７のタイミングで、出
力データラッチ回路２６にラッチされ、出力ＤＯＵＴに
出力される。
【００４７】即ち、偶数側メモリセルアレイ２０からの
出力データがデータバスアンプ２３にラッチされるタイ
ミングｔ４evenは、奇数側のタイミングｔ４odd よりも
演算回路４６のカウントアップ動作時間分だけ遅れてい
るが、奇数側の出力データ１４が先に出力端子ＤＯＵＴ
に出力されるので、偶数側の出力データ２４が出力デー
タラッチ回路２６にラッチされる時刻ｔ７には十分間に
合う。従って、奇数側のデータを出力してから偶数側の
データを出力するという全体の動作に対して、演算回路
４６でのカウントアップ動作の遅れは、何ら影響を与え
ない。
出力データがデータバスアンプ２３にラッチされるタイ
ミングｔ４evenは、奇数側のタイミングｔ４odd よりも
演算回路４６のカウントアップ動作時間分だけ遅れてい
るが、奇数側の出力データ１４が先に出力端子ＤＯＵＴ
に出力されるので、偶数側の出力データ２４が出力デー
タラッチ回路２６にラッチされる時刻ｔ７には十分間に
合う。従って、奇数側のデータを出力してから偶数側の
データを出力するという全体の動作に対して、演算回路
４６でのカウントアップ動作の遅れは、何ら影響を与え
ない。
【００４８】上記の動作では、第三のクロック生成回路
５４２により、遅延バッファ５３１で遅延した信号５３
２に基づいてラッチ信号５５２が生成される。この偶数
側のラッチ信号５５２は、奇数側のラッチ信号５５１よ
りも演算回路４６でのカウントアップ動作時間分だけ遅
れたタイミングを持つ。
５４２により、遅延バッファ５３１で遅延した信号５３
２に基づいてラッチ信号５５２が生成される。この偶数
側のラッチ信号５５２は、奇数側のラッチ信号５５１よ
りも演算回路４６でのカウントアップ動作時間分だけ遅
れたタイミングを持つ。
【００４９】上記の図４で示した偶数アドレスが与えら
れる場合も、図５で示した奇数アドレスが与えられる場
合も、最初の出力データが出力端子ＤＯＵＴに出力され
るまでのＣＡＳ遅延時間ｔCAC は、演算回路４６の演算
時間による遅延がない最短の時間となる。
れる場合も、図５で示した奇数アドレスが与えられる場
合も、最初の出力データが出力端子ＤＯＵＴに出力され
るまでのＣＡＳ遅延時間ｔCAC は、演算回路４６の演算
時間による遅延がない最短の時間となる。
【００５０】図６は、図３中の演算回路４６とスイッチ
５０を含む演算回路５０１の回路例を示す図である。図
中、ゲートに丸印が付されているのがＰ型ＭＯＳトラン
ジスタを示す。図６の回路の上半分が、ラッチアドレス
４４のアドレスａ１を入力して、最下位アドレスａ０に
応じて生成されるシフトアドレス４８またはアドレス４
４のアドレスａ１を生成する回路であり、下半分がアド
レスａ２についての同様の回路である。
５０を含む演算回路５０１の回路例を示す図である。図
中、ゲートに丸印が付されているのがＰ型ＭＯＳトラン
ジスタを示す。図６の回路の上半分が、ラッチアドレス
４４のアドレスａ１を入力して、最下位アドレスａ０に
応じて生成されるシフトアドレス４８またはアドレス４
４のアドレスａ１を生成する回路であり、下半分がアド
レスａ２についての同様の回路である。
【００５１】アドレスａ１についての上半分の回路につ
いて説明する。図２の図表にて説明した通り、アドレス
ａ１は、偶数アドレス（ａ０＝０）が与えられた時はそ
のまま変更せずに偶数側アドレスプリデコーダ２１に与
えられる。また、奇数アドレス（ａ０＝１）が与えられ
た時は、その論理を反転して偶数側アドレスプリデコー
ダ２１に与えられる。
いて説明する。図２の図表にて説明した通り、アドレス
ａ１は、偶数アドレス（ａ０＝０）が与えられた時はそ
のまま変更せずに偶数側アドレスプリデコーダ２１に与
えられる。また、奇数アドレス（ａ０＝１）が与えられ
た時は、その論理を反転して偶数側アドレスプリデコー
ダ２１に与えられる。
【００５２】そこで、上半分の回路では、ＣＭＯＳスイ
ッチ７０，７１はアドレスａ０＝０の時に導通し、ＣＭ
ＯＳスイッチ７３，７４はアドレスａ０＝１の時に導通
する。ＮＡＮＤゲート７５にはアドレスａ０とシーケン
シャルモード信号ｓｑとが入力される。シーケンシャル
モード信号ｓｑは、バーストモード動作を有効にする為
の制御信号である。従って、シーケンシャルモード信号
ｓｑが１であり、アドレスａ０が０の時は、ＮＡＮＤゲ
ート７５の出力が１（Ｈレベル）となり、ＣＭＯＳスイ
ッチ７０，７１が導通、スイッチ７３，７４が非導通と
なる。従って、アドレスａ１は、そのままラッチ信号１
００のＬレベルのタイミングで、インバータ８０とＣＭ
ＯＳインバータ８１，８４からなるラッチ回路にラッチ
される。即ち、ラッチ信号１００により、ＣＭＯＳスイ
ッチ７７，７８は導通し、インバータ８１，８４が活性
化される。
ッチ７０，７１はアドレスａ０＝０の時に導通し、ＣＭ
ＯＳスイッチ７３，７４はアドレスａ０＝１の時に導通
する。ＮＡＮＤゲート７５にはアドレスａ０とシーケン
シャルモード信号ｓｑとが入力される。シーケンシャル
モード信号ｓｑは、バーストモード動作を有効にする為
の制御信号である。従って、シーケンシャルモード信号
ｓｑが１であり、アドレスａ０が０の時は、ＮＡＮＤゲ
ート７５の出力が１（Ｈレベル）となり、ＣＭＯＳスイ
ッチ７０，７１が導通、スイッチ７３，７４が非導通と
なる。従って、アドレスａ１は、そのままラッチ信号１
００のＬレベルのタイミングで、インバータ８０とＣＭ
ＯＳインバータ８１，８４からなるラッチ回路にラッチ
される。即ち、ラッチ信号１００により、ＣＭＯＳスイ
ッチ７７，７８は導通し、インバータ８１，８４が活性
化される。
【００５３】一方、シーケンシャルモード信号ｓｑが１
であり、アドレスａ０が１の時は、ＮＡＮＤゲート７５
の出力が０（Ｌレベル）となり、ＣＭＯＳスイッチ７
０，７１が非導通、スイッチ７３，７４が導通となる。
従って、アドレスａ１は、インバータ７２によって反転
されて、ラッチ信号１００のＬレベルにより上記したラ
ッチ回路にラッチされる。
であり、アドレスａ０が１の時は、ＮＡＮＤゲート７５
の出力が０（Ｌレベル）となり、ＣＭＯＳスイッチ７
０，７１が非導通、スイッチ７３，７４が導通となる。
従って、アドレスａ１は、インバータ７２によって反転
されて、ラッチ信号１００のＬレベルにより上記したラ
ッチ回路にラッチされる。
【００５４】以上の通り、最下位のアドレスａ０に応じ
て、アドレスａ１のそのままの信号４４か或いは反転し
たシフトアドレス４８かが生成される。
て、アドレスａ１のそのままの信号４４か或いは反転し
たシフトアドレス４８かが生成される。
【００５５】次に、アドレスａ２の下半分の回路につい
て説明する。図２の図表にて説明した通り、アドレスａ
２は、下位アドレスａ０，ａ１が（１，１）の時は、桁
上げにより反転論理値となり、下位アドレスａ０，ａ１
が（１，１）以外の時は、桁上げは発生せずに、そのま
まの論理値となる。
て説明する。図２の図表にて説明した通り、アドレスａ
２は、下位アドレスａ０，ａ１が（１，１）の時は、桁
上げにより反転論理値となり、下位アドレスａ０，ａ１
が（１，１）以外の時は、桁上げは発生せずに、そのま
まの論理値となる。
【００５６】そこで、シーケンスモード信号ｓｑが１で
あり、且つ下位アドレスａ０，ａ１が（１，１）以外の
時は、ＮＡＮＤゲート９０の出力は１（Ｈレベル）とな
る。その結果、ＣＭＯＳスイッチ８５，８６が導通し
て、ラッチ信号１０１のＬレベルのタイミングで、アド
レスａ２がそのままインバータ９５とＣＭＯＳインバー
タ９６，９９からなるラッチ回路にラッチされる。
あり、且つ下位アドレスａ０，ａ１が（１，１）以外の
時は、ＮＡＮＤゲート９０の出力は１（Ｈレベル）とな
る。その結果、ＣＭＯＳスイッチ８５，８６が導通し
て、ラッチ信号１０１のＬレベルのタイミングで、アド
レスａ２がそのままインバータ９５とＣＭＯＳインバー
タ９６，９９からなるラッチ回路にラッチされる。
【００５７】一方、シーケンスモード信号ｓｑが１であ
り、且つ下位アドレスａ０，ａ１が（１，１）の時は、
ＮＡＮＤゲート９０の出力は０（Ｌレベル）となる。そ
の結果、ＣＭＯＳスイッチ８８，８９が導通して、ラッ
チ信号１０１のＬレベルのタイミングで、インバータ８
７によるアドレスａ２の反転論理値が、インバータ９５
とＣＭＯＳインバータ９６，９９からなるラッチ回路に
ラッチされる。
り、且つ下位アドレスａ０，ａ１が（１，１）の時は、
ＮＡＮＤゲート９０の出力は０（Ｌレベル）となる。そ
の結果、ＣＭＯＳスイッチ８８，８９が導通して、ラッ
チ信号１０１のＬレベルのタイミングで、インバータ８
７によるアドレスａ２の反転論理値が、インバータ９５
とＣＭＯＳインバータ９６，９９からなるラッチ回路に
ラッチされる。
【００５８】以上の通り、下位のアドレスａ０、ａ１の
組み合わせに応じて、アドレスａ２がそのままの信号４
４か或いは反転したシフトアドレス４８かが生成され
る。
組み合わせに応じて、アドレスａ２がそのままの信号４
４か或いは反転したシフトアドレス４８かが生成され
る。
【００５９】図７は、本実施の形態例のデータバスアン
プ回路と出力データラッチ回路との関係を特に示した半
導体記憶装置の全体を示す図である。図３内の回路と対
応する部分には、同じ引用番号を付した。
プ回路と出力データラッチ回路との関係を特に示した半
導体記憶装置の全体を示す図である。図３内の回路と対
応する部分には、同じ引用番号を付した。
【００６０】図７において、外部アドレス３がアドレス
バッファ３３にクロック３１のタイミングで取り込ま
れ、ラッチ回路３８，３９を介してプリデコーダ１１，
２１に与えられる。尚、この例では、図３中の回路５０
１は省略されている。また、外部アドレス３は、列側の
アドレスである。プリデコーダ１１，２１の出力はアド
レスメインデコーダ１２，２２に与えられ、デコードさ
れた選択信号５８，６０が、メモリセルアレイ１０，２
０に与えられる。
バッファ３３にクロック３１のタイミングで取り込ま
れ、ラッチ回路３８，３９を介してプリデコーダ１１，
２１に与えられる。尚、この例では、図３中の回路５０
１は省略されている。また、外部アドレス３は、列側の
アドレスである。プリデコーダ１１，２１の出力はアド
レスメインデコーダ１２，２２に与えられ、デコードさ
れた選択信号５８，６０が、メモリセルアレイ１０，２
０に与えられる。
【００６１】メモリセルアレイ１０，２０内は、複数の
ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１との
交差部にメモリセルＭＣが配置される。図示されない行
側のアドレスがデコードされて選択されたワード線ＷＬ
が立ち上がる。その結果、メモリセルＭＣの容量に蓄積
された電荷に応じて、ビット線ＢＬに電位の変動をもた
らす。そして、ビット線対ＢＬ０，ＢＬ１の差動信号が
センスアンプＳＡで感知されて増幅される。メインデコ
ーダ１２，２２からの選択信号５８，６０により、ビッ
ト線トランスファーゲート１０１，１０２が導通し、セ
ンスアンプＳＡで増幅された出力データが、データバス
線ＤＢ０，ＤＢ１に出力される。そして、このデータバ
ス線ＤＢ０，ＤＢ１に出力された出力データが、データ
ラッチ信号５５１，５５２のタイミングでデータバスア
ンプ１３，２３により増幅されラッチされる。
ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１との
交差部にメモリセルＭＣが配置される。図示されない行
側のアドレスがデコードされて選択されたワード線ＷＬ
が立ち上がる。その結果、メモリセルＭＣの容量に蓄積
された電荷に応じて、ビット線ＢＬに電位の変動をもた
らす。そして、ビット線対ＢＬ０，ＢＬ１の差動信号が
センスアンプＳＡで感知されて増幅される。メインデコ
ーダ１２，２２からの選択信号５８，６０により、ビッ
ト線トランスファーゲート１０１，１０２が導通し、セ
ンスアンプＳＡで増幅された出力データが、データバス
線ＤＢ０，ＤＢ１に出力される。そして、このデータバ
ス線ＤＢ０，ＤＢ１に出力された出力データが、データ
ラッチ信号５５１，５５２のタイミングでデータバスア
ンプ１３，２３により増幅されラッチされる。
【００６２】データ保持回路であるデータバスアンプ１
３，２３は、カレントミラー回路１０３，１０４及び１
０９，１１０を有する２つの差動アンプと、その出力１
１５，１１６をラッチするＮＡＮＤゲート１１７，１１
８よりなるラッチ回路から構成される。
３，２３は、カレントミラー回路１０３，１０４及び１
０９，１１０を有する２つの差動アンプと、その出力１
１５，１１６をラッチするＮＡＮＤゲート１１７，１１
８よりなるラッチ回路から構成される。
【００６３】データバス線ＤＢ０，ＤＢ１は、ソースが
共通接続されたＮ型トランジスタ１０５，１０６及び１
１１，１１２に供給される。そして、データラッチ信号
５５１，５５２によりトランジスタ１１４及び１０８が
導通し、差動アンプが活性化すると、トランジスタ１０
５または１０６の一方が導通し、また、トランジスタ１
１１または１１２の一方が導通する。その結果、それぞ
れの差動アンプの出力１１５と１１６とに逆相の信号が
生成され、その逆相の信号が交差接続された２つのＮＡ
ＮＤゲート１１７，１１８からなるラッチ回路にラッチ
される。
共通接続されたＮ型トランジスタ１０５，１０６及び１
１１，１１２に供給される。そして、データラッチ信号
５５１，５５２によりトランジスタ１１４及び１０８が
導通し、差動アンプが活性化すると、トランジスタ１０
５または１０６の一方が導通し、また、トランジスタ１
１１または１１２の一方が導通する。その結果、それぞ
れの差動アンプの出力１１５と１１６とに逆相の信号が
生成され、その逆相の信号が交差接続された２つのＮＡ
ＮＤゲート１１７，１１８からなるラッチ回路にラッチ
される。
【００６４】このラッチ回路の出力は、インバータ１１
９により反転され、スイッチ１５，２５により出力デー
タラッチ回路１６，２６に供給される。スイッチ１５，
２５は、ＣＭＯＳスイッチ１２０，１２１及び１２２，
１２３からなり、最下位アドレスａ０によって、選択的
に導通、非導通となる。スイッチ１２２，１２３には、
他方のメモリセルアレイからのデータバスアンプの出力
信号が供給される。図３にて説明した通り、最下位アド
レスａ０の論理に応じて、偶数側か奇数側の出力データ
が出力データラッチ回路１６，２６に、出力クロック５
６，５７のＨレベルのタイミングでトランジスタ１２５
が導通してラッチされる。
９により反転され、スイッチ１５，２５により出力デー
タラッチ回路１６，２６に供給される。スイッチ１５，
２５は、ＣＭＯＳスイッチ１２０，１２１及び１２２，
１２３からなり、最下位アドレスａ０によって、選択的
に導通、非導通となる。スイッチ１２２，１２３には、
他方のメモリセルアレイからのデータバスアンプの出力
信号が供給される。図３にて説明した通り、最下位アド
レスａ０の論理に応じて、偶数側か奇数側の出力データ
が出力データラッチ回路１６，２６に、出力クロック５
６，５７のＨレベルのタイミングでトランジスタ１２５
が導通してラッチされる。
【００６５】以上が、メモリセルアレイ１０，２０から
出力ＤＯＵＴまでの読み出しデータの流れである。
出力ＤＯＵＴまでの読み出しデータの流れである。
【００６６】［第二の実施の形態例］図３で示した上記
の実施の形態例では、下位アドレスａ２，ａ１に対して
＋１の演算を演算回路４６で行った。しかし、図２の図
表で示した通り、わずかに８種類の入力アドレスに対し
て、奇数側アドレスと偶数側アドレスを形成すればよ
い。従って、汎用性のある＋１演算回路ではなく、８種
類の組み合わせのアドレスａ０，ａ１，ａ２を、奇数側
と偶数側アドレスに変換する回路を設けることで、与え
られるアドレスが奇数であっても偶数であってもＣＡＳ
遅延時間を短くすることができる。
の実施の形態例では、下位アドレスａ２，ａ１に対して
＋１の演算を演算回路４６で行った。しかし、図２の図
表で示した通り、わずかに８種類の入力アドレスに対し
て、奇数側アドレスと偶数側アドレスを形成すればよ
い。従って、汎用性のある＋１演算回路ではなく、８種
類の組み合わせのアドレスａ０，ａ１，ａ２を、奇数側
と偶数側アドレスに変換する回路を設けることで、与え
られるアドレスが奇数であっても偶数であってもＣＡＳ
遅延時間を短くすることができる。
【００６７】図８は、第二の実施の形態例の回路を示す
図である。第二の実施の形態例では、かかる変換回路５
０２を設け、データバスアンプのラッチ信号５５３は、
奇数側も偶数側も同じ早いタイミングで生成される。奇
数側と偶数側のラッチ信号５５３は同じクロック発生回
路５４３で生成されるが、図１３の従来例とは異なり、
ラッチ信号５５３は早いタイミングで生成される。
図である。第二の実施の形態例では、かかる変換回路５
０２を設け、データバスアンプのラッチ信号５５３は、
奇数側も偶数側も同じ早いタイミングで生成される。奇
数側と偶数側のラッチ信号５５３は同じクロック発生回
路５４３で生成されるが、図１３の従来例とは異なり、
ラッチ信号５５３は早いタイミングで生成される。
【００６８】図８の回路は、下位アドレスａ１，ａ２に
対して最下位アドレスａ０の論理に応じて変換動作を行
う変換回路５０２を設けている点と、同じデータラッチ
信号５５３がクロック発生回路５４３で生成されて奇数
側と偶数側のバスデータアンプ１３，２３に与えられる
点とで、図３の第一の実施の形態例と異なる。この変換
回路５０２は、基本的には、最下位アドレスａ０＝０
（偶数アドレス）の場合は、同じアドレスａ１，ａ２を
そのまま奇数側と偶数側のデコーダ１１，２１に与え、
最下位アドレスａ０＝１（奇数アドレス）の場合は、ａ
２，ａ１をそのまま奇数側のデコーダ１１に与え、偶数
側のデコーダ２１に（０，０）を（０，１）に、（０，
１）を（１，０）に、（１，０）を（１，１）に、
（１，１）を（０，０）に、それぞれ変換して与える。
即ち、この変換は、４種類のアドレスａ２，ａ１の組み
合わせを１つづつシフトした別の組み合わせに置き換え
ることで可能である。特に、本実施の形態例では、変換
回路５０２は、アドレスａ２，ａ１をプリデコードし
て、４種類のプリデコード信号を最下位アドレスａ０の
論理に応じてシフト変換する。
対して最下位アドレスａ０の論理に応じて変換動作を行
う変換回路５０２を設けている点と、同じデータラッチ
信号５５３がクロック発生回路５４３で生成されて奇数
側と偶数側のバスデータアンプ１３，２３に与えられる
点とで、図３の第一の実施の形態例と異なる。この変換
回路５０２は、基本的には、最下位アドレスａ０＝０
（偶数アドレス）の場合は、同じアドレスａ１，ａ２を
そのまま奇数側と偶数側のデコーダ１１，２１に与え、
最下位アドレスａ０＝１（奇数アドレス）の場合は、ａ
２，ａ１をそのまま奇数側のデコーダ１１に与え、偶数
側のデコーダ２１に（０，０）を（０，１）に、（０，
１）を（１，０）に、（１，０）を（１，１）に、
（１，１）を（０，０）に、それぞれ変換して与える。
即ち、この変換は、４種類のアドレスａ２，ａ１の組み
合わせを１つづつシフトした別の組み合わせに置き換え
ることで可能である。特に、本実施の形態例では、変換
回路５０２は、アドレスａ２，ａ１をプリデコードし
て、４種類のプリデコード信号を最下位アドレスａ０の
論理に応じてシフト変換する。
【００６９】まず、上位アドレスａ９−ａ３は、アドレ
スバッファ３３でクロック３１のタイミングでラッチさ
れ、プリデコーダ３８１に与えられる。そこで、適宜プ
リデコードされた信号４２１がアドレスラッチ回路３８
２に一旦ラッチされる。そのラッチされたプリデコード
信号４２２は、奇数側と偶数側のアドレスデコーダ１
１，２１に与えられる。
スバッファ３３でクロック３１のタイミングでラッチさ
れ、プリデコーダ３８１に与えられる。そこで、適宜プ
リデコードされた信号４２１がアドレスラッチ回路３８
２に一旦ラッチされる。そのラッチされたプリデコード
信号４２２は、奇数側と偶数側のアドレスデコーダ１
１，２１に与えられる。
【００７０】下位アドレスａ２，ａ１は、ラッチクロッ
ク３５のタイミングでプリデコーダ３９１に与えられ、
４ビットの第一のプリデコード信号４４１と、それをシ
フト変換した第二のプリデコード信号４４２とが生成さ
れる。奇数側のアドレスラッチ・カウンタ３９２には、
第一のプリデコード信号４４１が与えられる。また、偶
数側のアドレスラッチ・カウンタ３９３には、第一のプ
リデコード信号４４１または第二のプリデコード信号４
４２が最下位アドレスａ０の論理に応じて選択されて与
えられる。
ク３５のタイミングでプリデコーダ３９１に与えられ、
４ビットの第一のプリデコード信号４４１と、それをシ
フト変換した第二のプリデコード信号４４２とが生成さ
れる。奇数側のアドレスラッチ・カウンタ３９２には、
第一のプリデコード信号４４１が与えられる。また、偶
数側のアドレスラッチ・カウンタ３９３には、第一のプ
リデコード信号４４１または第二のプリデコード信号４
４２が最下位アドレスａ０の論理に応じて選択されて与
えられる。
【００７１】そして、奇数側のアドレスラッチ・カウン
タ３９２からのプリデコード信号４４３が奇数側のアド
レスデコーダ１１に与えられ、偶数側のアドレスラッチ
・カウンタ３９３からのプリデコード信号４４４が偶数
側のアドレスデコーダ２１に与えられる。
タ３９２からのプリデコード信号４４３が奇数側のアド
レスデコーダ１１に与えられ、偶数側のアドレスラッチ
・カウンタ３９３からのプリデコード信号４４４が偶数
側のアドレスデコーダ２１に与えられる。
【００７２】そして、奇数側のデコード信号５８に従っ
て選択された列の出力データが、奇数側データバスアン
プ１３に、データラッチ信号５５３のタイミングでラッ
チされる。また、同様に、偶数側のデコード信号６０に
従って選択された列の出力データが、偶数側データバス
アンプ２３に、データラッチ信号５５３のタイミングで
ラッチされる。両側のデータバスアンプ１３，２３は、
同じデータラッチ信号５５３のタイミングでラッチされ
る。しかも、変換回路５０２の動作は、演算回路の如く
桁上げなどの複雑な動作を必要としないので、遅延する
ことなくシフト変換されたプリデコード信号４４１，４
４２を生成することができる。従って、データラッチ信
号５５３は、演算回路で必要としたカウントアップの遅
延時間のない早いタイミングの信号となる。
て選択された列の出力データが、奇数側データバスアン
プ１３に、データラッチ信号５５３のタイミングでラッ
チされる。また、同様に、偶数側のデコード信号６０に
従って選択された列の出力データが、偶数側データバス
アンプ２３に、データラッチ信号５５３のタイミングで
ラッチされる。両側のデータバスアンプ１３，２３は、
同じデータラッチ信号５５３のタイミングでラッチされ
る。しかも、変換回路５０２の動作は、演算回路の如く
桁上げなどの複雑な動作を必要としないので、遅延する
ことなくシフト変換されたプリデコード信号４４１，４
４２を生成することができる。従って、データラッチ信
号５５３は、演算回路で必要としたカウントアップの遅
延時間のない早いタイミングの信号となる。
【００７３】図９は、図８の動作を説明するタイミング
チャートを示す図である。上記した通り、クロック１の
立ち上がりエッジに同期して、読み出しコマンド２と外
部アドレス３とがそれぞれのバッファ回路３２，３３に
ラッチされる。そして、そのラッチが完了した時刻ｔ１
から時刻ｔ３までの間に、上位アドレスａ９−ａ３につ
いては、プリデコーダ回路３８１でプリデコードされ、
アドレスラッチ回路３８２でラッチされ、更にアドレス
デコーダ１１，１２及び２１，２２でデコードされて、
デコード信号５８，６０が生成される。
チャートを示す図である。上記した通り、クロック１の
立ち上がりエッジに同期して、読み出しコマンド２と外
部アドレス３とがそれぞれのバッファ回路３２，３３に
ラッチされる。そして、そのラッチが完了した時刻ｔ１
から時刻ｔ３までの間に、上位アドレスａ９−ａ３につ
いては、プリデコーダ回路３８１でプリデコードされ、
アドレスラッチ回路３８２でラッチされ、更にアドレス
デコーダ１１，１２及び２１，２２でデコードされて、
デコード信号５８，６０が生成される。
【００７４】また、下位アドレスａ２，ａ１について
は、時刻ｔ１からｔ２までの間に、変換回路５０２によ
るプリデコードと最下位アドレスａ０の論理によるシフ
ト変換、及びアドレスデコーダ１１，１２及び２１，２
２によるデコードが行われて、デコード信号５８，６０
が生成される。最下位アドレスａ０の論理によるシフト
変換は、後述する通り特別の回路構成ではなく、プリデ
コード信号の接続を１ビットシフトするだけであり、演
算回路の如き遅延時間は発生しない。
は、時刻ｔ１からｔ２までの間に、変換回路５０２によ
るプリデコードと最下位アドレスａ０の論理によるシフ
ト変換、及びアドレスデコーダ１１，１２及び２１，２
２によるデコードが行われて、デコード信号５８，６０
が生成される。最下位アドレスａ０の論理によるシフト
変換は、後述する通り特別の回路構成ではなく、プリデ
コード信号の接続を１ビットシフトするだけであり、演
算回路の如き遅延時間は発生しない。
【００７５】そして、時刻ｔ３からセルデータ読み出し
時間ｔreadodd,ｔreadeven経過後の時刻ｔ４に、データ
ラッチ信号５５３のタイミングで、奇数側メモリセルア
レイ１０からの出力データが奇数側データバスアンプ１
３でラッチされ、偶数側メモリセルアレイ２０からの出
力データが偶数側データバスアンプ２３でラッチされ
る。その後、図９の例では、外部アドレスが奇数である
ので、奇数側の出力データ１４が出力クロック５６のタ
イミングで出力データラッチ回路１６にラッチされて出
力され、その後、偶数側の出力データ２４が出力クロッ
ク５７のタイミングで出力データラッチ回路２６にラッ
チされて出力される。従って、リードコマンドが取り込
まれたクロック１の立ち上がりから最初の出力データが
出力されるまでのＣＡＳ遅延時間ｔCAC は、従来例より
も演算時間分短くなっている。
時間ｔreadodd,ｔreadeven経過後の時刻ｔ４に、データ
ラッチ信号５５３のタイミングで、奇数側メモリセルア
レイ１０からの出力データが奇数側データバスアンプ１
３でラッチされ、偶数側メモリセルアレイ２０からの出
力データが偶数側データバスアンプ２３でラッチされ
る。その後、図９の例では、外部アドレスが奇数である
ので、奇数側の出力データ１４が出力クロック５６のタ
イミングで出力データラッチ回路１６にラッチされて出
力され、その後、偶数側の出力データ２４が出力クロッ
ク５７のタイミングで出力データラッチ回路２６にラッ
チされて出力される。従って、リードコマンドが取り込
まれたクロック１の立ち上がりから最初の出力データが
出力されるまでのＣＡＳ遅延時間ｔCAC は、従来例より
も演算時間分短くなっている。
【００７６】図１０は、図８における変換回路５０２の
概略回路を示す図である。図８の各部に対応する部分に
は、同じ引用番号を付している。この変換回路は、アド
レスａ１，ａ２がアドレスバッファ３３１，３３２でラ
ッチされて、逆相の信号ａ１，／ａ１，ａ２，／ａ２が
生成される。それらの逆相信号はプリデコーダ３９１に
与えられ、４ビットのプリデコード信号４４１が生成さ
れる。図中では、この４ビットのプリデコード信号４４
１には、ca20cz, ca21cz, ca22cz, ca23czの番号が与え
られる。奇数側のアドレスラッチ回路３９２には、それ
らのプリデコード信号４４１がそのまま与えられる。ま
た、奇数側のアドレスラッチ回路３９２には、内部アド
レスカウンタ３９４からのカウントアップされた内部プ
リデコード信号４４１ｉが与えられる。そして、外部ア
ドレス活性化信号extp0zと内部アドレス活性化信号intp
0zとにより、プリデコード信号４４１または内部プリデ
コード信号４４１ｉが選択される。従って、４ビットま
たは８ビットバーストモードのコマンド信号が与えられ
た時は、所定のタイミングで内部アドレス活性化intp0z
が活性化される。
概略回路を示す図である。図８の各部に対応する部分に
は、同じ引用番号を付している。この変換回路は、アド
レスａ１，ａ２がアドレスバッファ３３１，３３２でラ
ッチされて、逆相の信号ａ１，／ａ１，ａ２，／ａ２が
生成される。それらの逆相信号はプリデコーダ３９１に
与えられ、４ビットのプリデコード信号４４１が生成さ
れる。図中では、この４ビットのプリデコード信号４４
１には、ca20cz, ca21cz, ca22cz, ca23czの番号が与え
られる。奇数側のアドレスラッチ回路３９２には、それ
らのプリデコード信号４４１がそのまま与えられる。ま
た、奇数側のアドレスラッチ回路３９２には、内部アド
レスカウンタ３９４からのカウントアップされた内部プ
リデコード信号４４１ｉが与えられる。そして、外部ア
ドレス活性化信号extp0zと内部アドレス活性化信号intp
0zとにより、プリデコード信号４４１または内部プリデ
コード信号４４１ｉが選択される。従って、４ビットま
たは８ビットバーストモードのコマンド信号が与えられ
た時は、所定のタイミングで内部アドレス活性化intp0z
が活性化される。
【００７７】バーストモードは、そのバースト長が２ビ
ット、４ビット、８ビットとある。従って、４ビット或
いは８ビットの場合は、内部でアドレスａ２，ａ１，ａ
０をカウントアップする必要がある。その場合は、内部
アドレスカウンタ３９４からのカウントアップしたプリ
デコード信号４４１ｉが内部アドレス活性化信号intp0z
により選択される。
ット、４ビット、８ビットとある。従って、４ビット或
いは８ビットの場合は、内部でアドレスａ２，ａ１，ａ
０をカウントアップする必要がある。その場合は、内部
アドレスカウンタ３９４からのカウントアップしたプリ
デコード信号４４１ｉが内部アドレス活性化信号intp0z
により選択される。
【００７８】この内部アドレスカウンタ３９４は、プリ
デコード信号４４３を１ビットシフトした信号を内部プ
リデコード信号４４１ｉとして生成する。従って、信号
bca20z, bca21z, bca22z, bca23zが、１ビットずれて内
部アドレスカウンタ３９４に与えられる。内部アドレス
カウンタ３９４では、後述するラッチ信号によりその入
力されるプリデコード信号４４３がラッチされる。
デコード信号４４３を１ビットシフトした信号を内部プ
リデコード信号４４１ｉとして生成する。従って、信号
bca20z, bca21z, bca22z, bca23zが、１ビットずれて内
部アドレスカウンタ３９４に与えられる。内部アドレス
カウンタ３９４では、後述するラッチ信号によりその入
力されるプリデコード信号４４３がラッチされる。
【００７９】偶数側のアドレスラッチ回路３９３には、
プリデコーダ３９１の第一のプリデコード信号４４１
と、それを１ビットシフトした第二のプリデコード信号
４４２とが与えられる。第二のプリデコード信号４４２
は、単に配線を１ビットずらしてアドレスラッチ回路３
９３に接続されるだけである。また、偶数側のアドレス
ラッチ回路３９３には、内部アドレスカウンタ３９４の
カウントアップされた第一の内部プリデコード信号４４
１ｉと、それを１ビットシフトした第二の内部プリデコ
ード信号４４２ｉとが与えられる。第二のプリデコード
信号４４２ｉは、単に配線を１ビットずらしてアドレス
ラッチ回路３９３に接続されるだけである。
プリデコーダ３９１の第一のプリデコード信号４４１
と、それを１ビットシフトした第二のプリデコード信号
４４２とが与えられる。第二のプリデコード信号４４２
は、単に配線を１ビットずらしてアドレスラッチ回路３
９３に接続されるだけである。また、偶数側のアドレス
ラッチ回路３９３には、内部アドレスカウンタ３９４の
カウントアップされた第一の内部プリデコード信号４４
１ｉと、それを１ビットシフトした第二の内部プリデコ
ード信号４４２ｉとが与えられる。第二のプリデコード
信号４４２ｉは、単に配線を１ビットずらしてアドレス
ラッチ回路３９３に接続されるだけである。
【００８０】そして、プリデコード信号４４１、４４２
或いは内部プリデコード信号４４１ｉ、４４２ｉの選択
が、前述した外部アドレス活性化信号extp0zと内部アド
レス活性化信号intp0zとにより行われる。更に、第一の
プリデコード信号４４１，４４１ｉ或いは第二のプリデ
コード信号４４２，４４２ｉの選択が、最下位アドレス
ａ０若しくはそれを遅延回路３９５で遅延させた遅延信
号bca00zにより行われる。
或いは内部プリデコード信号４４１ｉ、４４２ｉの選択
が、前述した外部アドレス活性化信号extp0zと内部アド
レス活性化信号intp0zとにより行われる。更に、第一の
プリデコード信号４４１，４４１ｉ或いは第二のプリデ
コード信号４４２，４４２ｉの選択が、最下位アドレス
ａ０若しくはそれを遅延回路３９５で遅延させた遅延信
号bca00zにより行われる。
【００８１】即ち、バースト長に従って、外部アドレス
から生成されたプリデコード信号４４１，４４２が外部
アドレス活性化信号extp0zにより選択され、内部アドレ
スカウンタ３９４から生成された内部プリデコード信号
４４１ｉ，４４２ｉが内部アドレス活性化信号intp0zに
より選択される。同様に、最下位アドレスａ０＝０の時
に、第一のプリデコード信号４４１，４４１ｉが選択さ
れ、最下位アドレスａ０＝１の時に、１ビットシフトさ
れた第２のプリデコード信号４４２，４４２ｉが選択さ
れる。
から生成されたプリデコード信号４４１，４４２が外部
アドレス活性化信号extp0zにより選択され、内部アドレ
スカウンタ３９４から生成された内部プリデコード信号
４４１ｉ，４４２ｉが内部アドレス活性化信号intp0zに
より選択される。同様に、最下位アドレスａ０＝０の時
に、第一のプリデコード信号４４１，４４１ｉが選択さ
れ、最下位アドレスａ０＝１の時に、１ビットシフトさ
れた第２のプリデコード信号４４２，４４２ｉが選択さ
れる。
【００８２】図１０から理解される通り、１ビットシフ
トされた第二のプリデコード信号４４２，４４２ｉを形
成するためには、単にその配線をずらすだけでよいの
で、特に１ビットシフトの為の演算回路を必要としな
い。従って、１ビットシフトする変換に、特別の遅延時
間を要することはない。
トされた第二のプリデコード信号４４２，４４２ｉを形
成するためには、単にその配線をずらすだけでよいの
で、特に１ビットシフトの為の演算回路を必要としな
い。従って、１ビットシフトする変換に、特別の遅延時
間を要することはない。
【００８３】図１１，図１２は、図１０の各回路３９
１，３９２，３９３，３９４の内部を示した図である。
図１１と図１２は、回路３９３と３９４の一部が重複し
ているが、両図を合体することにより、図１０が完成す
る。アドレスバッファ３３は、カレントミラー回路を利
用した差動増幅器３３ａとクロック３１によりラッチさ
れるシンクロナイズドフリップフロップ３３ｂとから構
成される。プリデコーダ３９１は、アドレスバッファ３
３からの出力の組み合わせを入力する４つのＮＡＮＤゲ
ートから構成される。内部アドレスカウンタ３９４は、
シーケンシャルモード信号ｓｅｑｚによりＣＭＯＳスイ
ッチ１４０が制御される構成である。
１，３９２，３９３，３９４の内部を示した図である。
図１１と図１２は、回路３９３と３９４の一部が重複し
ているが、両図を合体することにより、図１０が完成す
る。アドレスバッファ３３は、カレントミラー回路を利
用した差動増幅器３３ａとクロック３１によりラッチさ
れるシンクロナイズドフリップフロップ３３ｂとから構
成される。プリデコーダ３９１は、アドレスバッファ３
３からの出力の組み合わせを入力する４つのＮＡＮＤゲ
ートから構成される。内部アドレスカウンタ３９４は、
シーケンシャルモード信号ｓｅｑｚによりＣＭＯＳスイ
ッチ１４０が制御される構成である。
【００８４】偶数側のアドレスラッチ回路３９３は、最
下位アドレスａ０により導通、非導通されるＣＭＯＳス
イッチ１３０と、遅延された最下位アドレスbca00zによ
り導通、非導通されるＣＭＯＳスイッチ１３１とを有す
る。これらのスイッチは、アドレスａ０の論理に応じ
て、上記した通り、第一或いは第二のプリデコード信号
を選択する。偶数側のアドレスラッチ回路３９３は、更
に、外部アドレス活性化信号extp0zにより導通するＣＭ
ＯＳスイッチ１３２と、プリデコード信号４４１，４４
２をラッチするラッチ回路１３３とを有する。更に、内
部アドレス活性化信号intp0zにより導通するＣＭＯＳス
イッチ１３４と、内部プリデコード信号４４１ｉ，４４
２ｉをラッチするラッチ回路１３５とを有する。
下位アドレスａ０により導通、非導通されるＣＭＯＳス
イッチ１３０と、遅延された最下位アドレスbca00zによ
り導通、非導通されるＣＭＯＳスイッチ１３１とを有す
る。これらのスイッチは、アドレスａ０の論理に応じ
て、上記した通り、第一或いは第二のプリデコード信号
を選択する。偶数側のアドレスラッチ回路３９３は、更
に、外部アドレス活性化信号extp0zにより導通するＣＭ
ＯＳスイッチ１３２と、プリデコード信号４４１，４４
２をラッチするラッチ回路１３３とを有する。更に、内
部アドレス活性化信号intp0zにより導通するＣＭＯＳス
イッチ１３４と、内部プリデコード信号４４１ｉ，４４
２ｉをラッチするラッチ回路１３５とを有する。
【００８５】奇数側のアドレスラッチ回路３９２は、外
部アドレス活性化信号extp0zにより導通するＣＭＯＳス
イッチ１３２と、プリデコード信号４４１，４４２をラ
ッチするラッチ回路１３３とを有し、更に、内部アドレ
ス活性化信号intp0zにより導通するＣＭＯＳスイッチ１
３４と、内部プリデコード信号４４１ｉ，４４２ｉをラ
ッチするラッチ回路１３５とを有する。これらの構成
は、偶数側のアドレスラッチ回路３９３と同様である。
そして、奇数側のアドレスラッチ回路３９２には、偶数
側の様な最下位アドレスａ０に応じて選択する為のスイ
ッチは設けられていない。
部アドレス活性化信号extp0zにより導通するＣＭＯＳス
イッチ１３２と、プリデコード信号４４１，４４２をラ
ッチするラッチ回路１３３とを有し、更に、内部アドレ
ス活性化信号intp0zにより導通するＣＭＯＳスイッチ１
３４と、内部プリデコード信号４４１ｉ，４４２ｉをラ
ッチするラッチ回路１３５とを有する。これらの構成
は、偶数側のアドレスラッチ回路３９３と同様である。
そして、奇数側のアドレスラッチ回路３９２には、偶数
側の様な最下位アドレスａ０に応じて選択する為のスイ
ッチは設けられていない。
【００８６】上記の第二の実施の形態例では、アドレス
ａ１，ａ２をプリデコードした信号を１ビットシフトし
た。しかし、アドレスａ１，ａ２を取り込んだアドレス
バッファ回路３３からの出力の組み合わせ（４種類）を
ずらしてプリデコーダに与えてもよい。そして、第一と
第二のプリデコード信号が生成される。但し、その場合
は、内部アドレスカウンタは与えられたアドレスをカウ
ントアップする動作を必要とする。従って、プリデコー
ダ回路３９１によってプリデコードされた信号を１ビッ
トシフトする回路構成にすると、内部アドレスカウンタ
の構成を単純にすることができる。
ａ１，ａ２をプリデコードした信号を１ビットシフトし
た。しかし、アドレスａ１，ａ２を取り込んだアドレス
バッファ回路３３からの出力の組み合わせ（４種類）を
ずらしてプリデコーダに与えてもよい。そして、第一と
第二のプリデコード信号が生成される。但し、その場合
は、内部アドレスカウンタは与えられたアドレスをカウ
ントアップする動作を必要とする。従って、プリデコー
ダ回路３９１によってプリデコードされた信号を１ビッ
トシフトする回路構成にすると、内部アドレスカウンタ
の構成を単純にすることができる。
【００８７】
【発明の効果】以上説明した通り、本発明によれば、２
ビットプリフェッチ回路において、偶数アドレスが与え
られた場合も、奇数アドレスが与えられた場合も、最初
の出力データが出力端子ＤＯＵＴに生成されるタイミン
グを早くすることができる。従って、スペック上のＣＡ
Ｓ遅延時間ｔCAC を短くすることができる。
ビットプリフェッチ回路において、偶数アドレスが与え
られた場合も、奇数アドレスが与えられた場合も、最初
の出力データが出力端子ＤＯＵＴに生成されるタイミン
グを早くすることができる。従って、スペック上のＣＡ
Ｓ遅延時間ｔCAC を短くすることができる。
【００８８】また、２ビットプリフェッチ回路におい
て、列アドレスの下位アドレスａ１，ａ２から、最初に
出力される第一アドレスと２番目に出力される第二アド
レスとを変換することで、＋１演算動作を行うことな
く、デコーダ回路に適切なアドレスを与えることがで
き、出力データが出力端子ＤＯＵＴに生成されるタイミ
ングを早くすることができる。
て、列アドレスの下位アドレスａ１，ａ２から、最初に
出力される第一アドレスと２番目に出力される第二アド
レスとを変換することで、＋１演算動作を行うことな
く、デコーダ回路に適切なアドレスを与えることがで
き、出力データが出力端子ＤＯＵＴに生成されるタイミ
ングを早くすることができる。
【００８９】その場合、下位アドレスａ１，ａ２をプリ
デコードした信号とそれを１ビットずらした信号とを最
下位アドレスａ０の論理に応じて選択することで、回路
構成を簡素化することができ、スペック上のＣＡＳ遅延
時間ｔCAC を短くすることができる。
デコードした信号とそれを１ビットずらした信号とを最
下位アドレスａ０の論理に応じて選択することで、回路
構成を簡素化することができ、スペック上のＣＡＳ遅延
時間ｔCAC を短くすることができる。
【図１】２ビットプリフェッチの動作を説明する為のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図２】２ビットプリフェッチ動作における列アドレス
を示す図表である。
を示す図表である。
【図３】本発明の実施の形態例である２ビットプリフェ
ッチ回路を示す図である。
ッチ回路を示す図である。
【図４】偶数アドレスが与えられた場合の、図３の実施
の形態例の回路の動作を示すタイミングチャート図であ
る。
の形態例の回路の動作を示すタイミングチャート図であ
る。
【図５】奇数アドレスが与えられた場合の、図３の実施
の形態例の回路の動作を示すタイミングチャート図であ
る。
の形態例の回路の動作を示すタイミングチャート図であ
る。
【図６】図３中の演算回路４６とスイッチ５０を含む回
路５０１の回路例を示す図である。
路５０１の回路例を示す図である。
【図７】本実施の形態例のデータバスアンプ回路と出力
データラッチ回路との関係を特に示した半導体記憶装置
の全体を示す図である。
データラッチ回路との関係を特に示した半導体記憶装置
の全体を示す図である。
【図８】第二の実施の形態例の回路を示す図である。
【図９】図８の動作を説明するタイミングチャートを示
す図である。
す図である。
【図１０】図８における変換回路５０２の概略回路を示
す図である。
す図である。
【図１１】図１０の各回路３９１，３９２，３９３，３
９４の内部を示した図（その１）である。
９４の内部を示した図（その１）である。
【図１２】図１０の各回路３９１，３９２，３９３，３
９４の内部を示した図（その２）である。
９４の内部を示した図（その２）である。
【図１３】従来のＳＤＲＡＭの２ビット・プリフェッチ
回路の例を示す図である。
回路の例を示す図である。
【図１４】図１２の回路の動作を示すタイミングチャー
トの図である。
トの図である。
３ 列アドレス １０ 奇数側メモリセル １１，１２ 奇数側デコーダ １３ 奇数側データ保持回路、奇数側データバ
スアンプ １６ 第一の出力データラッチ回路 ２０ 偶数側メモリセル ２１，２２ 偶数側デコーダ ２３ 偶数側データ保持回路、偶数側データバ
スアンプ ２６ 第二の出力データラッチ回路 ５０１ 演算回路 ５０２ アドレスラッチ回路 ３９２ 奇数側アドレスラッチ回路 ３９３ 偶数側アドレスラッチ回路
スアンプ １６ 第一の出力データラッチ回路 ２０ 偶数側メモリセル ２１，２２ 偶数側デコーダ ２３ 偶数側データ保持回路、偶数側データバ
スアンプ ２６ 第二の出力データラッチ回路 ５０１ 演算回路 ５０２ アドレスラッチ回路 ３９２ 奇数側アドレスラッチ回路 ３９３ 偶数側アドレスラッチ回路
【手続補正書】
【提出日】平成１０年１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図１３は、従来のＳＤＲＡＭの２ビット・
プリフェッチ回路の例を示す図である。この例では、メ
モリセルアレイが、奇数アドレス側のメモリセルアレイ
１０と偶数アドレス側のメモリセルアレイ２０との分割
される。そして、それぞれのメモリセルアレイ１０，２
０に対して、アドレス・プリデコーダ１１，２１とアド
レス・メインデコーダ１２，２２とが設けられる。更
に、それぞれのメモリセルアレイ１０，２０の出力が、
データバスアンプ１３，２３で増幅される。
プリフェッチ回路の例を示す図である。この例では、メ
モリセルアレイが、奇数アドレス側のメモリセルアレイ
１０と偶数アドレス側のメモリセルアレイ２０との分割
される。そして、それぞれのメモリセルアレイ１０，２
０に対して、アドレス・プリデコーダ１１，２１とアド
レス・メインデコーダ１２，２２とが設けられる。更
に、それぞれのメモリセルアレイ１０，２０の出力が、
データバスアンプ１３，２３で増幅される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】また、上記目的を達成する別の発明は、外
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する２ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する偶数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路と、前記第一の列アドレスの少
なくとも２ビットの下位ビットをプリデコードするプリ
デコーダと、該プリデコードされた信号をラッチして前
記奇数側デコーダに与える奇数側アドレスラッチ回路
と、前記第一の列アドレスが偶数の時は前記プリデコー
ドされた第一の信号をラッチし、前記第一の列アドレス
が奇数の時は前記少なくとも２ビットの下位ビットを増
加させたアドレスをプリデコードした第二の信号をラッ
チし、前記第一または第二の信号を前記偶数側デコーダ
に与える偶数側アドレスラッチ回路とを有することを特
徴とする。
部から与えられた或いは内部で生成された第一の列アド
レスに対応するメモリセルの第一のデータと、該第一の
列アドレスを増加させた第二の列アドレスに対応するメ
モリセルの第二のデータとを連続して出力する２ビット
プリフェッチ機能を有する半導体記憶装置において、奇
数の列アドレスに対応するメモリセルを有する奇数側メ
モリセルアレイと、前記奇数側メモリセルアレイに対応
する奇数側列アドレスデコーダと、前記奇数側メモリセ
ルアレイからの読み出しデータを保持する奇数側データ
保持回路と、偶数の列アドレスに対応するメモリセルを
有する偶数側メモリセルアレイと、前記偶数側メモリセ
ルアレイに対応する偶数側列アドレスデコーダと、前記
偶数側メモリセルアレイからの読み出しデータを保持す
る偶数側データ保持回路と、前記第一の列アドレスの少
なくとも２ビットの下位ビットをプリデコードするプリ
デコーダと、該プリデコードされた信号をラッチして前
記奇数側デコーダに与える奇数側アドレスラッチ回路
と、前記第一の列アドレスが偶数の時は前記プリデコー
ドされた第一の信号をラッチし、前記第一の列アドレス
が奇数の時は前記少なくとも２ビットの下位ビットを増
加させたアドレスをプリデコードした第二の信号をラッ
チし、前記第一または第二の信号を前記偶数側デコーダ
に与える偶数側アドレスラッチ回路とを有することを特
徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】更に、上記目的を達成する更に別の発明
は、外部から与えられた或いは内部で生成された第一の
列アドレスに対応するメモリセルの第一のデータと、該
第一の列アドレスを増加させた第二の列アドレスに対応
するメモリセルの第二のデータとを連続して出力する２
ビットプリフェッチ機能を有する半導体記憶装置におい
て、奇数の列アドレスに対応するメモリセルを有する奇
数側メモリセルアレイと、前記奇数側メモリセルアレイ
に対応する奇数側列アドレスデコーダと、前記奇数側メ
モリセルアレイからの読み出しデータを保持する奇数側
データ保持回路と、偶数の列アドレスに対応するメモリ
セルを有する偶数側メモリセルアレイと、前記偶数側メ
モリセルアレイに対応する偶数側列アドレスデコーダ
と、前記偶数側メモリセルアレイからの読み出しデータ
を保持する偶数側データ保持回路と、前記第一の列アド
レスの少なくとも２ビットの下位ビットをプリデコード
した第一の信号をラッチして前記奇数側デコーダに与え
る奇数側アドレスラッチ回路と、前記第一の列アドレス
が偶数の時は前記第一の信号をラッチし、前記第一の列
アドレスが奇数の時は前記第一の信号をシフトさせた第
二の信号をラッチして、前記第一または第二の信号を前
記偶数側デコーダに与える偶数側アドレスラッチ回路と
を備えたアドレスラッチ回路とを有することを特徴とす
る。
は、外部から与えられた或いは内部で生成された第一の
列アドレスに対応するメモリセルの第一のデータと、該
第一の列アドレスを増加させた第二の列アドレスに対応
するメモリセルの第二のデータとを連続して出力する２
ビットプリフェッチ機能を有する半導体記憶装置におい
て、奇数の列アドレスに対応するメモリセルを有する奇
数側メモリセルアレイと、前記奇数側メモリセルアレイ
に対応する奇数側列アドレスデコーダと、前記奇数側メ
モリセルアレイからの読み出しデータを保持する奇数側
データ保持回路と、偶数の列アドレスに対応するメモリ
セルを有する偶数側メモリセルアレイと、前記偶数側メ
モリセルアレイに対応する偶数側列アドレスデコーダ
と、前記偶数側メモリセルアレイからの読み出しデータ
を保持する偶数側データ保持回路と、前記第一の列アド
レスの少なくとも２ビットの下位ビットをプリデコード
した第一の信号をラッチして前記奇数側デコーダに与え
る奇数側アドレスラッチ回路と、前記第一の列アドレス
が偶数の時は前記第一の信号をラッチし、前記第一の列
アドレスが奇数の時は前記第一の信号をシフトさせた第
二の信号をラッチして、前記第一または第二の信号を前
記偶数側デコーダに与える偶数側アドレスラッチ回路と
を備えたアドレスラッチ回路とを有することを特徴とす
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】そして、これらのラッチアドレス４２，４
４は、そのまま偶数側のアドレスプリデコーダ２１と奇
数側のアドレスプリデコーダ１１とに与えられる。従っ
て、時刻ｔ３のタイミングで、両方のデコード動作が終
了し、デコード済みの偶数側アドレス６０と奇数側アド
レス５８とが、それぞれ偶数側メモリセルアレイ２０と
奇数側メモリセルアレイ１０とに同時に与えられる。時
刻ｔ３から奇数側のメモリセルアレイ内のセルデータ読
み出し時間ｔreadodd 後に、奇数側のデータバスアンプ
１３にデータラッチ信号５５１が与えられる。同様に、
時刻ｔ３から偶数側メモリセルアレイ内のセルデータ読
み出し時間ｔreadeven後に、偶数側のデータバスアンプ
２３にデータラッチ信号５５２が与えられる。上記デー
タラッチ信号５５１，５５２は、共に、早いタイミング
の信号５２１をもとに、第二のクロック生成回路５４１
と第三のクロック生成回路５４２により生成される。
４は、そのまま偶数側のアドレスプリデコーダ２１と奇
数側のアドレスプリデコーダ１１とに与えられる。従っ
て、時刻ｔ３のタイミングで、両方のデコード動作が終
了し、デコード済みの偶数側アドレス６０と奇数側アド
レス５８とが、それぞれ偶数側メモリセルアレイ２０と
奇数側メモリセルアレイ１０とに同時に与えられる。時
刻ｔ３から奇数側のメモリセルアレイ内のセルデータ読
み出し時間ｔreadodd 後に、奇数側のデータバスアンプ
１３にデータラッチ信号５５１が与えられる。同様に、
時刻ｔ３から偶数側メモリセルアレイ内のセルデータ読
み出し時間ｔreadeven後に、偶数側のデータバスアンプ
２３にデータラッチ信号５５２が与えられる。上記デー
タラッチ信号５５１，５５２は、共に、早いタイミング
の信号５２１をもとに、第二のクロック生成回路５４１
と第三のクロック生成回路５４２により生成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】図１３の回路の動作を示すタイミングチャー
トの図である。
トの図である。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (13)
- 【請求項１】外部から与えられた或いは内部で生成され
た第一の列アドレスに対応するメモリセルの第一のデー
タと、該第一の列アドレスを増加させた第二の列アドレ
スに対応するメモリセルの第二のデータとを連続して出
力する２ビットプリフェッチ機能を有する半導体記憶装
置において、 奇数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記奇数側メモリセルアレイに対応する奇数側列アドレ
スデコーダと、 前記奇数側メモリセルアレイからの読み出しデータを保
持する奇数側データ保持回路と、 偶数の列アドレスに対応するメモリセルを有する偶数側
メモリセルアレイと、 前記偶数側メモリセルアレイに対応する偶数側列アドレ
スデコーダと、 前記偶数側メモリセルアレイからの読み出しデータを保
持する偶数側データ保持回路とを有し、 前記第一の列アドレスの最下位ビットが奇数の時は、前
記奇数側データ保持回路の保持タイミングが、前記偶数
側データ保持回路の保持タイミングより早いことを特徴
とする半導体記憶装置。 - 【請求項２】請求項１において、 前記第一の列アドレスの最下位ビットが偶数の時は、前
記偶数側データ保持回路の保持タイミングが、前記奇数
側データ保持回路の保持タイミングとほぼ同時であるこ
とを特徴とする半導体記憶装置。 - 【請求項３】請求項１または２において、 更に、前記第一の列アドレスの第２及び第３の下位ビッ
トをそのまま前記奇数側アドレスデコーダに与え、当該
第２及び第３の下位ビットを前記最下位ビットが偶数の
時はそのまま、奇数の時は増加させて前記偶数側アドレ
スデコーダに与える演算回路を有することを特徴とする
半導体記憶装置。 - 【請求項４】請求項１または２において、 更に、前記奇数側データ保持回路の保持タイミングを与
える奇数側データラッチ信号と、前記偶数側データ保持
回路の保持タイミングを与える偶数側データラッチ信号
とを生成するデータラッチ信号生成回路を有することを
特徴とする半導体記憶装置。 - 【請求項５】請求項１または２において、 前記奇数側データ保持回路は、奇数側メモリセルアレイ
からのデータバスに出力された出力データを保持する奇
数側データバスアンプであり、 前記偶数側データ保持回路は、偶数側メモリセルアレイ
からのデータバスに出力された出力データを保持する偶
数側データバスアンプであることを特徴とする半導体記
憶装置。 - 【請求項６】請求項５において、 更に、前記最下位ビットが偶数の時は前記偶数側データ
保持回路が保持する出力データを、前記最下位ビットが
奇数の時は前記奇数側データ保持回路が保持する出力デ
ータを、それぞれ第一のクロックでラッチする第一の出
力ラッチ回路と、 前記最下位ビットが偶数の時は前記奇数側データ保持回
路が保持する出力データを、前記最下位ビットが奇数の
時は前記偶数側データ保持回路が保持する出力データ
を、それぞれ第一のクロックより遅い第二のクロックで
ラッチする第二の出力ラッチ回路とを有することを特徴
とする半導体記憶装置。 - 【請求項７】外部から与えられた或いは内部で生成され
た第一の列アドレスに対応するメモリセルの第一のデー
タと、該第一の列アドレスを増加させた第二の列アドレ
スに対応するメモリセルの第二のデータとを連続して出
力する２ビットプリフェッチ機能を有する半導体記憶装
置において、 奇数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記奇数側メモリセルアレイに対応する奇数側列アドレ
スデコーダと、 前記奇数側メモリセルアレイからの読み出しデータを保
持する奇数側データ保持回路と、 偶数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記偶数側メモリセルアレイに対応する偶数側列アドレ
スデコーダと、 前記偶数側メモリセルアレイからの読み出しデータを保
持する偶数側データ保持回路と、 前記第一の列アドレスの少なくとも２ビットの下位ビッ
トをプリデコードするプリデコーダと、 該プリデコードされた信号をラッチして前記奇数側デコ
ーダに与える奇数側アドレスラッチ回路と、 前記第一の列アドレスが偶数の時は前記プリデコードさ
れた第一の信号をラッチし、前記第一の列アドレスが奇
数の時は前記少なくとも２ビットの下位ビットを増加さ
せたアドレスをプリデコードした第二の信号をラッチ
し、前記第一または第二の信号を前記偶数側デコーダに
与える偶数側アドレスラッチ回路とを有することを特徴
とする半導体記憶装置。 - 【請求項８】請求項７において、 前記偶数側アドレスラッチ回路は、前記第一の列アドレ
スが奇数の時は、前記第一の信号をシフトさせた第二の
信号をラッチすることを特徴とする半導体記憶装置。 - 【請求項９】請求項７または８において、 前記第一の列アドレスが偶数、奇数にかかわらず、前記
偶数側データ保持回路の保持タイミングが、前記奇数側
データ保持回路の保持タイミングとほぼ同時であること
を特徴とする半導体記憶装置。 - 【請求項１０】請求項７、８または９において、 前記奇数側データ保持回路は、奇数側メモリセルアレイ
からのデータバスに出力された出力データを保持する奇
数側データバスアンプであり、 前記偶数側データ保持回路は、偶数側メモリセルアレイ
からのデータバスに出力された出力データを保持する偶
数側データバスアンプであることを特徴とする半導体記
憶装置。 - 【請求項１１】請求項１０において、 更に、前記第一の列アドレスが偶数の時は前記偶数側デ
ータ保持回路が保持する出力データを、前記第一の列ア
ドレスが奇数の時は前記奇数側データ保持回路が保持す
る出力データを、それぞれ第一のクロックでラッチする
第一の出力ラッチ回路と、 前記第一の列アドレス最下位ビットが偶数の時は前記奇
数側データ保持回路が保持する出力データを、前記最下
位ビットが奇数の時は前記偶数側データ保持回路が保持
する出力データを、それぞれ第一のクロックより遅い第
二のクロックでラッチする第二の出力ラッチ回路とを有
することを特徴とする半導体記憶装置。 - 【請求項１２】外部から与えられた或いは内部で生成さ
れた第一の列アドレスに対応するメモリセルの第一のデ
ータと、該第一の列アドレスを増加させた第二の列アド
レスに対応するメモリセルの第二のデータとを連続して
出力する２ビットプリフェッチ機能を有する半導体記憶
装置において、 奇数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記奇数側メモリセルアレイに対応する奇数側列アドレ
スデコーダと、 前記奇数側メモリセルアレイからの読み出しデータを保
持する奇数側データ保持回路と、 偶数の列アドレスに対応するメモリセルを有する奇数側
メモリセルアレイと、 前記偶数側メモリセルアレイに対応する偶数側列アドレ
スデコーダと、 前記偶数側メモリセルアレイからの読み出しデータを保
持する偶数側データ保持回路と、 前記第一の列アドレスの少なくとも２ビットの下位ビッ
トをプリデコードした第一の信号をラッチして前記奇数
側デコーダに与える奇数側アドレスラッチ回路と、前記
第一の列アドレスが偶数の時は前記第一の信号をラッチ
し、前記第一の列アドレスが奇数の時は前記第一の信号
をシフトさせた第二の信号をラッチして、前記第一また
は第二の信号を前記偶数側デコーダに与える偶数側アド
レスラッチ回路とを備えたアドレスラッチ回路とを有す
ることを特徴とする半導体記憶装置。 - 【請求項１３】請求項１２において、 前記アドレスラッチ回路は、更に、前記奇数側アドレス
ラッチ回路の出力をシフトさせた第一の内部信号を生成
する内部アドレスカウンタを有し、 バーストモード信号に応じて、前記第一の内部信号が前
記奇数側アドレスラッチ回路にラッチされ、更に、前記
第一の内部信号または該第一の内部信号をシフトした第
二の内部信号が前記偶数側アドレスラッチ回路にラッチ
されることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14694297A JP3907785B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体記憶装置 |
| TW086119611A TW388879B (en) | 1997-06-04 | 1997-12-23 | Semiconductor memory device |
| US09/001,655 US5881009A (en) | 1997-06-04 | 1997-12-31 | Semiconductor memory device |
| KR1019980004714A KR100278901B1 (ko) | 1997-06-04 | 1998-02-17 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14694297A JP3907785B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340579A true JPH10340579A (ja) | 1998-12-22 |
| JP3907785B2 JP3907785B2 (ja) | 2007-04-18 |
Family
ID=15419066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14694297A Expired - Fee Related JP3907785B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5881009A (ja) |
| JP (1) | JP3907785B2 (ja) |
| KR (1) | KR100278901B1 (ja) |
| TW (1) | TW388879B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6512719B2 (en) | 2000-07-05 | 2003-01-28 | Hitachi, Ltd. | Semiconductor memory device capable of outputting and inputting data at high speed |
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| KR100539445B1 (ko) * | 2004-08-11 | 2005-12-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 구동 방법 |
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| KR100728554B1 (ko) | 2005-11-09 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 처리장치 |
| JP2008226455A (ja) * | 1999-12-20 | 2008-09-25 | Fujitsu Ltd | フラッシュメモリ装置 |
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| JP2000285016A (ja) * | 1999-03-30 | 2000-10-13 | Sanyo Electric Co Ltd | メモリ制御回路 |
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-
1997
- 1997-06-04 JP JP14694297A patent/JP3907785B2/ja not_active Expired - Fee Related
- 1997-12-23 TW TW086119611A patent/TW388879B/zh not_active IP Right Cessation
- 1997-12-31 US US09/001,655 patent/US5881009A/en not_active Expired - Lifetime
-
1998
- 1998-02-17 KR KR1019980004714A patent/KR100278901B1/ko not_active IP Right Cessation
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