KR100394760B1 - 액티브매트릭스형액정표시장치 - Google Patents

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Abstract

매트릭스 형태로 형성된 복수의 주사 전극 및 신호 전극과, 각각의 주사 전극과 신호 전극과의 교점에 대응하여 형성된 복수의 인헨스먼트형의 특성을 갖는 반도체 스위칭 소자를 갖는 제1 기판과, 제1 기판에 대향하도록 설치된 제2 기판과, 제1 및 제2 기판 사이에 액정 조성물이 봉입된 액정층을 갖고, 제1 기판 상에 복수의 주사 전극 및 복수의 신호 전극에 의해 둘러싸인 복수의 화소 영역 각각에는 대응하는 반도체 스위칭 소자에 접속된 화소 전극과, 대응하는 주사선에 접속된 대향 전극이 빗살 모양으로 서로 교대로 배치되어 있다.

Description

액티브 매트릭스형 액정 표시 장치
본 발명은 액티브 매트릭스형 액정 표시 장치에 관한 것이다.
박막 트랜지스터(TFT)로 대표되는 액티브 소자를 이용한 액티브 매트릭스형 액정 표시 장치는 얇고, 경량인 특징과 브라운관에 필적하는 고화질이라는 점에서OA 기기 등의 표시 단말로서 널리 보급되기 시작하고 있다. 이러한 액정 표시 장치의 표시 방식에는 크게 나누어 다음의 2종류가 있다. 그 중 하나는 투명 전극이 구성된 2개의 기판에 액정을 끼워 넣고, 투명 전극에 인가된 전압으로 동작시켜 투명 전극을 투과하여 액정에 입사된 광을 변조하여 표시하는 방식으로, 현재 보급되어 있는 제품이 모두 이 방식을 채용하고 있다. 또한, 또 하나는 동일 기판 상에 구성한 2개의 전극 사이의 기판면에 거의 평행한 전계에 의해 액정을 동작시켜 2개 전극의 간극으로부터 액정에 입사된 광을 변조하여 표시하는 방식으로, 이 방식을 이용한 제품은 없지만, 넓은 시야각, 저부하 용량 등의 특징을 갖는 액티브 매트릭스형 액정 표시 장치에 관하여 유망한 기술이다. 후자의 방식의 특징에 관해서는 특허 출원 공표평5-505247호, 특공소 63-21907호에 기재되어 있다.
그러나, 기판면에 거의 평행한 전계에 의해 액정을 동작시키는 표시 방식은 불투명한 전극을 빗살 모양으로 구성하기 때문에, 광을 투과할 수 있는 개구 면적이 작고, 표시 화면이 어두우며 또는 그것을 해결하기 위하여 소비 전력이 큰 밝은 백라이트를 이용해야 하는 문제가 있다. 그래서, 가능한 한 전극수 및 전극을 연결하는 배선의 수를 감소시켜 개구 영역을 확대 즉, 개구율을 향상시킬 필요가 있다. 또한, 액정의 배향을 제어하는 2개의 전극에, 위치가 상이한 다른 전극이 근접하면 액정의 배향이 흐트러져서 배향 불량 영역(도메인)을 발생한다. 그 결과, 유효한 개구 영역이 감소하여, 개구율을 저하시키는 문제가 있어서, 배향 불량 영역을 경감시키고 유효한 개구율을 향상시킬 필요가 있다.
본 발명은 상기의 과제를 해결하기 위한 것으로, 본 발명의 목적은 후자의표시 방식을 이용한 액티브 매트릭스형 액정 표시 장치에 있어서, 개구율이 높은 액티브 매트릭스형 액정 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 배향 불량 영역(도메인)이 발생하지 않는 액티브 매트릭스형 액정 표시 장치를 제공하는 것이다.
본 발명의 액티브 매트릭스형 액정 표시 장치에 의하면, 기판 상에 복수의 주사 전극과, 복수의 주사 전극에 매트릭스 형태로 교차하는 복수의 신호 전극과, 복수의 주사 전극과 복수의 신호 전극과의 각각의 교점에 대응하여 형성된 복수의 반도체 스위칭 소자와, 복수의 스위칭 소자 각각에 접속된 복수의 화소 전극과, 복수의 주사 전극 각각에 접속된 대향 전극이 형성되어 있다.
복수의 화소 전극 및 복수의 대향 전극 각각은 복수의 주사 전극과 복수의 신호선에 의해 둘러싸인 각각의 영역 내에 배치되어 있다. 복수의 스위칭 소자 각각에 따라 대응하는 화소 전극에는 주사 전극의 비주사 전압을 기준으로 하여 실질적으로 정부(正負) 대칭인 교류 전압이 인가된다.
반도체 스위칭 소자는 인헨스먼트형의 특성을 갖는 박막 트랜지스터 소자인 것이 바람직하다. 이와 같은 박막 트랜지스터 소자의 임계치 VTH의 절대치가 액정층의 광투과율이 최대가 되기 위하여 이 액정층에 인가되는 최대 전압 VON의 절대치를 초과하도록 하거나 또는 상기 액정층의 광투과율이 최대 및 최소가 되기 위하여 이 액정층에 인가되는 최대 전압 VON및 최소 전압 VOFF의 차의 1/2을 초과하도록 하면 좋다.
또한, 본 발명의 액티브 매트릭스형 액정 표시 장치의 형태에 따르면, 반도체 스위칭 소자가 형성된 기판은 이들 반도체 스위칭 소자를 보호하기 위한 보호막과, 이 보호막 상에 반도체 스위칭 소자 각각에 대응하여 형성된 배면 전극을 갖는다. 또는, 복수의 반도체 스위칭 소자가 형성된 기판은 이들 반도체 스위칭 소자의 밑에 절연막을 통하여 형성된 배면 전극을 갖는다. 이 배면 전극은 주사 전극에 연하여 배치되는 것이 바람직하다.
또한, 본 발명의 액티브 매트릭스형 액정 표시 장치의 형태에 따르면, 복수의 반도체 스위칭 소자가 형성된 기판은 이들 반도체 스위칭 소자를 보호하기 위한 보호막을 갖고, 이 보호막 상에는 불순물이 이온 주입되어 있다. 또는, 복수의 반도체 스위칭 소자가 형성된 기판은 이들 반도체 스위칭 소자의 밑에 절연막을 갖고, 이 절연막 상에는 불순물이 이온 주입되어 있다.
또한, 본 발명의 액티브 매트릭스형 액정 표시 장치의 형태에 따르면, 기판 상에는 매트릭스 형태로 배치된 복수의 주사 전극 및 신호 전극과의 교점에 대응하여 형성된 복수의 인헨스먼트형의 특성을 갖는 반도체 스위칭 소자를 갖고, 이 기판 상에 복수의 주사 전극 및 복수의 신호 전극에 의해 둘러싸인 복수의 화소 영역의 각각에는 대응하는 반도체 스위칭 소자에 접속된 화소 전극과, 대응하는 주사선에 접속된 대향 전극이 빗살 모양으로 번갈아 배치되어 있다. 반도체 스위칭 소자로서는 박막 트랜지스터 소자가 바람직하다.
박막 트랜지스터 소자의 실시 형태에 따르면, 반도체 활성층은 억셉터 혹은 도우너가 도핑되어 있다. 또는, 반도체 활성층은 비정질 실리콘막으로 이루어진다.
또한, 박막 트랜지스터 소자의 실시 형태에 따르면, 게이트 전극은 소스 전극 또는 드레인 전극측으로 치우쳐 있다. 게이트 전극에 간극을 부가하여도 좋다.
액티브 매트릭스형 액정 표시 장치의 구동은 액정에 인가하는 전압을 액티브 소자를 스위치하여, 매트릭스 형태로 분할, 형성된 화소 전극에 전압을 충전, 보유함으로써 구동한다.
본 발명은 우선 첫번째로, 대향 전극을 주사 전극에 접속한다. 이에 따라, 대향 전극 배선의, 대향 전극에 외부로부터 전압을 공급하는 역할을 주사 전극에 겸용시킬 수 있어서 대향 전극 배선을 생략할 수 있다. 그리고, 두번째로 주사 전압의 비선택 전압을 기준으로 하여 거의 정부(正負) 대칭인 교류 전압이 화소 전극에 인가되도록 한다. 이와 같이 교류 전압이 화소 전극에 인가할 수 있는 스위칭 소자로서 인헨스먼트형의 특성을 갖는 트랜지스터를 형성하여 이용한다. 이에 따라, 두번째로 화소 전극에 충전한 주사 전압의 비선택 전압에 대하여 부극성의 전압을 보유할 수 있다. 이에 따라, 화소 전극에는 주사 전압의 비선택 전압을 기준으로 하여 거의 정부 대칭인 교류 전압이 충전 또는 보유되어 액정에 교류 전압을 인가할 수 있다.
첫 번째 구성에 의해, 대향 전극 배선이 불필요하게 되고, 그 영역을 개구 영역으로서 이용할 수 있어서, 대폭적으로 개구율을 향상시킬 수 있다. 그러나, 종래의 액티브 매트릭스형 액정 표시 장치에서는, 대향 전극의 전압(대향 전압)을 주사 전압의 비선택 전압과 일치시키면, 직류 구동을 가능하여도 후술하는 이유에 의해 교류 구동이 불가능하다. 액정은 직류로 구동하면, 액정층을 흐르는 정상 전류에 의해 열화하여 액정의 수명이 현저하게 저하하기 때문이다. 그래서, 두 번째 구성에 의해, 주사 전압의 비선택 전압을 대향 전압으로서 이용하여도(대향 전압을 비선택 전압과 일치시켜도) 액정을 교류 전압으로 구동할 수 있도록 하여 액정의 수명을 향상시킨다.
여기에서, 본 발명에서는 주사 전압의 비선택 전압을 대향 전압으로서 이용하여 액정을 교류 구동할 수 있는 이유를 이하에 나타낸다.
종래의 액티브 매트릭스형 액정 표시 장치에 이용되고 있는 대표적인 액티브 소자로서 이용되는 트랜지스터 소자의 대부분은, 게이트 전압이 0V 부근에서 드레인 전류가 흐르기 시작하는 특성을 갖는(제6도, 502 참조), 즉 게이트 임계치 전압 VTH가 0V 부근이다. 그렇기 때문에, 주사 전압의 비선택 전압을 대향 전압으로서 이용하면, 대향 전압(비선택 전압)에 대하여 부극성인 전압은 충전하여도 보전할 수 없다. 왜냐하면, 주사 전압의 비선택 전압(VGL)이 화소 전압(VSL)보다도 높은 전위에 있기 때문에[제10도(c), (d)도 참조] 비선택 기간이 되어도 트랜지스터 소자가 도통 상태이기 때문이다. 따라서, 액정을 교류 구동하기 위해서는 대향 전극을 별도로 설치하고, 대향 전압은 주사 전압의 비선택 전압보다도 높은 전압(n형의 특성을 갖는 경우)으로 설정하지 않으면 안된다.
그래서, 본 발명과 같이, 게이트 임계치 전압 VTH가 충분히 큰 인헨스먼트형의 특성을 갖는 트랜지스터를 이용하면 주사 전압의 비선택 전압이 화소 전압에 어느 정도 높은 전압일지라도 트랜지스터가 비도통 상태이기 때문에 부극성의 전압을화소 전극에 보유할 수 있어서, 액정을 교류 구동할 수 있다.
이상에 따라 고개구율 즉 액정을 교류 구동할 수 있는 수명이 긴 액티브 매트릭스형 액정 표시 장치를 얻을 수 있다.
또한 두 번째 구성은 별도의 작용을 갖는다. 액정의 배향을 제어하는 2개의 전극에 전위가 상이한 별도의 전극이 근접하면, 액정의 배향이 흐트러져서, 배향 불량 영역(도메인)을 발생한다. 두 번째 구성에 따르면 대향 전극과 주사 전극의 전위는 거의 모든 기간에서 일치하고, 대향 전극과 주사 전극 사이의 영역에서 액정에 불필요한 전계가 인가되지 않기 때문에 배향 불량이 발생하지 않는다. 따라서, 유효한 개구 영역을 감소시키지 않고 유효한 개구율을 향상시킨다. 또한, 이에 따라 신호 전극과 주사 전극 사이의 영역에 인가되는 직류 전압도 대폭적으로 완화되기 때문에 그 사이의 액정의 열화도 경감된다.
이상에 의해 배향 불량 영역(도메인)이 발생하지 않는 액티브 매트릭스형 액정 표시 장치를 얻을 수 있어서, 유효한 개구율을 향상시킬 수 있다.
본 발명의 다른 목적, 특징 및 유리한 점은 첨부된 도면 및 이하의 설명으로부터 분명해질 것이다.
본 발명의 액정 표시 장치는 박막 트랜지스터 소자 등이 형성된 글래스 기판과 컬러 필터 등이 형성된 글래스 기판과의 사이에 액정 조성물을 봉입한 액정 표시 패널과, 그것에 전기적으로 접속되며 액정에 인가하는 전압을 발생하기 위한 구동 회로로 구성된다.
이하에, 본 발명의 실시예를 더욱 구체적으로 설명한다.
[제1 실시예]
기판은 두께가 1.1mm이고 표면을 연마한 투명한 2매의 글래스 기판(101, 201)을 이용한다. 이들 기판 중 한쪽 기판(101)의 위에 박막 트랜지스터를 형성한다. 제1도 내지 제4도에 본 실시예에서 형성한 박막 트랜지스터 및 각종 전극의 구조를 도시한다. 제2도는 화소의 평면 구성도, 제1도는 제2도의 A-A'선에 있어서의 단면도, 제3도는 제2도의 B-B'선에 있어서의 단면도, 제4도는 제2도의 C-C'선에 있어서의 단면도를 도시한다.
제1도에 도시한 바와같이, 본 실시예에서는 화소 전극(104)와 대향 전극(105)사이의 전계 E에 의해 액정층(300)의 액정 분자(301)의 배향을 제어하고, 화소 전극(104)와 대향 전극(105)의 사이로부터 입사된 광의 밝기를 변조하여 출사한다. 1개의 화소는 제2도에 도시한 바와 같이 주사 전극(102), 신호 전극(103), 화소 전극(104), 대향 전극(105)의 전극군과, 박막 트랜지스터 소자(150), 보조 용량 소자(160)로 구성된다. 박막 트랜지스터 소자(150)는 제3도에 도시한 바와 같이 화소 전극(104 ; 소스 전극), 신호 전극(103 ; 드레인 전극), 주사 전극(102 ; 게이트 전극) 및 비정질 실리콘으로 이루어지는 반도체층(106)으로 구비된다. 박막 트랜지스터 소자(150)는 본 실시예에서는 스태거 구조이다. 보조 용량(160)은 제4도에 도시한 바와같이 화소 전극(104)과 전행(前行)의 주사 전극(102) 사이에 게이트 절연막(108)을 끼우는 구조로 하였다.
본 실시예에는 주사 전극(102)과 대향 전극(105), 신호 전극(103)과 화소 전극(104)은 각각 동일한 금속층으로 형성하여 구성한다. 또한, 비정질 실리콘(106)과 신호 전극(103) 및 화소 전극(104)과의 오믹 컨택을 취하기 위하여, 그 사이에 인(P)을 도프한 n+형 비정질 실리콘으로 오믹 접속층(107)을 형성한다. 또한, 신호 전극(103), 화소 전극(104), 대향 전극(105)의 전극폭을 각각 10㎛, 6㎛, 6㎛, 화소 전극(104)과 신호 전극(103)의 간격을 5㎛로 하고, 화소 전극(104)과 대향 전극(105)의 간극부를 4분할하여 설치하였을 때, 화소 전극(104)과 대향 전극(105) 사이의 전극 갭 dSG가 15㎛로 이루어지게 한다. 여기에서, 본 실시예에서는 제2도에 도시한 바와 같이, 대향 전극(105)은 전행(前行)의 주사 전극(102)에 접속되어 주사 전극(102)이 대향 전극 배선을 겸용하고 있다. 이에 따라, 대향 전극 배선에 이용되고 있던 영역을 개구부로서 이용할 수 있어서 대폭적으로 개구율이 향상하였다.
또한, 또 한쪽의 기판(201)에는 콘트라스트를 향상시키기 위하여 화소 전극(104)과 대향 전극(105) 사이 이외의 간극부에 저도전성의 차광층(블럭 매트릭스)(202)을 형성하고, 그 위에 컬러 표시를 위하여 R(적), G(녹), B(청)의 3색 컬러 필터(203)를 스트라이프 상으로 형성한다. 컬러 필터의 위에는 표면을 평탄화하는 투명 수지(204)를 적층한다.
이들 2개 기판의 최표면에 배향막(120, 220)을 형성하고, 러빙 처리를 한 후 기판 간에 액정 조성물층(300)을 봉입하고, 그것을 2매의 편광판(130, 230)에 끼워서 액정 표시 패널을 구성한다. 본 실시예에서는 배향막으로서 폴리이미드를 채용하였다. 상하 계면 상의 러빙 방향은 서로 거의 평행하고, 또한 인가 전계 방향과이루는 각도를 85도(φLC1=φLC2=85°)로 하였다. 액정 조성물층(300)으로서는 유전율 이방성 △ε가 정(正)에서 그 값이 7.3(1kHz)이고, 굴절율 이방성 △n이 0.073(589nm, 20℃)의 네마틱 액정 조성물을 이용하였다. 기판 간의 갭 d는 구형(球形)의 폴리머비즈(polymer beads)를 기관 사이에 분산하여 끼워두고, 액정 봉입 상태에서 4.1㎛로 하였다. 편광판으로서는 日東電工社 제품 G1220DU를 이용하고, 한쪽 편광판의 편광 투과축을 러빙 방향으로부터 약간 적은 각도 즉, φP1=85°(즉, φLC1=φP1)으로 설정하고, 다른 쪽을 그것에 직교 즉, φP2=-5° 로 하였다(제36도에 전계 방향, 러빙 방향, 편광 투과측의 관계를 나타낸다).
이상의 구성에 의해 화소 전극(104)과 대향 전극(105) 사이에 전압을 인가했을 때, 제5도에 도시한 바와 같은 저전압에서 어둠 상태, 고전압에서 밝은 상태를 취하는 노멀리 크로우즈(normally closed) 특성을 얻었다. 본 실시예에서는 콘트라스트비 100:1로서 최소 투과율을 얻는 전압 VOFF=2.6V, 최대 투과율을 얻는 전압 VON=5.5V로 설정하였다.
여기에서, 본 실시예에서는 박막 트랜지스터의 특성을 완전한 인헨스먼트형으로 하기 위하여 다음과 같은 구성으로 하였다. 박막 트랜지스터의 게이트 전극[주사전극(102)]에 A1을 이용하고, 게이트 절연막(108)에 질화 실리콘막을 이용하였다. 질화 실리콘막의 막 두께는 350nm로 하고, 비정질 실리콘(106)의 막 두께는 15nm로 하였다. 본 실시예에서는 비정질 실리콘(106)의 막 두께를 박막화함으로써,완전한 인헨스먼트형의 특성으로 하고 있다. 15nm와 같이 극히 얇기 때문에 채널을 에칭할 때에 비정질 실리콘(106)이 없어지지 않도록 에칭 스토퍼(109)를 설치하고 있다. 이 구성에 의해 제6도의 (a)애서 참조 번호(501)로 도시하는 드레인 전류(ID) - 게이트 전압(VG) 특성을 얻었다. 이 박막 트랜지스터의 게이트 임계치 전압 VTH는 제6(b)도에서 9.3V인 것을 알 수 있다.
게이트 임rP치 전압 VTH의 제어에 관해서는 여러가지의 파라메터가 있지만, 본 실시예에서는 비정질 실리콘 막 두께를 박막화함으로써 고전압 측으로 시프트시켜, 완전한 인헨스먼트형의 특성으로 하였다. 또한, 본 실시예의 박막 트랜지스터의 소자는 서브 임계 영역의 경사 s=dVG/d log(ID)는 0.9이고, 드레인 전류 ID=1×10-13A 이하의 비도통 상태를 유지할 수 있는 게이트 전압 VG의 최대치는 5.7V이다. 본 실시예의 트랜지스터 소자는 액정에 인가하는 부극성(-)의 최대 전압 -VON은 5.7V까지 적용 가능하고. 상술한 바와 같이 본 실시예의 구성에서는 밝은 상태로 하기 위하여 액정층에 인가하는 전압 VON은 5.5V이기 때문에, 주사 전압의 비선택 전압을 기준으로 하여 부극성의 최대 전압(-5.5V)을 비선택 기간에 있어서 화소 전극에 충분히 보존할 수 있다. 서브 임계 영역의 경사 s는 트랜지스터 특성에 따라 변화하지만, 게이트 임계치 전압 VTH(9.3V)와 드레인 전류가 1×10-13A 이하의 비도통 상태를 유지할 수 있는 게이트 전압 VG의 최대치(5.7V)의 차를 마진 전압VM(3.6V:VM=4s)으로 정의하면, 부극성의 전압을 충분하게 보존 동작할 수 있는 조건은 VTH>｜VON｜+VM(9.1V)가 된다.
또, 게이트 임계치 전압 v는 제6(a)도에서 VTH<VG<VD+VTH의 범위에서, 드레인 전류의 제곱근를 게이트 전압 VG에 대하여 플롯하고, 직선에 근사했을때에 그 직선과 게이트 전압 VG축과의 교점의 게이트 전압 VG로 정의하고 있다.
다음에 본 실시예의 구동 방법을 설명한다. 제7도에 본 실시예의 액정 표시 패널의 1화소의 등가 회로, 제8도에 본 실시예의 시스템 구성을 도시하였다. 본 실시예에서는 호스트로부터의 화상 신호를 컨트롤러(401)가 수신하여 박막 트랜지스터형 액정 표시 장치용의 제어 신호, 표시 데이타로 변환하고, 그 제어 신호, 표시 데이타에 의해 액정 구동 전원 회로(402)로부터 공급되는 전원 전압을 수직 주사 회로(403), 영상 신호 구동 회로(404)가 선택하고 주사 전압, 신호 전압을 생성하여 액정 표시 패널(400)에 공급한다.
제9도에 본 실시예의 구동 파형을 도시하였다. 제9도의 (a)에는 제7도의 주사전극(102)에 인가되는 주사 전압 VG를 나타내고, 제9도의 (b)에는 제7도의 신호 전극(103)에 인가되는 신호 전압 VD를 나타낸다. 또한, 제9도의 (c)에는 그 때의 화소 전압 Vs(소스 전압)을, 제9도의 (d)에는 액정층에 인가되는 전압을 나타낸다. 주사 전압 VG는 선택 전압과 비선택 전압으로 구성하고, 선택 전압의 펄스 폭 34.5㎲, 반복 주기는 16.6ms(60Hz), 선택 전압 VGH22V, 비선택 전압 VGL0V로 설정하였다. 또한, 전행의 주사 전극(102)에 인가되는 전압(대향 전압)은 제9도의 (2)의 주사 전압 VG가 1주사 기간분만큼 앞서 위상이 어긋난 전압 파형이 인가된다. 이 경우, 대부분의 기간은 비선택 전압이다.
액정에 인가하는 최대 전압은 5.5V이므로 신호 전압 VD는 센터 전압 VD-C를 중심으로 표시 계조(階調)에 따라 ±5.5V까지 인가하였다. 신호 전압 VD의 센터 전압 VD-C는 박막 트랜지스터가 온 상태에서 오프 상태로 할 때 일어나는 화소 전압 VS의 변동량 △VS의 값만큼 주사 전압의 비선택 전압 VGL보다 높게 설정하고, 액정 구동 전압 VLC[화소 전극(104)과 전행의 주사 전극(102)(대향 전극(105) 사이의 전압=VS-VGL]이 실질적(실효적)으로 정부 대칭이 되도록 설정하였다. 화소 전압을 관측한 결과 VD-C=2V로 설정하였다. 화소 전압의 최저 전압 VSL은 -5.5V이고, 박막 트랜지스터의 게이트 전압 VGS는 5.5V가 되어 드레인 전류 ID=7×10-14A이기 때문에 화소 전압을 충분히 보존할 수 있다. 또한, 화소 전압의 정극 측의 충전 전압 VDH는 7.5V이고, 주사 전압의 선택 전압 VGH는 22V이기 때문에 게이트 전압 VGS는 14.5V가 되어 드레인 전류 ID=4×10-7A이므로 충분히 온 상태가 되어 충전 동작할 수 있다. 온 전류/오프 전류의 비는 약 7자리이고, 상기의 조건에서 박막 트랜지스터는 충분한 스위칭 동작을 하고 있다고 할 수 있다.
본 실시예에서는 넓은 시야각, 저부하와 같은 특징을 갖는 기판면에 평행한 전계를 인가하여 액정을 동작시키는 표시 방식에 있어서, 주사 전극에 의해 대향 전극에 전압을 인가하므로 대향 전극에 전압을 공급하기 위한 배선을 형성할 필요가 없어, 그 부분을 개구부에 이용할 수 있기 때문에 개구율이 대폭적으로 향상한다. 또한, 대향 전극 배선을 형성한 경우와 비교하여 배선수가 대폭적으로 감소하고, 배선 교차수도 1/2로 감소하기 때문에 수율도 대폭 향상한다.
특히, 본 발명에서는 VTH가 9.3V와 ｜VON｜+VM=9.1V를 초과하도록 함으로써 주사 전압의 비선택 전압을 기준으로 하여 부극성의 전압을 충전 보존할 수 있어서, 액정을 교류 구동할 수 있게 된다. 따라서, 액정의 열화를 억제할 수 있어서 액정의 수명이 연장된다. 또한, 보호막 등에 축적되는 잔류 전하도 억제할 수 있어서 잔상 현상이 발생하지 않는 고화질 표시를 얻을 수 있다.
또한, 양호한 점으로는 본 실시예에서는 주사 전극(102)과 화소 전극(104) 사이의 영역에도 화소 전극(104)과 대향 전극(105) 사이의 영역과 모두 동일한 전계가 인가된다. 이것은 주사 전압과 대향 전압이 대부분의 기간(비선택 기간)에서 일치하고 있음에 기인하는 것으로 주사 전압의 비선택 전압을 대향 전압으로서 이용한 것에 기인한다. 이 때문에, 주사 전극(102)과 화소 전극(104) 사이의 영역이 불필요한 전계가 인가됨에 따른 배향 불량 영역이 없어져서 유효한 개구 영역이 확대된다. 따라서, 차광막(202)으로 배향 불량 영역을 커버할 필요가 없어져,차광막(202)의 경계를 더욱 넓힐 수 있어 개구율을 향상시킬 수 있다.
[비교예]
제6도의 참조 번호(502)로 도시되는 특성을 갖는 박막 트랜지스터 소자를 본 실시예의 구성에 이용하여 구동하였다. 이 게이트 임계치 전압 VTH는 2.1V이다. 그 결과, 화소 전극 전압 VS(소스 전압)은 제10(c)도와 같이 되었다. VTH가 ｜VON｜보다도 낮기 때문에 주사 전압의 비선택 전압을 기준으로 하여 액정에 부극성(-)의 전압을 인가하면, 박막 트랜지스터 소자가 도통 상태이기 때문에 보존할 수 없어서 액정에 충전된 전압은 누설되어 버렸다. 이 때문에, 액정에는 직류 전압이 인가되어 잔상이 현저하게 발생하고 또한 액정이 단시간에 열화되어 버렸다.
또, 이상의 본 실시예에서는 전행의 주사 전극에 대향 전극을 접속하였지만, 후행의 주사 배선부터 접속하여도 좋다. 또한, 본 실시예에서는 유전율 이방성 △ε가 정극성(+)의 액정을 이용하였지만, 부극성(-)의 액정을 동일하게 구성할 수 있다. 또한 본 실시예에서는 역 스태거 구조로 박막 트랜지스터를 구성하였지만, 트랜지스터의 단면 구조는 정 스태거 구조, 코플레이너(coplanar) 구조라도 좋고 특별히 한정하지는 않는다.
[제2 실시예]
본 실시예의 구성은 하기의 요건을 제외하면, 제1 실시예와 동일하다.
본 실시예는 제1 실시예와 구동 방법이 상이하다. 도면에 본 실시예의 구동 파형을 도시하였다. 전행의 주사 전극의 주사 전압 VG'를 제11도의 (a)에, 자기 행의 주사 전극의 주사 전압 VG를 제11도의 (b)에, 신호 전압 VD를 제11도의 (c)에, 화소 전압 VS를 제11도의 (d)에, 액정층에 인가되는 전압 파형을 제11도의 (e)에 도시하였다. 본 실시예에서는 제11도에 도시한 바와 같이 주사 전압의 비선택 전압으로서 2종류의 전압 VGL1, VGL2를 이용하여 프레임마다 번갈아 변화시키고, 또한 1행마다 상이한 전압 파형을 이용하였다. 또, 2종류의 비선택 전압치의 차(VGL1-VGL2)가 (VON+VOFF)/2와 같아지도록 설정하고, 화소 전압은 각각의 비선택 전압을 중심으로 (VON-VOFF)/2의 범위에서 설정된다. 이에 따라, 비선택 주기 중의 게이트 전압 VGS의 부극성의 최대 전압은 -(VON-VOFF)/2이 되고 따라서, 트랜지스터의 게이트 임계치 전압 VTH는 (｜VON｜-｜VOFF｜)/2+VM을 초과하도록 구성하면, 부극성의 최대 전압(-VON)을 화소 전극에 의존할 수 있다. 서브 임계 영역의 경사가 제1실시예와 마찬가지로 s=0.9이고, VM=3.6V로 하면, 게이트 임계치 전압 VTH>4.1V로 양호하다. 따라서, 제1 실시예의 조건 (VTH>9.1V)에서 5.0V만큼 조건을 완화할 수 있었다.
이에 따라 박막 트랜지스터의 형성 조건이 완화되어 상기 조건을 실현하는 박막 트랜지스터를 쉽게 얻게 되었다. 또한, 신호 전압의 최대 진폭 VDH-VDL이 제1 실시예의 2VON=11V에서 (3VON-VOFF)/2=7.0V 까지 저감할 수 있고, 신호 전극을 구동하는 LSI(신호 드라이버)의 회로 규모를 축소할 수 있고, 또한, 소비 전력도 제1 실시예의 약 40%로 저감할 수 있었다. 또, 필연적으로 1행마다 액정에 인가하는 극성이 반전되기 있기 때문에, 소량의 직류 성분이 발생하여도, 그것에 의한 아른거림이 1행마다 캔슬되어 화질이 향상되었다.
[제3 실시예]
제1 실시예에서는 트랜지스터의 임계치를 상승시키는 수법으로서 반도체층의 박막화라는 수법을 이용하였다. 그러나, 이 수법은 임계치의 값은 반도체층의 막 두께와 막 형성 조건에 크게 의존한다. 그러므로, 반도체층의 막 두께의 미묘한 차이가 임계치의 값을 크게 변동시키기 때문에 박막 트랜지스터마다의 임계치의 불균일을 초래한다. 그래서 본 실시예에서는 임계치의 제어를 실현하면서 또한 임계치의 불균일을 저감할 수 있는 새로운 박막 트랜지스터를 제공한다.
본 실시예의 구성은 하기의 용건을 제외하면 제2실시예와 같다. 본 실시예에서는 비정질 실리콘층의 전위를 제어하기 위한 배면 전극을 갖고, 그것에 따라 임계치가 제어되는 박막 트랜지스터를 이용한다.
제12도에 본 실시예의 박막 트랜지스터의 모식 단면도를 도시하였다. 본 실시예에서 이용한 박막 트랜지스터의 특징은 보호막(110)과 배향막(120) 사이에 대면전극(140)을 갖는 점이다. 본 실시예에서는 배면 전극(170)으로서 Cr을 이용하였다. 또한 본 실시예에서는 배면 전극(140)은 제13도와 같이 주사 전극 상에 형성하고, 제14도에 도시한 배면 전압 제어 회로(405)에 접속하였다.
제15도에 본 실시예에서 이용한 박막 트랜지스터의 배면 전압에 임계치의 변화를 도시하였다. 도면 증의 숫자는 비정질 실리콘층(106)의 막 두께를 나타내며,본 실시예에서는 800nm로 하였다. 제15도에서 분명히 도시된 바와 같이, 배면 전극의 전압을 제어함으로써 박막 트랜지스터의 임계치를 제어할 수 있게 된다.
본 실시예서는 제2 실시예와 동일하게 구성하였기 때문에, 게이트 임계치 전압 VTH>4.1V이다. 따라서, 배면 전압으로서 -30V를 입력하였다. 또한, 임계치 VTH가 배면 전압에 의해 제어되므로 제1 실시예의 경우에 비하여 임계치의 불균일을 저감할 수 있었다.
이상, 본 실시예에서는 배면 전극을 새롭게 설치하고, 박막 트랜지스터의 임계치를 제어함으로써, 제1 실시예의 효과에 부가하여 임계치의 불균일을 저감할 수 있다.
[제4 실시예]
본 실시예예서는 이하의 요건을 제외하면 제3 실시예와 동일하다.
본 실시예에서 이용한 박막 트랜지스터의 모식 단면 구조를 제16도에 도시하였다. 본 실시예에서는 반도체층의 막 두께를 100nm로 하였다. 본 실시예에서는 반도체층을 박막화하기 위하여 채널 에칭시의 채널 분할을 방지하기 위해 에칭 스토퍼를 설치하였다.
제15도에 반도체층(106)의 막 두께를 100nm로 한 경우의 배면 전위에 의한 임계치의 변화를 도시하였다. 동 도면 중에 도시된 막 두께가 800nm(제3 실시예)의 경우에서 동일한 임계치를 얻기 위하여 요구하는 배면 전압의 값이 -30V 내지 -10V로 저감할 수 있었다. 이에 따라, 배면 전압 제어 회로(405)는 소비 전력을 저감할수 있었다.
이상, 본 실시예에서는 제3 실시예의 효과에 부가하여 배면 전압 제어 회로의 발생 전압치를 낮추어 소비 전력을 저감할 수 있다.
[제5 실시예]
본 실시예에서는 이하의 요건을 제외하면 제3실시예와 같다.
제17도에 본 실시예의 박막 트랜지스터의 모식 단면도를 도시하였다. 본 실시예에서 보호막을 2층 구조로 하고, 제1층 보호막(111)과 제2층 보호막(112) 사이에 배면 전극(140)을 형성한다.
본 실시예에서는 제1층 보호막(111)의 두께를 300nm 정도로 하고, 반도체층(106)과 배면 전극(140)의 거리를 근접시킴으로써 박막 트랜지스터의 임계치를 배면 전압에 대해 더욱 민감하게 하였다. 이에 따라, 또한 배면 전압을 저감할 수 있어서 소비 전력을 저감시킬 수 있었다.
이상, 본 실시예에서는 제3 실시예의 효과에 부가하여 배면 전압 제어 회로의 발생 전압치를 저감시켜 소비 전력을 저감할 수 있다.
[제6 실시예]
본 실시예에서는 이하의 요건을 제외하면 제3 실시예와 같다.
제18도에 본 실시예의 박막 트랜지스터의 모식 단면도를 도시하였다. 본 실시예에서는 박막 트랜지스터를 정(正) 스태거 구조로 하고, 배면 전극(140)을 글래스 기판(101)과 그 위에 형성한 절연막(114) 사이에 구성하였다.
본 실시예에서는 박막 트랜지스터를 정 스태거 구조로 함으로써반도체막(106)을 에칭 스토퍼를 이용하지 않고서도 용이하게 박막화할 수 있고, 또한 배면 전극을 최하층으로 함으로써 배면 전압에 대한 액정층의 전계의 영향을 저감하였다. 이에 따라, 배면 전압에 의한 액정의 배향 불량을 저감할 수 있었다.
이상, 본 실시예에서는 제3 실시예 및 제4 실시예의 효과에 부가하여 배면 전압에 의한 액정의 배향 불량을 저감시킬 수 있었다.
[제7 실시예]
본 실시예에서는 이하의 요건을 제외하면 제3 실시예와 같다.
제19도에 본 실시예의 박막 트랜지스터의 모식 단면도를 도시하였다. 또한, 평면 모식도를 제20도에 도시하였다. 광 전류에 의한 박막 트랜지스터의 특성의 변동을 방지하기 위하여 박막 트랜지스터는 적어도 채널부의 비정질 실리콘막의 영역이 차광되어 있을 필요가 있다. 또한, 더욱 차광을 확실히 하기 위해서는 박막 트랜지스터부의 비정질 실리콘막의 전 영역이 차광되는 것이 바람직하다. 그러나, 제1 실시예의 안료 BM은 TFT의 광 전류를 억제하기에는 차광율이 불충분하였다. 그래서 본 실시예에서는 더욱 차광율을 높이기 위하여 제1 실시예에서 이용한 안료제의 차광막(202)과 합하여, 배면 전극(140)을 이용하여 박막 트랜지스터의 차광을 행하였다. 단, 배면 전극(140)이 금속성의 차광성을 가질 필요가 있다. 본 실시예에서는 배면 전극(140)에 차광막을 겸용시켜 TFT부의 차광율을 높임으로써 광 전류에 의한 TFT의 특성 변동을 더욱 저감시킬 수 있었다.
이상 본 실시예서는 제3 실시예의 효과에 부가하여 TFT의 특성 변동될 더욱 저감시킬 수 있었다.
[제8 실시예]
본 실시예에서는 이하의 요건을 제외하면 제3 실시예와 같다.
본 실시예에서는 배면 전극의 전위를 애벌런치 주입하여 제어함으로써 TFT의 임계치 전압을 제어하였다.
본 실시예에서는 주사 전극(102)을 어스에 접속하고, 신호 전극(103)에 큰 값의 부전압을 가하여 신호 전극(103)과 배면 전극(140) 사이에 있는 절연막에 가해지는 전계의 값을 전자의 애벌런치 주입이 일어나는 값 이상으로 하고, 애벌런치 주입에 의해 전자를 배면 전극(140)에 주입하였다. 그 결과, 배면 전극(140)은 마이너스로 대전되어, 단위 면적당 주입된 전자의 양에 따라서 박막 트랜지스터의 임계치가 플러스 측으로 시프트된다. 따라서, 주입하는 전자 혹은 정공의 양을 제어함으로써 박막 트랜지스터의 임계치를 제어할 수 있다. 또한, 애벌런치 주입이 일어나는지 여부는 전극 간의 전위차가 아니라 전극들 사이의 절연체에 가해지는 전계의 강도에 의해 결정된다. 따라서, 신호 전극(103)과 배면 전극(140) 사이의 절연막의 막 두께가 절연성이 확보될 수 있는 범위 내에서 충분히 얇을 것이 요망된다. 또한, 신호 전극과 주사 전극 간의 전위차를 적절하게 설정함으로써 게이트 절연막으로의 전자 혹은 정공의 주입을 방지하고, 또한 배면 전극에는 필요로 하는 양의 전자 혹은 정공을 주입할 수 있게 된다. 또 주입시에 절연막에 가해지는 전계에 비하여 패널의 사용시에 절연막에 가해지는 전계는 작기 때문애 일단 주입된 전자 또는 정공은 장기간에 걸쳐 안정하다.
본 실시예의 박막 트랜지스터를 이용함으로써 배면 전극을 외부 회로에 접속하지 않아도 좋고, 배면 전압 제어 회로(405)가 불필요하게 된다.
이상, 본 실시예에서는 제3 실시예의 효과에 부가하여 배면 전압 제어 회로를 생략하여, 외부 회로의 회로 규모를 축소할 수 있다.
또한, 상기 제3 실시예 내지 제6 실시예에서 배면 전극 배선은 주사 전극 배면상에 절연막을 통하여 형성하여도 좋고, 신호 전극 배선 상에 절연막을 통하여 형성하여도 좋다. 혹은 배면 전극 배선을 주사 전극 배면, 신호 전극 배선 쌍방의 위에 절연막을 사이에 두고 형성하여도 좋고, 주사 전극 배선 및 신호 전극 배선 중 어느 한쪽 또는 쌍방의 위에 형성하지 않고 별도의 위치에 형성하여도 좋다. 또한 정 스태거형인 경우는 각 전극이 기판에 형성되는 상대적인 순서가 역 스태거형과 반대로 되고, 절연막을 사이에 두고 있는 각 전극 배선과 배면 전극 배선의 상대적 위치 관계는 역 스태거형인 경우와 반대이지만 그러한 경우도 모두 제3 실시예 내지 제5 실시예에 포함된다. 또 플래너형인 경우는 배면 전극 배선과 각 전극 배선의 상대적 위치 관계는 상기 역 스태거형인 경우와 정 스태거형인 경우 중 어느 한쪽 또는 상대적 위치 관계를 동일하게 할 수 있고,제3 실시예 내지 제6 실시예에 포함된다.
[제9 실시예]
본 실시예는 이하의 요건을 제외하면 제8 실시예과 같다.
본 실시예에서는 배면 전극(140)은 제21도에 도시한 바와 같이 각각 독립되어 있다. 이렇기 때문에 배면 전극(140)과 주사 전극(102)및 신호 전극(103)과의 교차 면적의 저감이 실현되어, 배면 전극(140)과 주사 전극(102) 사이 및 배면 전극(140)과 신호 전극(103) 사이의 단락 확률이 저하되어 불량률이 저감된다. 또한, 단락이 있는 경우라도 그 영향은 단락이 발생된 박막 트랜지스터에만 미치고 패널 전계에 영향을 끼치지는 않게 되어 더욱 불량률을 저감시킨다.
이상, 본 실시예에서는 제5 실시예의 효과에 부가하여 더욱 수율을 향상시킨 액정 표시 패널을 얻을 수 있다.
이들 실시예에서는 도전체층(106)에 비정질 실리콘을 이용하기 있지만, 그 종류는 특별히 한정하지 않는다. 또한, 이들 실시예에서는 주사 전극, 신호 전극, 화소 전극, 배면 전극, 대향 전극의 재료로 Cr 또는 Cr/Al의 2층 막 중 어느 하나를 이용하였지만, 이외의 금속, 합금, 반도체, 투명 반도체 등 종류를 한정하지 않는다. 단, 배면 전극에 차광막을 겸용시키는 경우에 한하여 배면 전극에 이용되는 재료는 차광성을 가질 필요가 있게 된다.
[제10 실시예]
본 실시예는 이하의 요건을 제외하면 제1 실시예 및 제2 실시예와 같다.
박막 트랜지스터의 임계치를 나타낸 식은 대략 이하의 식으로 부여된다.
[식1]
Vt: 임계치 전압
φm-s: 게이트 절연막을 사이에 둔 금속과 반도체의 일 함수의 차
Qf: 게이트 절연막의 전하 밀도
φf: 전계에 의한 에너지 밴드의 구부러짐
Qb: 반도체층의 전하 밀도
Cox: 게이트 절연막의 용량
식1로 표시된 바와 같이 반도체층 내의 정부 전하의 양을 제어함으로써 박막 트랜스터의 게이트 임계치 전압을 제어할 수 있다. 또한, 식1 중의 Qb는 -qNa 또는 qNd에 비례한다. 여기에서 q는 전자가 갖는 전하량, Na는 반도체층 중의 억셉터의 밀도, Nd는 반도체 중의 도우너 밀도이다. 따라서, 반도체 중의 억셉터 또는 도우너의 양을 제어하면 박막 트랜지스터의 게이트 임계치 전압을 제어할 수 있다.
본 실시예에서는 반도체층(106)의 비정질 실리콘에 B(붕소)를 도핑하였다. 반도체층(106)에의 억셉터의 도입에 의해 박막 트랜지스터의 임계치를 제어할 수 있었다. 제22도에 본 실시예의 박막 트랜지스터의 B의 도핑량에 따른 임계치 전압의 변화를 도시하였다. 본 실시예에서는 100ppm의 B를 도핑함으로써 제2 실시예의 게이트 임계치 전압 VTH>4.1V를 만족하였다.
본 실시예에 따른 임계치 제어는 제3 실시예와 같이 배면 전극을 형성할 필요가 없어 형성 공정이 간략화되어 생산성이 향상하였다. 또한, 제22도에 도시한 바와 같이 B를 2ppm 이상 도핑하면 임계치가 도핑량에 둔감해지기 때문에 게이트 임계치 전압의 불균일을 억제할 수 있다.
이상 본 실시예에서는 박막 트랜지스터의 반도체층에 억셉터를 도입한 반도체를 이용함으로써 제1 실시예의 효과에 부가하여 게이트 임계치 전압의 불균일을 억제함과 동시에 생산성이 향상된다.
[제11 실시예]
본 실시예는 이하의 조건을 제외하면 제10 실시예와 같다.
제23도에 본 실시예의 박막 트랜지스터의 모식 단면도를 도시하였다. 본 실시예에서는 박막 트랜지스터의 반도체층을 도핑한 반도체층(150)과 진성 반도체층(151)의 2층 구조로 하였다.
게이트 임계치 전압을 증대시키기 위하여 억셉터를 반도체층에 도입한 경우, 도입량의 증대와 함께 반도체의 비채널 영역에서의 홀에 의한 전도가 증대한다. 이 경우, 박막 트랜지스터의 전류 차단 능력이 감소하고 즉, 오프 특성이 저하하게 되고 더 나아가서는 액정 패널의 전압 보존 특성을 저하시킨다.
그레서 본 실시예에서는 반도체층을 채널 측의 도핑된 반도체층(150)과, 비채널 측의 진성 반도체층(151)의 2층 구조로 하였다. 이에 따라, 반도체의 비채널 영역에서의 홀에서 전도가 발생하는 것을 방지할 수 있어서, 제8실시예의 경우에 비하여 박막 트랜지스터의 오프 특성이 개선되었다.
이상 본 실시예에서는 제10 실시예의 효과에 부가하여 박막 트랜지스터의 오프 특성의 저하를 억제, 전압 보존 특성을 개선하여 표시 품질이 향상된다.
[제12∼13 실시예]
본 실시예는 이하의 요건을 제외하면 제1 실시예 및 제2 실시예와 같다.
제12 및 제13 실시예에서는 비정질 실리콘 박막 트랜지스터의 게이트절연막(108)의 재료로써 SiON 및 SiO를 각각 이용함으로써 게이트 임계치 전압의 제어를 실현함과 동시에, 박막 트랜지스터의 수율의 향상을 실현하였다.
제10 및 제11실시예에서 시작된 박막 트랜지스터에 있어서, 각각의 게이트 절연막 재료에 대하여 얻어진 게이트 임계치 전압을 표1에 나타내었다.
[표1]
본 실시예에서는 제2 실시예의 조건을 만족할 수 없었지만, 제2 실시예에서 저전압에서 동작하는 액정을 이용하거나 또는 전극간 갭을 좁히면 만족할 수 있다. 따라서, 반도체층(106)과 게이트 절연막(108)을 조합시킴으로써 그 조합에서 요구되는 게이트 임계치 전압을 만족할 수 있다. 또한, 반도체층(106)과 게이트 절연막(108)을 조합에 의해 게이트 임계치 전압이 결정되므로 불균일이 적다.
본 실시예에서는 제10 실시예와 마찬가지로 제1 실시예의 효과에 부가하여 게이트 임계치 전압의 불균일을 억제함과 동시에 생산성이 향상한다.
[제14 실시예]
본 실시예는 이하의 요건을 제외하면, 제12 및 제13 실시예와 같다.
본 실시예의 박막 트랜지스터의 단면 구조의 모식도를 제24도에 도시하였다.게이트 절연막은 게이트 전극 측에 SiON 또는 SiO(160), 채널 측에 SiN(161)을 이용한 2층 구조로 구성하였다.
본 실시예에서는 채널 측의 게이트 절연막인 SiN(161)과 비정질 실리콘(106)을 플라즈마 CVD로 연속하여 형성함으로써 반도체층(106)과 게이트 절연막(161)의 계면의 오염을 방지할 수 있고 이동도의 향상을 실현하였다.
이상, 본 실시예에서는 게이트 절연막을 SiN과 SiON 또는 SiO와의 2층 구조로 구성함으로써 제10 실시예 및 제11 실시예의 효과에 부가하여 이동도가 향상한다.
[제15 실시예]
본 실시예는 이하의 요건을 제외하면 제1 실시예 및 제2 실시예와 동일하다.
본 실시예의 박막 트랜지스터의 단면 구조의 모식도를 제25도에 도시하였다. 본 실시예에서는 보호막(110)에 P(인)을 이온 주입하고, P에 의한 부(-)전하로 반도체층(106)의 배면 전위를 부극성으로 함으로써 박막 트랜지스터 소자의 게이트 임계치 전압을 정방향으로 시프트시켰다. 이온 주입하는 영역(190)은 반도체층(106)으로부터 300nm 내지 1000nm 사이로 제어하였다.
이상, 제3 실시예와 동등한 효과를 얻을 수 있었다.
[제16 실시예]
본 실시예는 이하의 요건을 제외하면, 제1 실시예 및 제2 실시예와 같다.
본 실시예의 박막 트랜지스터의 단면 구조의 모식도를 제26도에 도시하였다. 본 실시예에서는 게이트 절연막(108)의 주사 전극(102)과의 계면에 B(붕소)를 이온주입하고, B에 의한 정전하로 주사 전압이 정극에 인가되었을 때에 유기되는 부전하를 일정량 없앰으로써 박막 트랜지스터 소자의 게이트 임계치 전압을 정방향으로 시프트시켰다.
이상, 제3 실시예와 같은 효과를 얻을 수 있었다.
[제17 실시예]
본 실시예는 이하의 요건을 제외하면 제15 실시예와 같다.
본 실시예의 박막 트랜지스터 단면 구조의 모식도를 제27도에 도시하였다. 본 실시예에서는 박막 트랜지스터 소자의 구조를 정 스태거 구조로 하고, 절연 기판(114)에 P(인)을 주입하였다. 이에 따라, 제15 실시예와 마찬가지로 박막 트랜지스터 소자의 게이트 임계치 전압을 정방향으로 시프트시킬 수 있었다.
또한, 본 실시예에서는 신호 전극(103) 및 화소 전극(104)과 반도체층(106)의 오믹 접촉을 취하기 위한 n+비정질 실리콘 영역(192)를 이온 주입에 의해 동일하게 형성할 수 있다. 본 실시예에서는 주사 전극(102) 형성 전의 게이트 절연막 형성 후에 P를 절연 기판(114)에 이온 주입하였다. 이 때, 신호 전극(103) 및 화소 전극(104)에는 금속을 이용하고 있으므로 그 부분은 P가 블록되어 신호 전극(103) 및 화소 전극(104)과 반도체층(106)의 계면 부분에 P이 주입된 영역이 형성된다. 이에 따라, 그 부분의 비정질 실리콘이 n+화 하여, 오믹 접촉을 얻을 수 있다. 따라서, n+비정질 실리콘을 형성하는 공정을 별도로 마련하지 않아도 좋으므로 생산성이 향상한다. 또한, n+비정질 실리콘을 신호 전극(103)과 화소 전극(104)로 분리하기 위한 에칭을 행할 필요가 없고, 그것에 수반하는 온 특성의 열화가 없어졌다.
이상, 제3 실시예와 같은 효과를 얻을 수 있고, 또한 생산성이 향상하고, 양호한 트랜지스터 특성을 얻을 수 있다.
[제18 실시예]
본 실시예예서는 박막 트랜지스터 게이트 전극[주사 전극(102)]가 소스 전극[신호 전극(103)] 측 혹은 드레인 전극[화소 전극(104)] 측에 치우친 구조로 함으로써 임계치 전압의 제어를 실현하였다.
박막 트랜지스터에 있어서, 게이트[주사 전극(102)]과 소스[신호 전극(103)] 또는 드레인[화소 전극(104)] 간의 전위차가 임계치를 초과하여 채널 영역이 도통 상태로 되는 것은 게이트 절연막과 접촉한 측의 반도체층(106)의 계면에 채널 영역을 형성하는데 충분한 전하가 유기된 것을 의미한다. 이 전하는 게이트 절연막(108)에 가해진 전계에 의해 게이트 절연막(108)의 계면에 유기된 공간 전하를 없애도록 게이트 절연막(108)과의 계면의 반도체층(106)에 유기된 것이다. 따라서, 박막 트랜지스터의 게이트 임계치 전압을 정방향으로 변화시키기 위해서는 게이트 절연막(108)에 가해지는 전계의 값을 작게 함으로써, 게이트 걸연막 계면에 유기되는 공간 전하의 양을 감소시키는 것이 유효하다고 생각할 수 있다.
이와 같이, 채널 영역의 일부에 게이트 전극이 누락된 구조를 갖는 박막 트랜지스터는 게이트 전극이 존재하지 않는 영역 상에 있는 절연막에 가해지는 전계의 강도는 게이트 전극이 존재하는 영역 상에 있는 절연막에 가해지는 전계 강도에 비하여 적어진다고 생각할 수 있다. 이것을 게이트 전극이 소스 전극측 또는 드레인 전극측 중 어느 한쪽에 완전히 치우치고, 채널 영역에는 게이트 전극이 전혀 존재하지 않는 구조의 박막 트랜지스터에서는 게이트 절연막의 게이트 전극에 접하고 있지않는 영역의 적어도 일부에는 충분한 전계가 더해지지 않기 때문에 스위칭 특성을 나타내지 않게 된다는 점에서도 분명하다. 따라서, 게이트 전극이 없는 영역의 반도체층에 채널을 형성하는데 충분한 전하를 유기하기 위하여 필요한 게이트 전극과 신호 전극 또는 화소 전극 간의 전위차는 게이트 전극이 어떤 영역의 반도체층에 채널층을 형성하는데 충분한 전하를 유기하기 위하여 필요한 게이트 전극과 신호 전극 또는 화소 전극 간의 전위차보다도 커진다고 생각할 수 있다.
이상을 근거로, 본 실시예의 박막 트랜지스터의 모식 단면 구조도와 모식 평면 구조도를 각각 제28도의 (a), (b)로서 도시하였다. 본 실시예의 박막 트랜지스터의 특징은 박막 트랜지스터의 게이트 전극이 소스 전극측 또는 드레인 전극측 중 어느 한쪽에 치우친 구조를 갖는다.
본 실시예에서는 게이트 전극의 치우침을 적절하게 설정함으로써, 스위칭 특성을 소실하지 않고 게이트 임계치 전압을 정방향으로 상승시킬 수 있었다. 또한, 본 실시예에서는 게이트 임계치 전압은 게이트 전극의 형상에 의해 제어된다. 이것은 포토마스크를 한번 작성하면 이후에는 임계치의 제어를 목적으로 하는 공정의 추가나 새로운 가스의 이용이 불필요한 것을 의미한다. 이 때문에, 본 실시예에서는 게이트 임계치 전압을 제어함에 따른 제조 코스트의 증대를 억제할 수 있었다.
이상 본 실시예에서는 제3 실시예의 효과에 부가하여 양산성을 향상한다.
[제19 실시예]
본 실시예에서는 이하의 요건을 제외하고는 제18 실시예와 동일하다.
제29도에 본 실시예의 박막 트랜지스터의 모식 단면 구조도와 모식 평면 구조도를 각각 (a), (b)로서 도시하였다. 제29도에 도시한 바와 같이, 채널 영역 내에 게이트 전극이 2개 이상 있고, 이에 따라 채널 영역 내에 1개소 이상의 게이트 전극이 누락된 영역을 갖는 점이 본 실시예의 박막 트랜지스터의 특징이다.
제18 실시예에 도시된 바와 같이, 게이트 전극이 소스 전극 또는 드레인 전극의 어느 한쪽에 치우친 구조를 갖는 박막 트랜지스터는 임계치의 값은 게이트 전극과 소스 전극 및 드레인 전극과의 상대적 위치 관계에 크게 의존한다. 이것은 박막 트랜지스터의 각 전극 제작의 위치 일치 정밀도를 높게 할 필요가 있는 것을 의미하고, 포토마스크의 위치 일치에 요하는 시간이 증대하기 때문에 생산성의 저하를 초래한다. 이것을 회피하기 위해서는 임계치의 값이 각 전극의 상대적 위치 관계에 의존하지 않는 구조로 하면 좋다. 제29도에 도시한 바와 같이 채널 영역 내에 게이트 전극이 2개 이상 존재하는 구조로 한 경우, 임계치의 값은 게이트 전극 간의 간격에 의해 결정되고, 또한 그 정밀도는 게이트 전극의 에칭 정밀도로 결정된다. 따라서, 각 전극의 위치 일치 정밀도에 관해서는 게이트 전극 간의 간극이 채널 영역내에 있기만 하면 되고, 제18 실시예만큼의 정밀도는 요구되지 않는다. 이 때문에, 제18 실시예만큼의 엄밀한 위치 일치는 불필요하게 되어 생산성이 향상되었다.
이상 본 실시예에서는 제18 실시예의 효과에 부가하여 더욱 생산성을 향상한다.
또한, 채널 영역 내의 게이트 전극의 개수는 2개 이상이라면, 그 형상에 관계없이 본 실시예의 범주에 포함된다.
또한, 이상의 제3 실시예 내지 제14 실시예 중 적어도 2개 또는 복수의 실시예를 조합함으로써 각각의 실시예를 단독으로 이용한 경우보다 광범위한 임계치 전압의 제어를 실현하는 것은 모두 본 발명의 범주에 포함된다.
[제20 실시예]
본 실시예의 구성은 하기의 요건을 제외하면, 제1 실시예와 동일하다. 본 실시예에서는 n형의 특성을 갖는 박막 트랜기스터와 p형의 특성을 갖는 박막 트랜지스터 소자의 양쪽을 이용한다. 제30도에 본 실시예의 4×4 화소의 등가 회로, 제31도에 본 실시예에서 이용하는 트랜지스터 소자 각각의 특성을 도시하였다. 본 실시예에서는 1행마다 n형의 특성을 갖는 박막 트랜지스터 소자(601)과 p형의 특성을 갖는 박막 트랜지스터 소자(602)를 번갈아 구성하였다.
제32도에 본 실시예의 구동 파형을 도시하였다. 본 실시예에서는 1행마다 n형 박막 트랜지스터 소자(601)을 제어하는 주사 전압 파형과 p형 박막 트랜지스터 소자(602)를 제어하는 주사 전압 파형을 인가하고 또한, 각각의 주사 전압의 비선택 전압 VGLP와 VGLN을 상이한 전압치로 설정하였다. 또한, p형 박막 트랜지스터 소자(602)의 주사 전압의 비선택 전압 VGLP를 n형 박막 트랜지스터 소자(601)의 주사전압의 비선택 전압 VGLN을 보다 높은 전압치로 설정하여, ｜VGLP-VGLN]≥｜VON｜이 되도록 설정하였다. 이에 따라, n형 박막 트랜지스터 소자(601)을 갖는 화소의 대향 전압은 주사 전압의 비선택 전압보다도 높아지고, 박막 트랜지스터 소자(601)의 게이트 임계치 전압 VTH가 제1 실시예의 조건을 만족하기 않아도 (｜VTH<｜VON｜일 때), 부극성(-) 전압을 액정에 인가, 보존할 수 있다. 반대로, p형 박막 트랜지스터의 소자(602)를 갖는 소자의 대향 전압은 주사 전압의 비선택 전압보다도 낮아진다.
그러나, p형 박막 트랜지스터 소자의 n형 박막 트랜지스터 소자는 동작 전압의 상대적인 극성이 역전하고, 대향 전압이 주사 전압의 오프 전압보다도 낮아진 것이지만, n형 박막 트랜지스터 소자(601)을 갖는 화소이고, 대향 전압이 주사 전압의 비선택 전압보다도 높아진 것과 같아진다(즉, 정극의 전압을 액정에 인가 보존하는 조건이 n형 박막 트랜지스터 소자(621)을 갖는 화소의 부극성의 전압을 액정에 인가보존하는 조건과 같다). 모든 박막 트랜지스터 소자가 n형, p형 중의 어느 한쪽 특성만을 갖는 경우, 주사 전압의 오프 전압을 1행마다 상이하게 함으로써 게이트 임계치 전압 VTH의 조건을 완화하는 것은 가능하지만, 행수가 증가하면, 주사 전압의 전원 전압, 주사 전압의 전압 레벨수, 수직 주사 회로의 필요한 내압 레벨이 현저하게 증대하여 실용적이지 않다. 그러나, 본 실시예에서는 p형과 n형이 번갈아 반복됨에 따라 오프 전압의 변위를 1행마다 상쇄할 수 있고, p형의 박막 트랜지스터 소자를 갖는 화소군과 n형의 박막 트랜지스터 소자를 갖는 화소군과 n형의 박막 트랜지스터 소자를 갖는 화소군 각각의 주사 전압을 모든 행에서 동일하게설정할 수 있다. 그렇기 때문에, 행수가 증가하여도 주사 전압의 전원 전압 및 수직 주사 회로의 필요한 내압 레벨을 증가시키지 않고 또한, 주사 전압의 전압 레벨수도 4레벨로 좋다.
이상, 본 실시예에서는 액정을 교류 구동할 수 있는 박막 트랜지스터 소자의 게이트 임계치 전압 VTH는 ｜VTH｜<｜VON｜, 즉 디플리션형은 특성을 갖는 트랜지스터를 이용하여도 부극성의 전압을 액정에 인가, 보존할 수 있고, 게이트 임계치 전압 VTH가 임의의 막막 트랜지스터 소자를 이용할 수 있다.
[제21 실시예]
본 실시예의 구성은 하기의 요건을 제외하면, 제20 실시예와 같다.
본 실시예에서는 영상 신호 회로, 수직 주사회로를 액정 패널 내에 내장시켰다. 제33도에 그 구성을 도시하였다. 액정 패널 내에 p형과 n형의 박막 트랜지스터를 구성하기 위하여, C-MOS를 용이하게 구성할 수 있고, 저소비 전력의 회로를 내장할 수 있다. 이에 따라, 주변 회로와의 접속이 용이해져서, 접속 불량에 의한 수율의 저하를 대폭적으로 개선할 수 있었다. 또한, 주변 회로를 내장하였기 때문에 둘레 틀이 없어져서 더욱 컴팩트한 구성으로 할 수 있었다.
이상, 본 실시예에서는 제20 실시예의 효과에 부가하여 더욱 양산성이 향상된다.
[제22 실시예]
본 실시예의 구성은 하기의 요건을 제외하면 제2 실시예와 같다.
본 실시예는 제2 실시예의 구동 방법을 더욱 발전시켜서 신호 전극을 구동하는 LSI(신호 드라이버)의 최대 동작 전압을 저감하여, 회로 규모의 축소 및 저전압화를 실현하였다.
도면에 본 실시예의 구동 파형을 도시하였다. 전행의 주사 전극의 주사 전압 VG'를 제34도의 (a)에, 자기 행 주사 전극의 주사 전압 VG를 제34도의 (b)에, 신호 전압 VD를 제34도의 (c)에, 화소 전압 VS를 제34도의 (d)에, 액정층에 인가되는 전압을 제34도의 (e)에 도시하였다. 본 실시예에서는 제2 실시예와 마찬가지로, 주사 전압의 비선택 전압으로서 2종류의 전압 VGL1, VGL2를 이용하여 프레임마다 번갈아 변화하고, 또한 1행마다 상이한 전압 파형을 이용하여 2종류의 비전택 전압치의 차(VGL1-VGL2)가 (VON+VOFF)/2와 같아지도록 설정하였다. 또한, 2종류의 비선택 전압 VGLH, VGLL에 1주사 기간마다 교류화하는 구형파(주기가 2주사 기간, 듀티 50%)를 중첩하고, 중첩된 구형파의 진폭을 (VON+VOFF)/2로 설정하였다. 이 중첩된 구형파를 이용하여 대향 전압을 변화시킴으로써 화소 전압과 대향 전압의 차, 즉 액정에 인가하는 전압은 증가시키고, 즉 신호 전압의 정극성과 부극성에 있어서의 동작 범위를 일치시킬 수 있다. 이에 따라, 신호 전극에 인가하는 신호 전압의 최대 진폭은 VON-VOFF=2.9V로 되고, 제2 실시예의 (3VON-VOFF)/2=7.0V와 비교하여 4.1V 저감할 수 있었다. 이에 따라, 신호 드라이버에 내압이 5.0V 또는 3.3V인 범용의 프로세스에서 제조된 LSI를 이용할 수 있고, 코스트를 대폭 삭감할 수 있고, 즉 소비 전력도 제1실시예의 약 10% 정도로 저감할 수 있었다.
[제23 실시예]
본 실시예의 구성은 하기의 요건을 제외하면 제1 실시예와 같다.
본 실시예의 박막 트랜지스터 및 각종 전극의 평면 구성을 제35도에 도시하였다. 본 실시예에서는 대향 전극(105)을 신호 전극에 인접하도록 구성하고, 신호 전극(103)과 화소 전극(104) 사이에 대향 전극(105)을 배치하였다.
본 실시예에서는 신호 전극(103)과 화소 전극(104)의 사이에 대향 전극(105)을 배치하였기 때문에, 신호 전극(103)으로부터의 전기력선의 대부분이 대향 전극(105)에 종단한다. 주사 전극(102)은 현재의 행을 충전하기 위한 기간을 제외한 대부분의 기간에 비선택 전압이 일정해지도록 수직 주사 회로(403)로부터 전위를 부여받고 있으므로 신호 전극(103)의 전압 변동을 흡수하고, 신호 전극의 전압 변동이 화소 전극의 전압에 미치는 영향은 격감한다. 따라서, 신호 전극의 전압이 영상 신호에 의해 변동하여도 화소 전극의 전압은 변화하지 않기 때문에, 신호 전극과 화소 전극의 크로스토크, 특히 신호 전극의 긴쪽 방향으로 발생하는 줄무늬 형상의 화질 불량(종 스미어)이 없어진다.
이상, 본 실시예에서는 제1 실시예가 같은 효과가 얻어지고, 또한 크로스토크가 없는 고화질의 액티브 매트릭스형 액정 표시 장치를 얻을 수 있었다.
또한, 본 실시예에서는 제1 실시예와 전극의 배치가 상이하기 때문에 배향 불량에 관한 효과가 상이하다. 본 실시예에서는 대향 전극(105)과 대향 전극(105)과 접속하고 있지 않는 주사 전극(102)이 근접하지만, 대향 전압과 주사 전압은 대부분의 기간에서 일치하고 있기 때문에, 그 사이의 영역에는 전계가 거의 인가되지 않는다. 따라서, 제1 실시예와 같이 노멀리크로즈의 특성으로 하면, 그 영역은 광을 투과하지 않기 때문에 그 부분의 차광은 필요하지 않다. 또한, 화소 전극(104)과 주가 전극(102) 사이의 영역은 화소 전극(104)과 대향 전극(105) 사이의 영역과 마찬가지로 화소 전압에 따라서 전압이 인가되고, 또한 화소 전극히 흑(黑)의 영상 신호 전압이 충전되었을 때에는 흑(黑) 즉, 광을 투과하지 않으므로 그 영역을 차광하지 않고서도 흑이 잘 퇴색되어, 콘트라스트는 저하하지 않는다. 따라서, 그 영역에 차광막이 없어도 좋고, 차광막의 경계를 넓게 할 수 있어서 개구 영역을 확대할 수 있다.
[제24 실시예]
또한, 박막 트랜지스터 및 각종 전극의 구조를 제37도에 도시하였다. 제37도의 (a)는 기판면에 수직 방향에서 본 정면도, 제37도의 (b) 및 (c)는 측단면도를 도시하였다. 박막 트랜지스터 소자(150)는 화소 전극(소스 전극; 104), 신호 전극(드레인 전극; 103), 주사 전극(게이트 전극; 102) 및 비정질 실리콘으로 이루어지는 반도체(106)로 구성된다. 박막 트랜지스터는 역스태거 구조로 하여 주사 전극(102)을 최하층에 형성하고, 게이트 절연막(101)을 통하여 신호 전극(103)과 화소 전극(104)을 동일 금속층을 패턴화하여 구성하였다. 축적 용량 소자(160)는 화소 전극(104)과 전행의 주사 전극(102) 사이에 게이트 절연막(101)을 끼운 구조로서 형성하였다. 화소 전극은 정면도[제37(a)도]에서 주사 전극(102)로부터 수직 방향으로 신장한 돌기 부분(105)의 사이에 배치되어 있다. 액정층의 액정 분자의배향은 주로 화소 전극(104)과 돌기 부분(105) 사이의 수평 방향의 전계 E에 의해 제어된다. 광은 화소 전극(104)과 돌기 부분(105) 사이를 투과하고 액정층에 입사되어 변조된다. 또, 본 실시예에서는 신호 전극의 긴쪽 방향을 수직 방향, 주사 전극의 긴쪽 방향을 수평 방향으로서 정의하고 있다. 또한, 본 실시예에서는 전행의 주사 전극으로부터 돌기부가 돌출되었지만, 후행의 주사 전극으로부터 돌출될 수도 있다.
화소 피치는 수평 방향(즉 신호 전극간)은 110㎛, 수직 방향(즉 주사 전극간)은 330㎛로 하였다. 전극 폭은 주사 전극, 신호 전극을 각각 10㎛, 9㎛로 하였다. 한편, 화소 전극 및 전행의 주사 전극(102)의 돌기 부분(6)의 폭은 각각 8㎛로 하였다. 또 화소 전극(3)과 신호 전극의 간격을 6㎛로 하였다. 이들 전극 폭은 화소 전극(104)과 돌기 부분(105)의 간극부를 4분할하였을 때, 화소 전극(104)과 돌기 부분(105)의 전극 갭 dSG가 12㎛로 이루어지도록 결정하였다. 또한, 콘트라스트를 향상시키기 위하여 불필요한 간극부[화소 전극(104)과 돌기 부분(105) 사이 이외의 간극부]에는 절연성의 블랙 매트릭스를 형성하였다.
또, 본 실시예에서는 화소를 4분할하고 있지만, 갭 dSG에 관한 조건이 본 발명을 만족하도록 구성하면 좋고 분할수는 한정하지 않는다.
[제25 실시예]
본 실시예의 구성은 하기의 요건을 제외하면 제24 실시예와 같다.
본 실시예의 박막 트랜지스터 및 각종 전극의 구조를 제38도에 도시하였다.제38도의 (a)는 기판면에 수직인 방향에서 본 정면도, 제38도의 (b) 및 (c)는 측단면도를 나타낸다. 본 실시예에서는 주사 전극(102)에서 수직 방향으로 돌기 부분을 신호전극에 인접하도록 구성하였다.
본 실시예에서는 신호 전극(103)과 화소 전극(104) 사이에 주사 전극의 돌기 부분(105)을 배치하였다. 이 때, 전극 폭은 주사 전극, 신호 전극을 각각 10㎛로 하고, 화소 전극 및 주사 전극(102)의 돌기 부분(6)의 폭은 각각 9㎛로 하였다. 또 화소 전극(104)과 신호 전극의 간격을 3.5㎛로 하였다. 화소 전극(104)과 돌기 부분(105)의 전극 갭 dSG는 제1 실시예와 마찬가지로 12㎛로 이루어진다.
신호 전극(103)과 화소 전극(104) 사이에 주사 전극의 돌기 부분(105)을 배치하였기 때문에 신호 전극으로부터의 전기력선의 대부분이 주사 전극의 돌기 부분으로 종단한다. 주사 전극은 자기 행을 충전하기 위한 기간을 제외한 대부분의 기간에서 오프 전압으로 일정해지도록 주사 회로 드라이버로부터 전위가 부여되고 있기 때문에 신호 전극의 전압 변동을 흡수하고, 신호 전극의 전압 변동이 화소 전극의 전압에 미치는 영향은 격감한다. 따라서, 신호 전극의 전압이 영상 신호에 의해 변동하여도 화소 전극의 전압은 변화하지 않기 때문에 신호 전극과 화소 전극의 크로스토크, 특히 수직 방향으로 발생하는 줄무늬 모양의 화질 불량(종 스미어)가 없어진다.
이상 상술한 바와 같이, 본 발명에 따르면 기판면에 평행한 전계를 액정에 인가하여 광을 변조하는 표시 방식에 있어서 배선수의 감소 및 배향 불량 영역의감소에 의해 고개구율의 액티브 매트릭스형 액정 표시 장치가 얻어진다. 또한 동시에 배선수의 감소로 더욱 높은 수율로 양산 가능한 액티브 매트릭스형 액정 표시 장치가 얻어진다. 또한, 교류 구동함으로써 수명이 길고, 잔상이 발생하지 않는 고화질의 액티브 매트릭스형 액정 표시 장치를 얻을 수 있다.
제1도는 본 발명 제1 실시예의 화소부의 단면 구조를 도시한 도면(제2도 A-A'선).
제2도는 제1 실시예의 화소부의 평면 구성을 도시한 도면.
제3도는 제2도 B-B'선에 있어서의 화소부의 단면 구조를 도시한 도면.
제4도는 제2도 C-C'선에 있어서의 화소부의 단면 구조를 도시한 도면.
제5도는 제1실시예의 전기 광학 특성을 도시한 도면
제6도는 제1 실시예의 트랜지스터 소자의 전기 특성을 도시한 도면[(a): ID-VG특성, (b): 게이트 임계치 전압 VTH].
제7도는 제1 실시예의 액정 패널의 등가 회로를 도시한 도면.
제8도는 제1 실시예의 액정 표시 장치의 시스템 구성을 도시한 도면.
제9도는 제1 실시예의 구동 전압 파형을 도시한 도면.
제10도는 비교예의 구동 전압 파형을 도시한 도면.
제11도는 제2 실시예의 구동 전압 파형을 도시한 도면.
제12도는 제3 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제13도는 제3 실시예의 배면(背面) 전극의 평면 구성을 도시한 도면.
제14도는 제3 실시예의 액정 표시 장치의 시스템 구성을 도시한 도면.
제15도는 제3 실시예의 박막 트랜지스터 소자의 배면 전위와 임계치의 관계를 도시한 도면.
제16도는 제4 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제17도는 제5 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제18도는 제6 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제19도는 제7 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제20도는 제7 실시예의 배면 전극의 평면 구성을 도시한 도면.
제21도는 제8 실시예의 배면 전극의 평면 구성을 도시한 도면.
제22도는 제9 실시예의 박막 트랜지스터 소자의 B 도프량과 임계치의 관계를 도시한 도면.
제23도는 제10 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제24도는 제14 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제25도는 제15 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제26도는 제16 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제27도는 제17 실시예의 박막 트랜지스터 소자의 모식 단면 구조를 도시한 도면.
제28도는 제18 실시예의 박막 트랜지스터 소자의 구조를 도시한 도면[(a): 모식 단면 구조, (b): 모식 평면 구조].
제29도는 제19 실시예의 박막 트랜지스터 소자의 구조를 도시한 도면[(a): 모식 단면 구조, (b): 모식 평면 구조].
제30도는 제20 실시예의 4x4 화소의 등가 회로를 도시한 도면.
제31도는 제20 실시예의 트랜지스터 소자의 전기 특성을 도시한 도면.
제32도는 제20 실시예의 구동 전압 파형을 도시한 도면.
제33도는 제21 실시예의 시스템 구성을 도시한 도면.
제34도는 본 발명의 제22 실시예의 구동 전압 파형을 도시한 도면.
제35도는 본 발명의 제23 실시예의 화소부의 평면 구성을 도시한 도면.
제36도는 전계 방향에 대한 계면상의 분자 장축 배향 방향(래핑 방향) φLC, 편광판 편광축 방향 φP의 이루는 각을 도시한 도면.
제37도는 본 발명의 제24 실시예의 화소부의 구성을 도시한 설명도.
제38도는 본 발명의 제25 실시예의 화소부의 설명도.
도면의 주요 부분에 대한 부호의 설명
101, 201 : 글래스 기판
102 : 주사 전극
103 : 신호 전극
104 : 화소 건극
105 : 대향 전극
108 : 게이트 절연막
120, 220 : 배향막
130, 230 : 편광판
202 : 차광층
203 : 컬러 필터
204 : 투명 수지
300 : 액정 조성물층

Claims (2)

  1. 제1 기판과 제2 기판 사이에 액정조성물이 삽입되고, 상기 제1 기판에는, 매트릭스 형태로 배치된 복수의 주사 전극과 신호 전극에 의해 복수의 화소부가 구성되고, 상기 화소부에는 트랜지스터 소자가 형성되며, 상기 액정조성물의 배향 상태와 편향 수단에 의해 입사광의 투과율 또는 반사율을 변조할 수 있는 액티브 매트릭스형 액정 표시 장치에 있어서,
    상기 트랜지스터 소자에는 화소 전극이 접속되고,
    상기 화소 전극과 상기 복수의 주사 전극 중의 적어도 하나의 주사 전극은, 기판면에 거의 평행한 전계를 인가하도록 배치되어, 상기 양 전극에 의해 상기 액정 조성물층의 액정 분자의 장축 방향을 기판면과 거의 평행을 유지하면서 동작할 수 있고,
    상기 트랜지스터 소자의 임계값 VTH과, 입사광의 투과율 또는 반사율을 최대로 변조하기 위해서 액정조성물에 인가하는 전압 VON의 관계가 VTH> ｜VON｜을 만족하도록 구성하며,
    신호 전극 전압의 평균값인 센터 전압을, 주사 전극 전압을 오프 전압으로 하였을 때에 발생하는 화소 전극 전압 VS의 변동랑 △VS의 값만큼 주사 전극 전압의 오프 전압 VGL보다 높게 설정하고, 액정 구동 전압 VLC을 실질적으로 정부 대칭이 되도록 설정한 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  2. 제1항에 있어서, 상기 주사 전극에는, 상기 신호 전극의 길이 방향으로 신장되는 돌기부가 형성되어 있고, 상기 돌기부와 상기 화소 전극에 의해 상기 액정 조성 물층의 액정 분자의 장축 방향을 기판면과 거의 평행을 유지하면서 동작할 수 있고, 상기 돌기부가 상기 드레인 전극과 인접하도록 구성되어 있는 액티브 매트릭스형 액정 표시 장치.
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