KR100376658B1 - 반도체기판 및 그 형성방법 - Google Patents

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Abstract

본 발명은 다공질 실리콘층위에 형성되어 결정결함이 감소된 비다공질 단결정층을 포함한 반도체기판과 이 기판의 형성방법을 제공한다. 기판을 형성하는 방법은, 실리콘계 가스를 포함하지 않는 분위기에서 다공질층을 열처리하는 열처리단계와, 다공질 실리콘층위에 비다공질단결정실리콘층을 성장하는 단계를 포함하고, 상기 열처리단계는, 실리콘의 에칭두께가 2nm이하로 되도록, 또한 다공질 실리콘층의 헤이즈값에 대한 변화율 r을 "(열처리후의 헤이즈값)/(열처리전의 헤이즈값)"으로 규정하고 이 변화율 r이 1≤r≤3.5의 관계를 만족하도록, 열처리를 행한다.

Description

반도체기판 및 그 형성방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR PRODUCING THE SAME}
본 발명은 일반적으로 반도체기판과 그 형성방법에 관한 것으로서, 구체적으로는 다공질반도체층위에 형성된 비다공질반도체층과 그 형성방법에 관한 것이다. 또한, 본 발명은 반도체기판의 표면상태와 형상을 평가하는 방법과 특히 그 다공질층에 관한 것이다.
또한, 본 발명은 주로 MOSFET와 바이폴라 트랜지스터를 사용한 집적회로용 베이스부재로서 사용된 반도체기판과 그 형성방법에 관한 것이다.
실리콘계 반도체디바이스에 대한 집적회로기술에 있어서, 절연물위에 단결정실리콘막을 배치한 실리콘온인슐레이터(SOI)구조는, 기생용량의 저감, 소자분리의 용이화 등에 의해, 트랜지스터의 고속화, 저소비전력화, 고집적화 및 전체 비용의 삭감을 초래하는 기술로서 지금까지 여러 가지 연구가 이루어져 왔다.
SOI구조를 형성하기 위하여 1970년대로부터 1980년대 전반에 걸쳐서 이마이(Imai)씨에 의해 제안된 FIPOS (Fully Isolation by Porous Silicon)법을 사용하였다(문헌 "K. Imai, Solid State Electronics 24 (1981), p. 159"를 참조). 이 FIPOS법은, 다공질실리콘의 증속산화현상을 사용하여 SOI구조를 형성하지만, 본래적으로 섬형상에만 표면실리콘층을 형성할 수 있다는 문제점을 가진다.
최근 세상의 주목을 받고 있는 SOI형성기술중의 하나로서, 웨이퍼접합기술이 있으며, SOI구조는 매립 실리콘산화층과 표면실리콘층의 두께의 임의성 및 표면실리콘층의 우수한 결정성를 제공하기 때문에, 여러 가지 기법이 제안되고 있다.
접착제나 다른 중간층 없이 웨이퍼를 접착하는 접착방법이 나카무라씨 등에 의해 원래 제안되었지만, 그 연구가 활발하게 된 것은 1984년 이후에 라스키씨 등이 2개의 접착된 웨이퍼 중의 하나를 얇게 하는 방법과 웨이퍼에 형성된 MOS트랜지스터의 동작을 보고한 이후이었다(J. B. Lasky, S. R. Stiffer, F. R. White, and J. R. Abernathey, Technical Digest of the International Electron Devices Meeting (IEEE, New York, 1985), p. 684).
라스키씨 등의 방법에 의하면, 고농도의 붕소에 첨가된 단결정 실리콘웨이퍼위에 저농도 또는 n형 에피택셜 실리콘층이 형성된 제 1웨이퍼와, 산화막이 표면에 형성된 제 2웨이퍼를 준비하고, 필요에 따라, 헹군 후에, 2개의 웨이퍼(기판)를 서로 밀착하여 반데르발스힘에 의해 접착한다. 2개의 기판을 열처리하여 그 사이에 공유결합을 형성함으로써 접착강도가 디바이스제조를 방해하지 않는 레벨로 향상된다. 다음에, 제 1웨이퍼를 불산, 질산, 아세트산의 혼합액으로 에칭하여, p+실리콘웨이퍼를 선택적으로 제거하여 에피택셜실리콘층만을 제 2웨이퍼위에 남긴다고 하는 것이 단일에칭정지법(라스키방법)이라고 한다. 그러나, 에피택셜실리콘(p+또는 n형)과 p+실리콘의 에칭속도의 비는 수십 배만큼 낮으며, 웨이퍼의 면 전체에 균일한 두께의 에피택셜실리콘층을 남기기 때문에 다시 개량할 필요가 있다.
따라서, 선택에칭을 2회 행하는 방법이 안출되었다. 즉, 제 1기판으로서, 저불순물농도의 실리콘웨이퍼기판의 표면에 p++형 Si층과 불순물농도층을 적층한 것을 준비하고, 이 제 1기판을 상기 방법과 마찬가지인 제 2기판에 접합시킨다. 다음에, 제 1기판을 이면으로부터 연삭, 연마 등의 기계적인 방법에 의해 박막화한다. 다음에, 제 1기판에 매립된 p++형 Si층 전체면이 노출될 때까지, 선택에칭을 행한다. 이 경우에 기판의 불순물농도의 차이에 기인하는 선택에칭은 에틸렌디아민, 피로카테콜, KOH 등의 알카리액을 사용하여 행해진다. 다음에, 노출된 p++형 Si층은 상기 언급한 라스키방법의 경우와 같이 아세트산, 질산, 불산의 혼합액을 사용한 선택에칭에 의해 제거되고, 따라서 상기 언급한 저불순물농도의 단결정Si층은 제 2기판으로 이설되고, 이 방식을 2중에칭정지방법으로 칭한다. 이 방법은 선택에칭을 복수회 실시하여 총합적인 에칭의 선택성을 향상시킴으로써, SOI에서 표면 Si층의 두께의 균일성을 더 향상시킬 수 있다.
그러나, 상기한 바와 같은 기판의 불순물농도 또는 조성의 차이를 이용한 선택에칭에 의한 박층화는 불순물농도의 깊이방향의 프로파일의 영향을 받는 것이 예측된다. 즉, 웨이퍼의 접합강도를 높이기 위하여 접착후의 열처리를 고온으로 하면, 매립층의 불순물이 확산하여 에칭선택성이 열화하고, 그 결과, 막두께의 균일성이 열화한다. 따라서, 접착후의 열처리를 800℃이하로 행할 필요가 있었다. 또한, 각각의 복수회의 에칭은 에칭선택비가 낮으므로, 양산시의 제어성이 우려되었다.
상기한 방법에서는 에칭의 선택성은 불순물농도 또는 조성의 차이에 의존하지만, 일본국 특개평 5-21338호 공보는 구조의 차이를 이용하여 에칭의 선택성을 제공한다. 즉, 이 방법은 200㎡/㎤등의 단위체적당 표면적의 다공질 실리콘과 비다공질 실리콘사이의 구성차이에 의해 100,000만큼의 에칭선택성을 높게 부여하고, 이 방법은 다공질실리콘을 사용한 구성상의 차이를 이용한 선택에칭방법이라고 칭한다. 이 방법에 의하면 비다공질 단결정실리콘층이 에피택셜성장되어 제 1기판을 제작한 후에 제 1기판에 대한 단결정Si웨이퍼의 표면을 양극처리하여 다공질을 형성한다. 다음에, 이 제 1기판을 제 2기판에 접착하고, 필요에 따라서 열처리를 행하여 접착강도를 향상시킨다. 다음에, 연삭, 연마 등을 행하여 제 1기판의 이면을 제거하여 다공질 실리콘층을 노출시킨다. 다음에, 다공질 실리콘은 에칭에 의해 선택적으로 제거되고, 그 결과, 상기 언급한 비다공질 단결정실리콘층은 제 2기판으로 이설된다. 100,000정도의 고에칭선택성을 얻기 때문에 SOI층의 두께의 균일성은 에칭에 의해 거의 손상되지 않았으며, 에피택셜성장한 단결정실리콘층의 성장시의 균일성이 그대로 반영되었다. 즉, 시판의 CVD에피택셜성장장치의 경우에 이 방법은 SOI-Si층에 대해서 예를 들면 1.5~3%의 웨이퍼균일성을 얻는다. 이 방법에서는 FIPOS법에서 선택산화제로서 사용되는 다공질실리콘을 사용한다. 따라서, 이 방법은 56%까지 다공도를 제한하지 않지만, 오히려 약 20%의 낮은 바람직하다. 상기 일본국 특개평 5-21338호 공보에 개시된 SOI구조의 제조방법은 요네하라씨 등에 의한 보고서(문헌 "T. Yonehara, K. Sakaguchi, N. Sato, Appl. Phys. Lett. 64(1994), p. 2108")에 ELTRAN(상표명)으로 명명되었다.
또한, 다공질 실리콘은 최종제품의 구조부재로 되지 않으므로, 다공질실리콘의 구조변화와 조대화도 에칭의 선택성을 손상하지 않는 범위에서 허용된다.
본 발명의 발명자인 사토씨 등(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, and T. Yonehara, Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., Semiconductor Silicon, (Pennington, The Electrochem. Soc. Inc., 1994), p. 443)은 다공질위에 에피택셜성장하기 위해, SiH2Cl2를 원료가스로 사용하여 CVD(Chemical Vapor Deposition)법을 실시하였으며, 그 때의 프로세스온도는, 에피택셜성장전에 행하는 열처리가 1040℃이고 에피택셜성장이 900~950℃이었다.
다공질실리콘은, 고온의 열처리시에 다공질실리콘의 구조적인 조대화를 회피하기 위하여, 사토씨 등은, 에피택셜성장전에, 다공질실리콘의 구멍벽에 보호막을 형성하는 예비산화단계를 도입함으로써 열처리에 따른 다공질실리콘층의 구조적인 조대화를 거의 억제한다. 이 예비산화단계는 예를들면 산소분위기에서 400℃로 행한다.
이 방법의 주요골자는 다공질실리콘위에 비다공질 단결정실리콘의 에피택셜성장시에 형성된 결함을 저감시키는 방법이다. 이와 같이 제작된 SOI웨이퍼에서는, 적층결함이 주된 결함이며, 다공질실리콘위의 에피택셜 실리콘층중의 적층밀도는 103~104/㎠로 보고하고 있다.
일반적으로 적층결함에 의해 산화막의 절연성강도가 저하되는 것이 지적되고 있다. 이것은 적층결함을 둘러싸는 전위부분에 금속불순물이 석출할 때 p-n접합의 누설전류가 증가하여 소수캐리어의 수명이 저하하기 때문인 것으로 고려되고 있다. 다공질기판위의 에피택셜성장에 대한 다른 보고서는 검출한계가 낮은 결함의 현재화 에칭(defect revealing etching) 후에 광학현미경에 의한 관측에 의해 결정결함이 103/cm2이하로 되는 것에 대한 보고는 없다. 103~104/cm2의 적층결함이 1㎛2의 게이트영역에 포함될 확률은 대략 0.0001~0.00001 정도로 낮지만, 벌크실리콘웨이퍼에 비하면, 여전히 결함밀도는 높으며, 그 영향은 일반적으로 집적회로의 수율의 감소로서 표면화되는 것이 예측된다. 상기 언급한 방법에 의해 얻은 SOI웨이퍼의 실제적인 적용을 위해서는 적층밀도를 적어도 1000/cm2이하로 저감할 필요가 있다.또한, 비다공질단결정실리콘이 다공질실리콘층위에 에피택셜성장될 때에, 에피택셜성장을 위한 지지베이스부재의 "다공질구조"에 의해 다수의 적층결함이 초래된다.다공질구조를 평가하거나 관측하는 방법으로서, 특히 다공질구조의 표면형상이나 표면상태를 평가하거나 관찰하는 방법으로서, SEM등으로 직접관측하는 방법이 사용되었지만 이를 위한 수단이 복잡하다. 따라서 간단하고 용이하게 평가하는 방법이 요구되고 있다.본 발명의 제 1목적은 다공질층위에 결정결함이 감소된 비다공질단결정층을 가진 반도체기판 및 이 기판의 형성방법을 제공하는 데 있다.
본 발명의 제 2목적은 절연체위에 결정결함밀도가 거의 없는 비다공질단결정층을 가진 기판 및 이 기판의 형성방법을 제공하는 데 있다.
본 발명의 제 3목적은 다공질층의 표면상태를 간단하고 용이하게 평가하는 방법을 제공하고, 이 평가방법을 사용해서 다공질층위에 형성된 박막의 적층결함밀도를 저감시키는 데 있다.
도 1은 다공질 실리콘층위에 비다공질 단결정층을 형성하는 방법을 설명하는 흐름도.
도 2는 로드록챔버를 구비한 장치의 일예를 설명하는 개략도.
도 3은 에피택셜성장장치에서 실리콘의 에칭두께를 표시하는 그래프.
도 4는 다른 에피택셜성장장치를 사용할 때 열처리온도와 적층결함밀도 사이의 관계를 표시하는 그래프.
도 5는 다공질실리콘의 열처리에 의한 헤이즈값의 변화를 표시하는 그래프.
도 6은 적층결함밀도와 헤이즈값의 변화율 사이의 관계를 표시하는 그래프.
도 7A, 도 7B 및 도 7C는 열처리에 의한 다공질층표면의 구멍의 변화를 표시하는 SEM사진.
도 8A, 도 8B 및 도 8C는 열처리에 의한 다공질층표면의 구멍의 변화를 표시하는 개략도.
도 9는 미량의 실리콘원료를 첨가하는 시간과 적층결함밀도 사이의 관계를 표시하는 그래프.
도 10은 미량의 실리콘을 공급하여 헤이즈값의 변화를 표시하는 그래프.
도 11은 다른 압력에서의 열처리시에 적층결함밀도와 열처리온도 사이의 다른 관계를 표시한 그래프.도 12는 적층결함밀도와 열처리시간사이의 관계를 표시하는 그래프.
도 13A와 도 13B는 프리베이킹의 조건을 판정하는 계와 소정의 조건하에서 반도체기판을 형성하는 공정의 각각의 일예를 표시하는 흐름도.
도 14A, 도 14B, 도 14C, 도 14D 및 도 14E는 본 발명에 의한 단계를 표시하는 개략도.
도 15A, 도 15B, 도 15C, 도 15D 및 도 15E는 본 발명에 의한 SOI기판을 제조하는 단계를 표시하는 개략도.
도 16은 입자(이물)검사장치를 표시하는 개략도.
<도면의 주요부분에 대한 부호의 설명>
1: 다공질실리콘층을 가진 기판 2: 구멍
3: 구멍벽 4: 보호막
5: 보호피막 6: 비다공질 단결정층
10: 기판 11: 다공질 실리콘층
50: 입사광 51: 반사광
52: 산란광 53: 실리콘웨이퍼
54: 관찰영역
본 발명의 제 1측면에 의하면, 다공질실리콘층위에 비다공질단결정층을 포함한 반도체기판의 형성방법으로서, 다공질실리콘층위에 비다공질단결정층을 형성하는 단계전에, 비다공질단결정층의 원료가스를 함유하지 않은 분위기에서 다공질실리콘층을 열처리하는 단계를 포함하는 반도체기판의 형성방법으로서, 열처리의 조건은, 열처리전후에 다공질실리콘층표면의 헤이즈값에 대한 변화율 r을 "(열처리후의 다공질실리콘층 표면의 헤이즈값)/(열처리전의 다공질실리콘층 표면의 헤이즈값)"으로 규정하고 이 변화율 r이 소정의 범위내에 있도록, 결정되어 있는 것을 특징으로 하는 반도체기판의 형성방법을 제공한다.
본 발명의 제 2측면에 의하면, 소정의 범위가 1≤r≤3.5인 것을 특징으로 하는 반도체기판의 형성방법을 제공한다.
본 발명의 제 3측면에 의하면, 다공질실리콘층을 가진 기판을 제작하는 단계와, 다공질실리콘층을 열처리하는 열처리단계와, 다공질실리콘층위에 비다공질단결정층을 성장시키는 성장단계를 포함한 반도체기판의 형성방법에 있어서, 상기 열처리단계는, 에칭하여 제거된 부분의 실리콘의 두께(이하, "에칭두께"로 칭함)가 열처리에 의해 2nm이하로 되도록, 또한 열처리전후에 다공질실리콘층표면의 헤이즈값에 대한 변화율 r을 "(열처리후의 다공질실리콘층 표면의 헤이즈값)/(열처리전의 다공질실리콘층 표면의 헤이즈값)"으로 규정하고 변화율 r이 1≤r≤3.5의 관계를 만족하도록, 비다공질단결정층의 원료가스를 함유하지 않은 분위기에서 행하는 것을 특징으로 하는 반도체기판의 형성방법을 제공한다.
본 발명의 제 4측면에 의하면, 다공질실리콘층을 포함한 제 1기판을 제조하는 단계와, 다공질실리콘층을 열처리하는 열처리단계와, 다공질실리콘층위에 비다공질단결정층을 성장시키는 성장단계와, 제 1기판위에 성장한 비다공질단결정층을 제 2기판위로 이설하는 단계를 포함하는 반도체기판의 형성방법에 있어서, 열처리단계는, 열처리에 의해 실리콘의 에칭두께가 2nm이하로 되도록 또한 다공질실리콘층표면의 헤이즈값에 대한 변화율 r을 "(열처리후의 헤이즈값)/(열처리전의 헤이즈값)"으로 규정하고 이 변화율 r이 1≤r≤3.5의 관계를 만족하도록, 비다공질단결정층의 원료가스를 함유하지 않은 분위기에서 행해지는 것을 특징으로 하는 반도체기판의 형성방법을 제공한다.
우선, 도 1의 흐름도를 참조하면서 다공질 실리콘층위에 비다공질 단결정층(에피택셜성장층)을 형성하는 방법에 대하여 설명한다.
우선, 다공질실리콘층을 가진 기판을 제작한다(S1). 다음에 비다공질단결정층을 성장하기 전에, 다공질 실리콘층을 비다공질 단결층의 원료가스를 함유하지 않은 분위기에서 열처리한다.
이 열처리는 프리베이킹단계(S2)로 칭하고, 예를 들면, 다공질 실리콘층의 표면에 형성된 자연산화막을 제거한다.
상기 설명한 비다공질 단결정층의 원료가스를 함유하지 않은 분위기에서의 열처리는, 구체적으로 수소가스함유 환원성분위기, He, Ar, Ne 등의 불활성가스의 분위기나 초진공에서의 열처리인 것에 유의하여야 한다.
상기 설명한 프리베이킹단계 후에 원료가스를 도입하여 비다공질 단결정층을 성장시킨다(S3). 따라서, 비다공질 단결정층이 다공질 실리콘층위에 성장된다.
본 발명의 실시예를 설명하기 전에, 본 발명이 달성된 기술적 지견에 대하여 설명한다.
(실험 1: 에피택셜막의 성장전의 온도상승단계에서의 Si의 에칭두께의 차이)
도 3은 2개의 에피택셜성장계 A, B에서 그 표면의 에칭에 의해 감소된 비다공질 단결정실리콘의 에칭두께에 대한 시간의존성을 표시한다. 계 A는 로드록챔버를 구비한 장치를 가진 계이고, 계 B는 로드록챔버가 구비되지 않은 개방형 반응실을 가진 계이다.
구체적으로는, 이하 설명하는 바와 같이, 계 A의 장치는 로드록챔버를 구비해서 반응실을 대기중에 직접 노출시키지 않고 웨이퍼를 탈착할 수 있다.
반응실로부터의 누설량은 바람직하게 20 mTorr/min이하이고, 더욱 바람직하게는 10 mTorr/min이하이다.
또한, 가스공급계의 가스패널로부터의 누설량은 바람직하게 0.5 psi/24h이고, 더욱 바람직하게는 0.2 psi/24h이다.
또한, 공급가스로서는 고순도의 가스가 바람직하다. 구체적으로 예를 들면, H2가스가 프리베이킹단계를 실행하기 위해 사용되면, 장치로부터 약 20m내에, 더욱 바람직하게는 약 10m내에, 위치한 가스정화장치를 통과한 H2가스를 사용한다. 정화장치로서는 가열된 팔라듐 확산셀을 거쳐서 가스를 통과시키는 타입이나, 흡착제를 가진 필터타입이 바람직하다.
도 2는 처리장치의 개략도를 표시하고, (21)은 반응챔버(처리실)를 표시하고, (22)는 로드록챔버를 표시하고, (32)는 캐리어챔버(이동챔버)를 표시하고, (23)은 반응챔버(21)와 캐리어챔버(32)사이의 칸막이를 형성하는 게이트밸브를 표시하고, (24)는 캐리어챔버(32)와 로드록챔버(22)사이의 칸막이를 형성하는 게이트밸브를 표시한다. (25)는 기판(W)을 가열하는 램프 등의 히터를 표시하고, (26)은 그 위에 기판(W)을 유지하는 서셉터를 표시하고, (27),(28),(33)은 반응챔버(21), 로드록챔버(22), 캐리어챔버(32)를 각각 배기하는 배기계를 표시하고, (29)는 반응챔버(21)에 처리가스를 도입하는 가스공급계를 표시하고, (30),(34)는 캐리어챔버(32)와 로드록챔버(22)의 각각에 가스를 도입하여 그 내부를 정화하거나 압력을 증가시키는 가스공급계를 표시한다. (31)은 반응실(21)의 안팎으로 기판(W)을 반송하는 캐리어암을 표시한다. (35)는 웨이퍼카세트를 표시한다. 또한, 캐리어암을 가지는 캐리어챔버(32)로부터 로드록챔버(22)를 분리하는 대신에, 게이트밸브(24)를 사용하여 로드록챔버(22)를 캐리어챔버(32)와 일체화하게 하는 변형을 사용할 수 있다. 로드록챔버를 구비한 처리장치를 사용하여 행한 열처리는 편의상 "계 A의 열처리"로 칭한다.
계 A에서는, 반응실의 히터는 서셉터 등을 600~1000℃로 예열하기 위해 미리 전압이 인가될 수 있다.
이 방법을 사용하여, 반응챔버에 투입된 웨이퍼의 온도를 약 10초동안 600~1000℃까지 상승시킬 수 있고, 따라서 온도상승시간을 단축할 수 있고, 이 열처리에 의한 다공질실리콘의 표면에서 구멍상태의 변화와 진전을 억제할 수 있다.
계 A에서는 열처리를 600 Torr, 1100℃에서 행하였고, 계 B에서는 열처리를 760 Torr, 1050℃에서 행하였고, 열처리분위기는 양자의 계에서 모두 수소를 사용하였다. SOI기판을 사용하고, SOI층 즉, 단결정실리콘층의 두께의 감소량을 측정하여 에칭두께를 결정하였다.
계 B에서는, 열처리시간이 0인 경우에도, 에칭두께는 7nm이상이 된다. 이것은 피처리기판이 설정온도에서 가열된 직후에 냉각될 때의 에칭두께를 말한다. 이것은 온도상승에 의해서만 실리콘막의 두께가 약 7nm만큼 감소된 것을 의미한다.
한편, 계 A에서는, 10분간 열처리를 행하여도, 에칭두께는 2nm이하로 된다. 그런데, 계 A에서 열처리시간의 경과에 따른 에칭두께는 온도를 1050℃로 설정하는 경우보다 1100℃로 설정하는 경우에 더 두껍게 된다.
따라서, 반응실내의 산소와 수분의 함량의 차이는 실리콘의 산화에 의해 형성된 실리콘산화물의 막두께의 에칭에 의해 감소된 것으로 알 수 있다.
기판을 반응챔버로 이송할 때, 공급가스의 순도, 공급라인의 물흡수량, 미세한 누출, 반응챔버 자체의 밀봉 및 반응챔버의 오염 등에 의해 반응챔버 내의 수소와 수분의 양이 결정된다. 기판을 반응챔버로 이송할 때에, 산소나 수분에 의한 반응챔버의 오염정도는, 기판이 로드록챔버를 개재하여 반응챔버로 도입되거나(계 A), 또는 대기에 개방된 오염정도는, 기판이 로드록챔버를 개재하여 반응챔버로 도입되는 지의 여부에 따라서 상당히 영향을 받는다. 그러나, 기판이 대기에 개방된 반응챔버로 반송되는 계 B의 경우에도 온도를 상승하지 않고 챔버 내의 가스를 완전히 교체하면, 잔류 산소와 수분의 양은 감소되지만, 양산을 위한 효율이 불충분하다. 또한, 에칭두께는 설정온도까지의 온도상승을 위해 필요한 시간만큼 영향을 받는다. 열용량이 적은 기판홀더위에 기판이 지지되면 온도의 상승속도는 증가될 수 있다.
미량의 산소나 수분이 계 내에 존재하고 또한 그 농도가 낮을 때에 실리콘이 에칭된다고, 스미쓰씨 등(F. W. Smith et al., J. Electrochem. Soc. 129, 1300 (1982))과 기디니씨 등(G. Ghidini et al., J. Electrochem. Soc. 131, 2924(1984))에 의해 보고되었다.
한편, 수분 등의 농도가 높으면, 실리콘은 산화되어 산화실리콘을 형성한다. 이와 같이 형성된 산화실리콘은 온도가 상승함에 따라 인접한 실리콘과 반응하여 에칭된다. 즉, 다음의 반응이 발생한다.
SiO2+ Si → 2SiO↑
결국, 계 내에 잔류하는 산소나 수분의 양은 온도의 상승시에 실리콘을 에칭하여, 반응챔버 내에 잔류하는 산소와 수분의 양은 실리콘의 에칭량을 검사함으로써 알 수 있다.
(실험 2: 프리베이킹온도와 적층결함밀도사이의 관계)
도 4는 계 A, B에 의해 다공질실리콘층위에 형성한 비다공질단결정실리콘층에 도입된 적층결함밀도의 열처리온도(프리베이킹온도)에 대한 의존성을 표시한다. 계 A에 있어서의 압력은 600 Torr이고, 계 B-1, 계 B-2에 있어서의 압력은 모두 760 Torr이다.
도 4의 계 B-1, 계 B-2에 의해 표시된 데이터는 사토씨 등(N. Sato, et al. Jpn. J. Appl. Phys. 35 (1996) 973)에 의해 보고되어 있다. 계 B-1, 계 B-2의 적층결함밀도는 프리베이킹온도가 상승함에 따라 감소한다. 계 B-2에 의해 표시된 데이터는 결정성장의 초기단계에서 실리콘소스가스의 공급량을 감소시키고, 결정성장속도를 상당히 억제함으로써 얻을 수 있다. 계 B-2인 경우는 계 B-1인 경우에 비해서 온도에 의존하지 않고 적층결함밀도가 약 1/3로 감소하고 있지만, 계 B-1, 계 B-2의 모든 경우에 적층결함밀도는 열처리온도를 상승함으로써 비로서 감소된다.
프리베이킹의 온도를 상승시킴으로써, 적층결함밀도가 저감되는 이유에 대하여 이하 설명한다. 실리콘의 에칭두께가 약 7nm로 두꺼워지는 계 B-1 및 계 B-2인 경우에 온도상승단계에서 잔류산소와 수분에 의해 실리콘표면에 산화실리콘이 일단 형성된다. 저온영역에서는, 형성된 산화실리콘이 완전히 제거되지 않으므로, 적층결함밀도가 커진다. 그러나, 열처리온도와 시간을 충분히 증가시키면, 형성된 산화실리콘이 제거되어 적층결함밀도가 감소하기 시작하는 것으로 고려된다.
한편, 계 A인 경우에는, 적층결함밀도는 1000℃를 초과하는 고온영역에서 104/㎠레벨이고, 적층결함밀도는 열처리온도를 상승시켜도 계 B-1, 계 B-2의 경우만큼 현저하게 감소하지 않는다. 그러나, 온도가 하강하면, 적층결함값의 극소값이 대략 950℃에 존재하고, 적층결함밀도는 950℃에서 대략 102/㎠로 감소하였다.
즉, 실리콘의 에칭두께가 큰 계 B-1, 계 B-2인 경우와 다르고, 실리콘의 에칭두께가 2nm이하로 작은 계 A인 경우에 다공질구조의 변화를 수반하지 않고 적층결함밀도를 저감할 수 있는 것을 알았다.
이상과 같이, 에피택셜성장장치에서 다공질 실리콘층을 형성한 기판을 설치한 다음, 실리콘원료가스를 반응용기내에 도입하여 비다공질 단결정층의 형성을 개시할 때까지의 시간동안 다공질 실리콘층의 표면으로부터 에칭에 의해 제거된 실리콘량 즉, 다공질실리콘층의 두께감소량이 비다공질 단결정실리콘층에 적층결함의 도입에 중요한 역할을 다하고 있는 것을 기술적으로 지견하기에 이르렀다.
(실험 3: 헤이즈레벨과 적층결함밀도사이의 관계)
적층결함밀도가 950℃근처에서 극소치를 취하는 이유를 명백하게 하기 위하여 다공질실리콘층을 형성한 기판을 반응용기에서 프리베이킹처리만 행한다. 다음에, 반응용기에서 인출하여, 시판의 입자검사장치(이물검사장치)를 사용해서 다공질실리콘이 형성된 표면의 헤이즈레벨을 측정한다.
이물검사장치는, 여러 장비제조업체에서 판매하기 때문에 그 중 하나를 선택하여 헤이즈레벨을 측정하기 위해 실리콘웨이퍼의 경면가공면위에 입자의 위치, 크기 등을 검사하는 이물검사장치로 사용한다. 이 장치에서, 실리콘웨이퍼는 레이저광으로 조사되고, 일반적인 반사광이 아니라, 산란광을 모니터함으로써 입자(이물)을 검출한다. 레이저광이나 실리콘웨이퍼를 이동하여 웨이퍼내의 레이저입자위치를 이동하고 또한 각 위치의 산란광강도를 좌표위치에 대응시키면서 모니터한다. 이물이 존재하는 위치로 레이저광을 이동시키면, 레이저광은 이물에 의해 산란되어 산란광강도를 증가시킨다.
도 16은 텐코(Tencor)사에 의해 제조된 서프스캔 6420(Surfscan 6420)으로 관찰한 개략도이다. 산란광의 강도는, 라텍스입자 등의 표준입자를 사용해서 미리 보정되어 있고, 이물의 크기를 변환한다. 이 방식은 현재 시판되고 있는 다수의 이물검사장치에 이용되고 있다. 도 16에 있어서, (50)은 입사광이고, (51)은 반사광이고, (52)는 산란광이고, (53)은 실리콘웨이퍼이고, (54)는 관찰영역이다.
실리콘웨이퍼의 표면은 화학연마에 의한 경면이다. 그러나, 원자력현미경이나 광간섭현미경에 의한 관찰 등의 미세관찰에 의해, 표면은 완전히 평탄하지 않고, 미세거칠기와 장주기의 굴곡 등 여러 가지 주기와 진폭을 지닌 요철성분을 가지는 것이 확인되었다. 표면의 거칠기는 이물검사장치내의 레이저광으로 조사하면, 매우 작은 산란광의 성분이 표면요철 위에서 발생한다. 이물을 부분적으로 관찰하여도, 이와 같은 산란광은 넓은 영역에서 관찰된다. 레이저광의 조사위치를 이동하면, 표면요철 위에 발생한 산란광은 이물의 위치에서 신호강도가 급격하게 변화하지 않고 일정한 강도를 지속적으로 부여한다.
즉, 그러한 일정한 강도는 직류성분이나 배경성분이라고 할 수 있다. 이물에 의한 급격한 신호변화를 제거하고 연속적인 산란광의 성분을 관찰함으로써, 표면거칠기가 간접적으로 모니터되고, 이것을 "헤이즈"라고 한다.
헤이즈의 값은, 다공질층의 표면에 레이저광을 입사하고 그 산란광을 측정하여 얻은 값으로, 다공질층표면의 상태를 간접적으로 파악할 수 있다. 한편, 표면기공밀도는 다공질층의 표면에 존재하는 구멍을 직접적으로 파악할 수 있다.헤이즈의 값은 일반적으로 반사광의 강도나 입사광의 강도에 대한 산란광의 강도의 비(ppm)로서 표시된다. 각 장치에서 입사광과 산란광의 검출위치가 다르기 때문에 양쪽광의 강도의 절대값을 비교하는 것이 곤란하다.
일반적으로, 산란광의 강도는 거의 수십ppm이므로, 반사광에 대한 비는 입사광에 대한 비와 거의 동일하다.
시판되고 있는 이물검사장치는, 레이저광의 파장과 입사각도, 산란광의 모니터위치 등이 개선되었다.
입사광으로 사용하는 레이저광은 표면에서 완전히 반사되지 않고, 실리콘으로 침투하는 것으로 알려져 있다. 그 침투깊이는 레이저광의 파장에 의존한다.
다공질 실리콘은, 실리콘웨이퍼의 표면에서 에칭에 의해 형성된 다수의 미세구멍의 구조를 가진다. 침투한 레이저광은 구멍의 측벽에 의해 산란된다.
따라서, 다공질 실리콘의 표면을 레이저광으로 조사하고 산란광을 관찰함으로써 다공질층의 표면과 표면근처의 다공질구조를 반영한 정보를 얻을 수 있다.
본 발명자들은 다공질 실리콘위에 비다공질 단결정실리콘층을 형성할 때에 비다공질 단결정실리콘층을 형성하기 직전의 헤이즈값 즉, 프리베이킹단계 직후의 헤이즈값이 비다공질 단결정 실리콘층에 도입되는 적층결함밀도와 상관되어 있다는 기술을 얻었다.
또한, 본 발명자들은 다공질실리콘을 에피택셜성장장치에 설치하고, 그 온도를 상승시키고, 실리콘원료가스를 도입하고, 열처리를 행하고, 이들은 비다공질 단결정 실리콘층을 형성하기 직전의 단계이고, 이 장치에서 인출한 다공질 실리콘의 헤이즈값을 소정의 범위내로 제어함으로써, 비다공질 단결정실리콘층의 적층결함밀도를 억제할 수 있다는 다른 기술을 얻었다.
다공질 실리콘을 HF, C2H5OH 및 H2O의 혼합용액 중에서 양극처리에 의해 형성한 다음에, 산소분위기에서 1시간동안 400℃로 열처리하였다(이 처리를 "예비산화"라고 칭함). 다음에, 약 25초 동안 1.25%HF 수용액에 침지하고, 수세하고, 건조한 후, 에피택셜성장장치에 설치하였다.
다공질 실리콘은 이 장치에서 600 Torr에서 950℃로 열처리만 행하였고, 장치로부터 인출하였다. 그 헤이즈값을 이물겁사장치로 측정하고, 그 결과를 도 5에 표시하였다.
예비산화후의 헤이즈값은 약 6이었고, HF용액처리 후에 약 9로 증가하였다.
에피택셜성장장치에 설치된 다공질실리콘의 상기 언급한 열처리시에 헤이즈값이 상승하기 시작하여 2, 30, 60, 120초 후의 헤이즈값은 각각 11.9, 12.7, 16.3, 25.7이었다. 시판의 실리콘웨이퍼의 표면의 헤이즈값은 0.18이었다.
도 6은 비다공질 단결정층의 성장전에 행한 열처리의 시간과 온도를 변화시켜서 얻은 헤이즈값과 적층결함밀도사이의 상관관계를 표시한다.
도 6에서 헤이즈값의 증가가 열처리전의 헤이즈값보다 4배정도 클 때에, 바람직하게는 2배정도 클 때에, 적층결함밀도가 낮은 레벨로 유지되는 것을 알 수 있었다.
도 7A, 도 7B 및 도 7C는 에피택셜성장장치에 설치하기 전에, 950℃로 2초 후에 및 1110℃로 2초 후에 각각 다공질 실리콘층의 표면을 고해상도 주사전자현미경(SEM)으로 관찰한 사진이다. 도 8A, 도 8B 및 도 8C는 도 7A, 도 7B 및 도 7C의 화상을 예시하는 개략도이다.
도 7A는 에피택셜성장장치에 설치하기 직전에 다공질 실리콘표면의 SEM사진이다. 직경 약 10nm의 미세구멍은 1011/㎠의 밀도로 형성되어 있다. 도 7B는 2초동안 600 Torr에서 950℃로 열처리만 행한 후의 다공질 실리콘표면의 SEM사진이다. 이 경우에 미세구멍의 밀도는 감소하지만 아직도 1010/㎠정도이다.
한편, 1100℃에서 2초 동안 처리된 다공질 표면을 관찰하면, 미세구멍의 밀도는 약 106/㎠로 현저하게 감소하였다. 도 7C에 도시한 바와 같이 잔류구멍의 크기는 크게 되었고, 최대 직경 40nm의 구멍이었다. 구멍크기는 잔류산소와 수분에 의한 산화와, 에칭과, 표면확산에 의한 확장과, 인접한 구멍의 합체 등에 의해 증대하였다. 이들 도면으로부터 명백한 바와 같이, 열처리온도가 상승하므로 구멍밀도 전체가 다공질 표면에서 감소하여 평탄한 표면을 형성하였다. 그러나, 잔류구멍의 크기가 증대하고, 이것은 실리콘입자의 극심한 이동이 표면이나 그 근처에서 발생하는 것을 나타낸다. 단면관찰에 의하면, 표면 바로 아래의 다공질 구조의 변화는 구멍의 증대와 함께 진행하는 것이 확인되었다. 즉, 도 7A→도 7B→도 7C의 순서로 헤이즈값이 증대하는 것은, 헤이즈값이 다공질층에서 및 다공질층표면의 구조변화로부터 영향을 받는 것을 의미한다. 도 7B 및 도 7C의 경우의 적층결함밀도는 각각 1×102/㎠ 및 2×104/㎠이다.
실리콘의 에칭두께가 2nm이하의 범위, 바람직하게는 1nm이하의 범위로 제어할 수 있는 에피택셜성장장치내에 실리콘수소가스를 도입하기까지의 열처리에 의한 다공질층의 헤이즈값의 변화는, 열처리전의 헤이즈값보다 4배 이내로 제어될 수 있고, 더욱 바람직하게는 2배 이내로 제어될 수 있다. 이와 같이 제어함으로써 적층결함밀도를 종래의 103~104/㎠로부터 약 1×102/㎠까지 감소할 수 있는 것을 알 수 있었다. 다만, 상기한 바와 같이, 실리콘의 에칭두께가 큰 계에서는 산화량이 많기 때문에 저온에서 적층결함밀도를 감소시키기 어렵다. 이것은 단결정실리콘의 에칭두께가 큰 성장계에서는 온도의 상승시의 산화량이 크기 때문이다.
또한, 일본국 특계평 9-100197호 공보에 개시된 바와 같이 초기의 성장단계에서 미량의 실리콘원자나 실리콘원료가스를 공급하면, 본 발명에 의한 적층결정결함을 더욱 효과적으로 저감시킬 수 있다.
본 발명의 예로서, 600 Torr의 수소분위기(43ℓ/min)에서 750℃로 유지된 카본 CVD-SiC로 피복된 서셉터 위에 로드록챔버를 개재하여, 다공질층을 미리 형성한 기판을, 설치하였다. 열처리온도는 약 100℃/min의 속도로 950℃까지 상승되어 2초동안 유지되었다. 다음에, 극미량의 SiH4를 소정의 시간동안 약 28ppm의 농도로 첨가하였다. 다음에, 실리콘원료가스의 유량을 증가하여 소정의 두께의 비다공질 단결정실리콘막을 형성하였다. 도 9는 SiH4의 첨가처리시간에 대한 적층결함밀도의 의존성을 표시하였다. 적층결함 등의 결정결함도는 미량의 SiH4첨가처리에 의해 감소되는 것을 명백하게 할 수 있다.
미량의 실리콘을 공급하여 초기의 성장을 행한 후에 기판을 에피택셜성장장치에서 인출하고, 헤이즈값을 측정하였다. 측정결과는 도 10에 표시되어 있다. 도 10으로부터 명백한 바와 같이, 미량의 실리콘의 공급처리에 의해 헤이즈값이 일단 상승한 후, 재차 감소를 시작한다. 도 10에 도시한 바와 같이, 적어도 헤이즈값이 감소하는 경향을 나타낼 때까지 미량의 실리콘을 공급하는 단계를 행하는 것이 효과적이다.
다공질 실리콘을 HF, C2H5OH, H2O의 혼합용액 중에서 양극처리에 의해 형성한 다음에, 1시간동안 산소분위기에서 400℃로 열처리를 행하였다. 다음에, 약 25초 안 1.25% HF수용액에 침지하고, 수세하고, 건조한 후, 에피택셜성장장치에 설치하였다.
또한, 막을 형성하는 미량의 원자나 원료가스의 공급은 산화물의 제거를 가속화하고 산화물에 의한 결정결함의 발생을 억제하는 효과도 있다.
즉, 본 발명에 의하면, 다음 사항을 발견하였다. 본 발명에서는, 단결정실리콘의 에칭두께가 매우 얇은 에피택셜성장전의 열처리는 열처리전보다 4배로 바람직하게는 2배로 다공질 실리콘층의 헤이즈값을 제어하는 조건하에서 실시함으로써, 다공질층위에 형성된 비다공질 단결정실리콘층의 적층결함밀도를 1000/㎠이하로 바람직하게는 100/㎠이하로 감소시킬 수 있다. 또한, 비다공질 단결정실리콘의 초기성장단계에서 성장표면에 미량의 실리콘원료를 공급함으로써, 결정결함을 감소시키는 본 발명의 효과는 더욱 개선될 수 있다. 더욱이, 본 발명은 시판의 이물검사장치의 레이저광으로 기판의 표면을 조사하고 산란광강도측정장치로 산란광의 직류레벨을 검출하여 얻은 헤이즈값을 관리하는 방법을 제공함으로써 처리조건을 비파괴적인 방식으로 간단하게 제어할 수 있어서 결정결함밀도를 1000/㎠이하로 억제할 수 있고 더욱 바람직하게는 100/㎠이하로 억제할 수 있다.
도 4에 도시한 바와 같이, 본 발명은 다공질층 위에 에피택셜성장하는 종래의 단계와 비교해서 표면의 구멍을 밀봉하기 전에 특별하게 열처리온도를 낮출 수 있으므로, 다공질층에서 구멍의 응집, 확장, 분리를 억제할 수 있고, ELTRAN(상표명)법의 연속단계에서 다공질층의 선택에칭의 선택성을 저하시키지 않는다. 즉, 본 발명에 의하면, 다공질층의 제거 시에 잔류물을 발생시키지 않고 비다공질 단결정실리콘층의 결정성을 향상시킬 수 있다. 더욱이, 본 발명에 의하면, FIPOS법에 있어서 다공질층의 선택산화의 산화속도를 저하시키지 않는다.
본 발명자는 프리베이킹하는 동안 압력과 적층결함밀도사이의 상관관계를 조사하기 위해 아래의 실험을 행하였다.
0.013~0.017Ωcm의 저항률을 가진 붕소도핑한 (100)Si웨이퍼를 샘플로서 준비하였다. 양성처리조건하에서 즉, 8mA/㎠의 전류를 11분 동안 공급하면서 49% HF와 에탄올을 1:1의 혼합비로 혼합한 용액에서 다공질층을 형성하였고, 이와 같이 형성된 다공질층은 약 20%의 다공도를 가졌다.
다공질층을 25초 동안 1.25% HF용액에 침지하고, 수세하고, 건조하였다. 다음에, 1시간동안 수소분위기에서 400℃로 열처리를 행하고, 약 5nm의 에칭두께가 산화실리콘의 경우에 얻어지는 시간동안만 1.25% HF수용액에 침지하고, 수세하고, 건조하였다.
다음에, 에피택셜성장장치로서 로드록챔버를 구비한 반응용기 내에서 다공질층 위에 에피택셜성장을 행하였다. 우선, 시료를 800 Torr 또는 600 Torr의 수소분위기에서 120초 동안 열처리를 행하였다. 다음에 수소캐리어가스에 SiH4를 첨가하여, SiH4가스의 농도는 28ppm이고, 시료를 120초 동안 이 혼합가스로 처리하였다. SiH4가스처리를 완료한 후에 온도와 압력은 각각 900℃, 80 Torr로 하강되어 2㎛의 두께를 가진 에피택셜층을 형성하였다. 각 열처리온도에서 적층결함밀도를 측정하였다. 측정결과는 도 11에 표시되어 있다. 도 11로부터 압력은 다공질 실콘표면 위에 실리콘원자의 표면확산 및 구멍구조의 변경에 심각한 영향을 주고, 압력이 하강함에 따라 적층결함밀도는 저온에서 감소되는 것을 발견하였다.
도 12는, 도 11의 경우와 마찬가지로, 600 Torr의 수소분위기에서 950℃로 성장하기 전에 시료를 열처리하는 열처리시간에 대한 시료의 적층결함밀도의 의존성을 표시한다. 도 12로부터 열처리시간을 120초 초과하는 경우의 적층결함밀도는 열처리시간이 60초 이하인 경우보다 2배로 커지는 것을 발견하였다.
(실시예 1)
도 13A는 다공질층의 프리베이킹처리를 적절하게 행하는 조건을 결정하기 위한 계의 일예를 표시한다. 이것은 상기 실험 3에서 명백한 바와 같이 프리베이킹 전후에 헤이즈값의 변화와 적층결함밀도사이의 상관관계에 의거한다.
다공질층을 형성한 후에, 프리베이킹처리 직전의 다공질층의 헤이즈값을 측정하였다(이와 같이 측정된 헤이즈값을 d0로 표시되어 있음). 다음에 프리베이킹처리를 행하고 헤이즈값을 측정하였다(이와 같이 측정된 헤이즈값을 d1으로 표시되어 있음). 다음에 헤이즈값의 변화율r을 평가하였다. 구체적으로는, r(d0/d1)을 얻고, 이와 같이 얻은 r이 1≤r≤3.5의 범위 내에 있으면, 에피택셜성장단계와 다음의 단계는 프리베이킹의 처리조건을 변경하지 않고서 행해진다. 그러나, 상기와 같이 얻은 r이 r>3.5의 범위 내에 있으면, 프리베이킹의 처리조건은 변경되고, 1≤r≤3.5의 관계를 만족하는 조건이 결정된다. 구체적으로는, 온도와 시간을 변경시키거나 프리베이킹처리를 행하여 장치내의 수분과 산소를 감소시킨다.
공급된 모든 실리콘웨이퍼에 대한 상기 평가를 행할 필요는 없고, 수 개 내지 수백 개 시트당 한 개 또는 수 개의 시트를 평가하는 것으로 충분하다. 특히, 새로운 장치에 대해서는, 이 장치의 처리조건, 변형 및 수리를 결정하는 시험 후에 상기 평가를 행하고, 반응용기 등의 세정을 행하는 것이 효과적이다. 얻은 반도체기판의 품질이 비정상이면, 본 발명의 평가방법은 그에 대한 원인을 신속하게 조사할 수 있다.
프리베이킹의 처리조건이 프리베이킹처리 후의 헤이즈값 d1에 의해 평가될 수 있으면, d0값의 측정은 생략할 수 있다.
도 13B는 소정의 조건에 의거하여 프리베이킹처리를 행함으로써 소망의 반도체기판을 제조하는 계를 예시하는 흐름도를 도시한다. 물론, 에피택셜성장단계전에 헤이즈값을 측정하고, 프리베이킹처리를 적절하게 행하였는 지의 여부를 확인하는 것이 바람직하다.
(실시예 2)
도 14A 내지 도 14E는 본 발명에 의한 반도체기판을 제조하는 방법을 도시한다.
도 14A에 도시된 바와 같이, 적어도 그 자유면 쪽에 다공질 실리콘층(90)을 가진 기판(1)을 제조한다.
다음에, 필요에 따라, 도 14B에 도시한 바와 같이, 보호박막(4)을 다공질 단결정 실리콘층의 구멍벽(3)에 형성한다(예비산화단계).
이 예비산화단계는 다공질 실리콘층의 표면에 형성된 실리콘산화막 등의 보호막(5)을 생성하기 때문에, 이 기판은 저농도의 HF수용액에 침지되어 다공질 실리콘의 표면의 보호막을 제거한다(이후, "HF침지단계"로 칭함). 도 14c는 보호막이 제거된 상태를 개략적으로 도시하는 횡단면도이다.
다음에, 다공질 단결정실리콘이 형성된 기판은, 에피택셜성장장치 내에 위치하고, 도 14D에 도시된 바와 같이 열처리되고(예비베이킹), 다음에 비다공질 단결정층(6)은 도 14E에 도시된 바와 같이 형성한다.
예비베이킹처리를 행하는 동안의 조건은, 다공질 실리콘층의 에칭두께가 te이고, 즉 다공질 실리콘층의 두께(t)의 감소가 2 nm이하이고, 바람직하게는 1 nm이하인 조건 1 및 다공질 실리콘층의 헤이즈값의 변화율(r)이 r≤3.5, 바람직하게는 r≤2인 조건 2를 모두 만족하도록 되어있다.
에칭두께 te는 te= t0- t1으로 표시될 수 있고, 여기서 t0은 열처리개시 전에 다공질 실리콘층의 층두께이고, t1은 열처리완료 후에 다공질 실리콘층의 층두께이다. 헤이즈값의 변화율(r)은 다음과 같이 표시할 수 있다.
r = d1/d0여기서, d0은 열처리전의 헤이즈 값이고, d1은 열처리후의 헤이즈 값이다.
또한, 이 열처리에 채용하는 분위기는 실리콘계 가스를 함유하지 않는 것이 바람직하고, 수소가스를 구비한 분위기를 감소하는 것이 더욱 바람직하다. 이 분위기는 불활성가스분위기나 초고진공이다.
이하, 이 열처리에 대해 설명한다.
(1) 장치에의 투입
다공질 실리콘을 표면에 형성한 기판을, 잔량 산소분과 수분량이 억제된 반응챔버(도시되지 않음)에 투입한다. 본 발명에서 사용되는 열처리는 온도상승단계와 자연산화막제거단계의 2개의 단계로 기능적으로 분리될 수 있다. 여기서 언급된 자연산화막이란, HF침지단계 다음의 단계동안 다공질 실리콘층의 표면에 우발적으로 형성된 실리콘산화막이나 HF침지단계에서 제거되지 않은 산화막을 의미하는 것에 유의하여야 한다.
온도상승단계와 자연산화막의 제거단계에서 반응챔버내에 잔류하는 산소분과 수분량을 제어함으로써 에칭 두께는 억제된다. 가스공급계에 함유하는 산소분과 수분을 억제하고 또한 로드록챔버를 개재하여 반응챔버의 안팎으로 기판을 반송하여 반응챔버의 내부가 대기와 직접 접촉하는 것을 방지함으로써, 반응챔버 내에 잔류하는 산소분과 수분량을 효과적으로 억제할 수 있다.
또한, 필요에 따라서, 캐리어가스인 수소의 정화장치를 장치근처에 설치하는 것이 효과적이다. 또한, 배관계와 챔버의 기밀성을 높게 하는 것도 바람직하지만, 이들을 제어함으로써 상기 설명한 바와 같이, 온도상승단계와 자연산화막의 제거단계의 2개의 단계동안 다공질 실리콘층의 에칭두께를 2 nm이하로 제거할 수 있고 바람직하게는 1 nm이하로 제거할 수 있다. 그러나, 에칭두께를 억제하는 방법은 상기 설명에 한정되는 것은 아니다.
(2) 온도상승단계
다공질실리콘층을 표면에 형성한 기판을 반응챔버내에 설치한 후에 가열한다. 반응챔버가 석영 등의 광투과성 재료로 구성되어 있으면, 반응실의 외부에서 적외선램프로 조사함으로써 기판을 가열한다. 적외선램프로 가열하는 것 이외에 고주파를 사용한 유도가열, 저항가열 등을 사용할 수 있다. 또한, 반응챔버는 석영이외에 스테인레스강 등으로 형성될 수 있다. 온도상승속도가 증가할수록 잔류하는 산소와 수분에 의한 산화/에칭은 한층 효과적으로 억제될 수 있다. 온도상승속도는 바람직하게 1℃/sec이상이고, 더욱 바람직하게는 5℃/sec이상이다.
기판이 로드록챔버를 개재하지 않고 반응챔버로 반입되면, 반입 후 반응챔버는 정화되고, 챔버 내에 혼입된 산소와 수분을 제거한 후에, 기판을 가열하여 온도를 상승시킨다. 아무튼, 이 처리는 초고진공이나 비산화분위기에서 행하는 것이 바람직하다.
(3) 자연산화막의 제거단계
온도상승단계 다음에, 자연산화막의 제거단계를 행한다. 즉, 수소분위기, 수소함유환원성분위기 또는 초고진공에서 열처리함으로써 자연산화막을 제거한다. 이 경우에, 다공질 실리콘층의 헤이즈 값의 변화율 r은 3.5이하이고, 바람직하게는 2이하이다. 또한, r의 값은 1이상이다.
상기 조건을 충족하기 위해, 열처리 시에 가능한 온도는 850℃~1000℃이고 바람직하게는 870℃~970℃이다.
압력은 한정되는 것은 아니지만, 대기압 이하이고, 바람직하게는 700 Torr이하이고, 더욱 바람직하게는 100 Torr이하이다.
온도상승단계를 제외한 열처리시간은 100초 이하이고, 바람직하게는 60초 이하이고, 더욱 바람직하게는 10초 이하이고, 그 시간이 경과한 직후에 온도를 하강시키는 것이 바람직하다. 또는, 프리베이킹 시간은 자연산화막이 제거되는 한 가능하면 짧게 하는 것이 바람직하다.
자연산화막이 SiO2+ Si → 2SiO↑의 반응에 의해 기상중에 제거되기 때문에, 자연산화막의 두께가 너무 두꺼우면, 다공질 실리콘층의 표면과 표면근방의 실리콘이 에칭된다.
HF침지단계 후에 수세하여 건조하고, 에피택셜성장장치에 설치될 때까지 대기 중에서 에피택셜성장장치에 설치하는 동안이나 온도상승단계동안 자연산화막이 형성된다. 특히, 온도상승단계에서 수분과 산소분이 잔류하면, 온도의 상승과 함께 실리콘을 산화하여 산화실리콘막을 형성한다. 그 결과, 이와 같이 형성된 산화실리콘은 인접한 실리콘과 반응하여 에칭된다.
또한, 온도상승 시에 형성된 산화실리콘막이 두꺼울수록, 이 산화실리콘막을 완전히 제거하기 위해 필요한 열처리시간이 더욱 길어진다. 열처리시간이 연장되면, 이하 설명하는 바와 같이, 다공질 실리콘층의 구조변화가 진행되므로, 바람직하지 않다.
본 발명에 의하면, 에칭두께는 기껏해야 2 nm이하이고, 바람직하게는 1 nm이하이다. 한층 더 얇은 실리콘의 두께는 장치 내에서 실리콘산화의 정도가 낮은 것을 의미한다.
이 열처리를 계속하면, 다공질실리콘의 표면에서는, 미소한 거칠기를 평활화하여 표면에너지를 하강하도록 마이그레이션이 발생하고, 표면의 구멍의 대부분이 소실된다.로드록챔버를 구비한 CVD 에피택셜성장장치에서 카본을 CVD-SiC로 피복함으로써 형성된 서셉터를 반응용기 내에서 미리 750℃로 가열하고, 로드록챔버를 개재하여, 다공질층이 형성된 실리콘웨이퍼를 이 서셉터 위에 설치하였다. 다음에, 반응용기의 내부를 43ℓ/min의 유속으로 수소를 흐르게 하는 수소분위기에서 600 Torr로 설정하였다. 내부의 온도는 100℃/min의 속도로 1100℃까지 상승하여 2초 동안 1100℃로 유지되었고. 100℃/min의 속도로 750℃까지 하강하여, 로드록챔버를 개재하여 웨이퍼를 장치에서 인출하였다. 열처리 전에, 약 10 nm의 평균직경과 1011/㎠의 구멍밀도이었던 것이, 열처리 후의 다공질 층의 표면구멍은 106/㎠의 구멍밀도로 감소됨과 동시에 20~40 nm의 구멍크기로 확대되었다. 상기 조건하에서 열처리한 후, 수소가스에 첨가된 실리콘수소가스를 사용하여 단결정 실리콘층을 에피택셜성장함으로써 적층결함밀도는 104/㎠로 되었다. 온도를 1100℃를 950℃로 대체하고 유지시간을 마찬가지로 2초로 한 열처리의 경우에, 열처리후의 구멍밀도는 겨우 1 자리수 감소되고, 구멍크기는 거의 증가하지 않았다. 이 열처리 후에, 수소가스에 첨가된 실리콘원료가스를 사용하여 단결정 실리콘층을 에피택셜성장하고, 적층결함밀도는 1100℃의 경우와 마찬가지로 1/100배인 102/㎠로 현저하게 감소되었다.
다공질 실리콘과 비다공질 실리콘기판사이에 응력을 작용시킴으로써, 다공질 실리콘의 표면의 결정격자는 변형된다. 그러나, 구멍밀도가 증가하는 경우에 잔류하는 구멍둘레에 변형이 집중되므로, 결정결함은 잔류하는 구멍부분으로 되기 쉬운 것으로 고려된다.
본 발명에 의하면, 잔류하는 구멍이 자연산화막의 제거를 위한 열처리에 의해 감소되기 전에, 다공질 실리콘의 표면에 실리콘원료가스의 공급을 개시함으로써 구멍밀도의 감소에 의한 잔류구멍부분에 변형이 집중하는 것을 방지하고, 결정결함이 초래되는 것을 억제한다. 본 발명은 실리콘의 에칭두께가 상당히 작으며, 온도상승단계 및 자연산화막의 제거단계에 의해 실행될 수 있다.
본 발명은 기판의 표면이 레이저광으로 조사되고 산란광의 강도가 측정되는 시판의 이물검사장치를 사용하여 산라광의 직류레벨로부터 얻은 헤이즈 값을 관리하는 방법을 제공한다. 본 발명에 의하면, 비파괴 방식으로 처리조건을 간단하고 용이하게 제어할 수 있고, 결정결함밀도를 1000/㎠이하, 더욱 바람직하게는 100/㎠이하의 범위로 관리할 수 있다.
실리콘의 에칭두께가 상기 범위 내에서 관리되면 HF가스를 사용하는 등 다른 방법을 사용하여 자연산화막을 제거할 수 있다.
본 발명의 온도상승단계와 자연산화막의 제거단계는, 실리콘에칭의 제어 및 열처리에 의해 다공질 표면의 피복막을 형성하는 단계를 필요로 한다. 이들 단계는 기타 사항에서 특히 제한되는 것은 아니지만, 이들 단계가 초진공이나 수소분위기에서 실시되는 것이 바람직하다.
(4) 헤이즈값의 측정
레이저광 등의 평행광을 기판의 표면에 조사할 때에 발생된 산란광의 강도를 측정함으로써 헤이즈의 값을 얻는다. 레이저광을 사용하는 시판의 이물검사장치를 사용하면, 간단하고 용이하게 측정할 수 있다. 레이저의 파장으로서 Ar레이저의 488 nm 등의 단파장이 바람직하게 사용된다. 이 파장이 단파장일수록, 다공질층에 입사경로가 단축되므로, 에피택셜성장층의 결정성에 직접 영향을 주는 다공질층의 표면근처에서 구조변화를 확실하게 검출할 수 있다. 광의 입사각을 크게 하여 즉, 기판의 표면에 대한 광의 각도를 작게 하여, 다공질층에 입사경로가 단축시킴으로써, 표면근방의 구조변화에 대하여 민감한 측정이 가능하게 된다.
(5) 에피택셜성장
열처리단계(예비베이킹단계) 후에, 소스가스를 공급하고, 다공질부재의 구멍을 밀봉하고, 소망의 막두께로 비다공질 단결정층을 형성한다. 따라서, 적층결함밀도가 저감한 비다공질 단결정층을 다공질 실리콘 위에 형성할 수 있다.
비다공질 단결정층으로는, 호모에피택셜 성장된 실리콘, 헤테로에피택셜 성장된 SiGe, SiC, GaAs, AlGaAs 등이 있다.
(다공질 실리콘층)
본 발명에 사용된 다공질실리콘은, 1964년에 울러씨 등에 의해 발견한 이래 현재에 이르기까지 연구된 것과 동일하고, 양극처리법 등에 의해 제조되지만, 기판의 불순물, 면방위, 제조방법 등의 항목에 대해서는 다공질실리콘이면 제한되는 것은 아니다.
다공질실리콘층이 양극처리방법에 의해 형성될 때에, 양극처리액은 불산을 주성분으로서 함유한 수용액이다. 양극처리 중에는 전극이나 실리콘의 표면에 기체가 부착되고 다공질층을 불균일화하기 쉬우므로, 일반적으로 에탄올 등의 알코올을 첨가하여, 접촉각을 크게 함으로써, 부착한 기포의 이탈을 가속화하고, 양극처리를 균일하게 할 수 있다. 물론, 알코올을 첨가하지 않아도, 다공질 기판이 형성된다. 본 발명에 의한 다공질 실리콘이 FIPOS법에 사용되면, 약 56%의 다공도가 적합하고, 접착방법을 사용하는 경우에는, 약 50%이하의 다공도가 적합하고, 바람직하게는 30%이하의 다공도가 적합하지만, 이에 제한되는 것은 아니다.
다공질 실리콘층이 상기 언급한 에칭에 의해 형성되기 때문에, 해당 표면은, 다공질기판으로 깊이 침투한 구멍이외에도, 전계방사형 주사전자현미경(FESEM)에 의해 관찰가능할 정도로 얇은 요철로 표시된 얇은 구멍을 가진다. 다공질실리콘의 다공도는 낮은 쪽이 다공질기판의 적층결함밀도가 저감된다. 저다공도를 가진 다공질실리콘은, 예를 들면, 양극처리시에 HF농도를 높이거나 잔류밀도를 내리거나 또는 온도를 상승시킴으로써, 형성될 수 있다.
또한, 다공질 단결정실리콘층은 실리콘기판 전체 또는 실리콘기판의 주표면에만 다공질화 함으로써 형성될 수 있다.
(예비산화)
본 발명에서는, 필요에 따라서 다공질 실리콘층의 구멍벽에 보호막을 형성한다. 실리콘기판의 인접한 구멍사이의 벽두께는 수 nm 내지 수십 nm로 극히 얇기 때문에, 에피택셜성장이나 에피택셜성장층의 열산화시나 접착후의 열처리에 의해 다공질층의 인접한 구멍이 응집·조대화하고, 또한 분단하는 경우도 있다.
다공질층의 구멍의 응집과 조대화 현상은 선택에칭속도의 저하와 에칭선택비의 열화를 초래할 수 있다. FIPOS의 경우에 구멍벽의 두께의 증가와 구멍의 분단 때문에 다공질층산화의 진행이 방해되고 다공질층을 완전히 산화시키기 어렵다. 이를 방지하기 위하여 다공질층의 형성 후에 열산화 등의 방법을 행하여, 미리 구멍벽에 얇은 보호박막을 형성하므로, 구멍의 응집이나 조대화를 억제할 수 있다. 보호막을 형성하면, 특히 산화를 사용하는 경우에, 구멍벽의 내부에 단결정실리콘의 영역을 남기는 것이 필수적이다. 따라서, 수 nm의 막두께를 충분히 형성할 수 있다.
SOI기판이 접착방법에 의해 제작될 때, 접착후 열처리 등의 후공정의 저온화가 충분히 이루어지고, 다공질의 구조변화를 억제하면, 이 단계를 생략하여도 된다.
(HF침지)
상기 설명한 예비산화된 다공질 실리콘층은 HF침지처리를 행할 수 있다.
HF침지에 대해서는 사토씨 등은 HF침지의 처리시간을 연장하여 적층결함밀도가 약 103/㎠로 저감될 수 있다고 보고하였다(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, and T. Yonehara, Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., Semiconductor Silicon, (Pennington, The Electrochem. Soc. Inc., 1994), p.443).
또한, 상기 설명한 바와 같이 HF침지처리를 장시간 행하면, 접착 후에 사용된 어닐링온도에 따라서는 다공질층 구조의 조대화가 진행되어, 다공질 실리콘을 에칭한 후 에칭되지 않은 부분(에칭잔류물)이 남게되므로, HF침지시간을 적절한 범위 내에서 제어하는 것이 바람직하다.
HF침지 후에, 세정과 건조를 실시하여 다공질의 구멍에 잔류하는 HF의 농도를 저하시킬 수 있다.
(미량의 원료가스의 공급에 의한 구멍의 밀봉)
본 발명에 의하면, 다공질기판의 구멍을 밀봉하는 성장초기단계에서 SiH2Cl2, SiH4, SiHCl3, SiCl4등의 실리콘계 가스를 사용하고, 20nm/min이하, 바람직하게는 10nm/min이하, 더욱 바람직하게는 2nm/min이하의 성장속도로 되도록 원료가스의 유속을 성정하면 된다. 이에 의해, 결정결함이 더욱 저감된다. 실리콘이 고체원료로부터 공급되고, 기판온도가 800℃이하로 되는 MBE법 등의 경우에 성장속도는 0.1 nm/min이하인 것이 바람직하다. "예비주입단계"로 칭하는 미량의 원료가스의 공급단계에 의해 구멍의 밀봉이 완료된 후에, 성장속도는 특별히 제한되는 것은 아니다.
그것은 일반적인 벌크실리콘 위의 성장을 위한 동일한 조건하에서 실시될 수 있다. 또는, 상기 미량의 원료가스를 공급하는 단계와 동일한 성장속도로 성장을 계속하거나 가스종을 변경해도 하등 본 발명의 범위를 일탈하는 것은 아니다. 또한, 미량의 원료가스를 공급하는 단계 다음의 단계는 원료가스의 공급을 일단 중단하는 단계이고, 소망의 원료가스를 공급해서 성장을 계속하여도 된다. 사토씨 등의 보고서(N. Sato et al., Jpn. J. Appl. Phys. 35 (1996) 973)에는, 성장의 초기단계에서 미량의 SiH2Cl2의 공급속도를 감소시킴으로써, 종래의 방법에 비해서 적층결함밀도를 저감하는 것이 보고되었다. 그러나, 이와 같은 방법에서는 적층결함밀도는 에피택셜성장 전에 프리베이킹의 온도를 상승시킴으로써 저감되는 관점에서 볼 때 종래의 것과 마찬가지이고, 상기한 바와 같이, 다공질층 구조의 조대화에 의해 에칭잔류물의 발생을 초래하는 일이 있다. 본 발명은 종래의 온도보다 낮은 약 950℃정도로 성장전의 열처리를 행할 수 있으므로 다공질 구조의 조대화를 억제할 수 있다.
본 발명에 의하면, 실리콘의 에칭량이 적은 장치에서 다공질 실리콘층을 가진 기판에 의해 성장전의 열처리시간을 제어함으로써, 종래의 방법에서 사용된 고온에서의 열처리를 회피할 수 있다. 이에 의해, 결정결함밀도가 감소될 수 있으므로, 다공질구조의 조대화 및 구멍의 분단을 억제할 수 있다.
또한, 성장온도, 압력, 가스유량 등은 상기 성장초기단계와는 독립적으로 제어할 수 있기 때문에 처리온도를 저온으로 하여 다공질 실리콘구조의 조대화, 다공질 실리콘에서의 붕소, 인 등의 불순물을 오토 도핑, 고체상의 확산을 억제하거나, 또는 성장속도를 상승시키고, 실리콘원료가스의 유량을 증가함으로써, 성장속도를 가속화하여 단시간 내에 두꺼운 비다공질 단결정실리콘층을 형성한다.
또한, 성장된 비다공질 단결정층은 상기 설명한 바와 같이 실리콘에 한정되는 것은 아니고, SiGe, SiC 등의 Ⅳ족계열의 헤테로에피택시 재료나 GaAs로 대표되는 화합물 반도체이어도 된다. 또한, 미량의 산소가스를 사용하여 헤테로에피택셜성장을 행하는 것도 본 발명의 범위 내에 있다.
또한, 다공질층 표면의 구멍을 밀봉하는 단계(즉, 프리베이킹/예비주입단계)후 및 소망의 막을 성장하기 전에, 반도체막의 어떤 원료가스도 함유하지 않은 분위기(예를 들면, 수소함유환원분위기)에서 프리베이킹/예비주입의 온도보다 높은 온도에서 기판을 열처리하는 것도 또한 바람직하다. 이 열처리를 "인터베이킹(interbaking)"이라고 칭한다.
(실시예 3)
이하, 도 10을 참조하면서, 단결정실리콘층에 저적층결함밀도의 비다공질단결정실리콘층을 가진 반도체기판을 제조하는 일예에 대해 설명한다.
다공질 실리콘층(11)을 가진 기판(10)은, 단결정실리콘 베이스부재의 적어도 한 쪽의 표면에 전체적으로 또는 부분적으로 다공질을 형성하여 제조된다(도 15a 참조).
실시예 2에서 설명한 것과 거의 동일한 열처리(프리베이킹)를 행한다. 즉, 실리콘을 2 nm이하로 바람직하게는 1 nm이하로 에칭하고, 다공질실리콘층의 헤이즈 값의 변화율 r을 3.5이하, 바람직하게는 2이하로 되는 열처리를 행한다(도 15B 참조). 다음에, 다공질 단결정실리콘층 위에 비다공질 단결정층(12)을 형성한다(도 15C 참조).
이 경우에 상기 설명한 예비산화나 HF침지를 열처리전에 행하여도 된다. 또한, 열처리 후에, 미량의 원료가스를 공급하여 구멍의 밀봉단계를 행하는 것이 바람직하다(예비주입).
다음에, 비다공질 단결정실리콘과 제 2기판중 적어도 하나의 주면위에 절연층을 우선 형성한 후, 내부에 비다공질 단결정층을 위치시키기 위해 양쪽의 주면을 접착하고, 다층구조부재를 형성하는 방식으로 SOI기판을 제조하기 위해 상기 접착방법이 사용된다(도 15D 참조). 다음에, 필요에 따라서, 접착강도를 높이기 위한 열처리를 행한 후, 다공질 실리콘의 선택에칭 등에 의한 제거단계(도 15E 참조)를 실시하고, 다공질 실리콘 위에 에피택셜성장한 층을 제 2기판으로 이설하여, SOI기판을 얻는다.
이와 같이 얻은 접착강도가 다음의 스텝에서 견딜 정도로 강하면 이 처리는 다음의 단계로 진행한다. 연삭 등의 기계적인 방법이나 에칭 등의 화학적 방법에 의해, 다공질층이 형성된 기판의 이면측을 제거하여 다공질층을 노출시킨다. 또는, 다층구조를 가진 기판(10)중에 다공질로 되어 있지 않은 부분(15)은 다공질층에서 박리되어 다공질층을 노출시킨다. 에지표면에서 기판으로 쐐기 등을 삽입하거나 워터제트 등의 유체를 분사하여 기계적으로 박리하여도 되고, 또한 초음파나 열응력을 사용하여 박리하여도 된다. 다공질층에 기계적강도가 약한 고다공질하부층을 부분적으로 미리 형성하여 이 부분을 용이하게 박리할 수 있다. 예를 들면, 다공질층(11)은 비다공질 단결정층(12)아래에 형성되어 10~30%의 다공도를 가진 제 1다공질층과, 이 제 1다공질층 아래에 형성되어 30~70%의 다공도를 가진 제 2다공질층으로 이루어질 수 있다.
(다공질기판의 선택에칭)
비다공질 단결정층(12)위에 잔류하는 다공질층은 선택에칭에 의해 제거된다. 바람직하게는, 선택에칭액은 HF, H2O2, H2O의 혼합액이다. 반응시에 발생된 거품을 제거하기 위해, 에틸알코올, 이소프로필알코올, 계면활성제를 혼합액에 첨가할 수 있다.
본 발명은 다공질층의 구조변화·조대화와 구멍의 분단을 억제하여 선택에칭시에 선택성의 열화를 감소시킨다.
비다공질 단결정실리콘의 표면이나 이 표면에 형성된 막과 밀착할 수 있는 평활도를 가지는 한, 다공질 실리콘 위에 형성된 비다공질 단결정실리콘층을 접착하는 제 2기판에는 특별한 제한이 없는 것에 유의하여야 한다. 예를 들면, 실리콘웨이퍼, 열산화막이 형성된 실리콘웨이퍼, 석영웨이퍼, 사파이어웨이퍼 등의 투명기판을 사용할 수 있다. 절연기판에 접착되면 절연층(14)은 생략하여도 된다.
또한, 비다공질실리콘층을 제 2기판에 접착하거나, 또는 막을 우선 형성한 다음에 제 2기판에 접착하여도 된다. 형성된 막은 산화실리콘이나 질화실리콘의 막이거나, SiGe, SiC, Ⅲ-Ⅴ족 화합물, 또는 Ⅱ-Ⅳ족 화합물의 단결정막이거나 이들의 막을 적층한 막이다.
접착 전에 접착기판을 깨끗이 세척하는 것이 바람직하다. 세척단계는, 종래의 반도체프로세서에서 사용된 종래의 단계로 구성된다. 또한, 접착전에 질소플라즈마로 조사해서 접착강도를 향상시킬 수 있다.
접착후에는, 열처리를 행하여 접착강도를 향상시키는 것이 바람직하다.
(수소어닐링)
다공질실리콘을 제거한 후에, 비다공질 단결정층(12)은 표면에 존재하였던 다공질실리콘의 측벽과 구멍사이의 주기적으로 요철을 가진다. 이 표면은 비다공질 단결정실리콘과 다공질 실리콘사이의 계면에 상당하고, 이들 양자는 구멍을 가지는 지의 여부의 차이만 가지는 단결정 실리콘이다. 표면의 요철을 연마 등에 의해 제거할 수 있고, 수소분위기에서 열처리(수소어닐링)를 행하면, 비다공질 단결정실리콘막의 두께를 거의 감소시키지 않고 요철을 제거할 수 있다. 대기압, 고압, 감소된 압력, 약간 감소된 압력에서 수소어닐링을 행할 수 있다. 또한, 온도는 800℃에서 실리콘의 용융점까지이고, 바람직하게는 900~1350℃이다.
(붕소농도제어)
한편, 다공질 실리콘층위의 에피택셜층의 결정성장은, p-Si(-0.01Ω-㎝붕소도핑)를 양극처리한 경우보다 p+Si(-0.01Ω-㎝붕소도핑)를 다공화하는 경우에 더 양호하지만, 고농도의 붕소가 에피택셜성장하는 동안 에피택셜실리콘층으로 고상확산되거나 오토-도핑되는 경우가 있다. 에피택셜실리콘층으로 확산된 붕소는 다공질 실리콘이 제거된 후에 잔류하여, SOI에서 활성층의 불순물농도의 제어 시에 문제를 일으킨다. 이 문제를 해결하기 위해, 사토씨 등은 SOI구조를 완성한 기판을 수소로 어닐링하여 붕소의 확산속도가 낮은 SOI층표면의 산화막을 제거하고, SOI층 내의 붕소를 외부로 확산하여 낮은 붕소를 얻는 방법을 제안하였다(N. Sato and T. Yonehara, Appl. Phys. Lett. 65 (1994), p. 1924). 에피택셜 실리콘층에 붕소를 과다하게 확산시킴으로써, 매립산화막에서 붕소와 혼합하게 되고 수소어닐링을 장기간동안 행하게 되어, 처리비용이 증대하고, 매립산화막의 붕소농도의 제어성을 저하시킨다. 이 문제를 해결하기 위해 저온에서 에피택셜 실리콘층을 형성하여 붕소의 확산을 억제하는 것이 효과적이다. 본 발명에 의하면, 구멍의 밀봉과 독립적으로 조건을 설정할 수 있기 때문에, 에피택셜 실리콘층의 형성을 위한 적절한 조건을 설정할 수 있다.
(FIPOS법)
또한, 접착방법대신에, FIPOS법을 사용하여, 에피택셜성장층을 부분적으로 제거한 후, 산화처리에 의해 다공질실리콘을 선택적으로 산화시켜서, SOI구조를 형성하여도 된다. 본 발명은 다공질층의 구조변화·조대화 및 구멍의 분단을 억제하여, 선택산화에 있어서도 선택성의 열화가 감소된다.
(헤테로 에피택시)
다공질 실리콘층 위에는, 실리콘이외에, GaAs나 기타 화합물반도체 또는 SiC, SiGe 등의 Ⅵ족계로 이루어진 비다공질 단결청층이 헤테로 에피택셜성장될 수 있다. 헤테로 에피택시에 있어서도, 다공질 실리콘이 응력의 완충재료로서 작용하고, 격자의 부정합에 의한 응력을 완화하고, 또한 비다공질 단결정실리콘층의 결정결함밀도를 저감할 수 있으므로, 헤테로 에피택셜성장층의 결함밀도도 저감시킬 수 있다. 본 발명은, 다공질 층의 구조변화·조대화, 구멍의 분단을 억제할 수 있으므로, 응력의 완충효과의 열화를 감소시킨다.
(기타 응용)
다공질 실리콘에는 게더링작용이 있기 때문에, 상기한 바와 같은 SOI구조를 형성하는 대신에 본 발명에 의해 제작한 비다공질 단결정실리콘층에 MOS트랜지시터와 바이폴라 트랜지스터를 직접 형성함으로써 처리기간동안 금속오염 등에 대해 불순물오염내성이 높은 기판을 제조할 수 있다.
본 방법에서는, 종래 방법에 비해, 열처리온도, 특히 구멍의 밀봉 전에 열처리온도를 하강시킬 수 있기 때문에, 다공질층에서 구멍의 응집·확대, 분단 등을 억제하여 접착공정의 후공정에서 다공질층의 선택에칭의 선택성을 열화시키지 않는다. 즉, 다공질층의 제거 시에 에칭잔류물을 발생시키지 않고 비다공질 단결정실리콘층의 결정성을 향상시킬 수 있다. 또한, FIPOS법은 다공질층을 선택적으로 산화하는 속도를 저하시키지 않는다.
이하, 본 발명의 구체적인 예를 설명한다.
(예 1: 950℃, 600 Torr 프리베이킹(2초, 120초), 예비주입, Epi-2㎛)
1) p형 불순물로서 붕소를 첨가하고, 비저항 0.015Ωcm+/-0.005Ωcm를 가진 CZ 6인치(100)p+실리콘웨이퍼를 준비하였다.
2) 49% HF와 에틸알코올을 2:1의 비로 혼합한 용액에서 상기 설명한 실리콘웨이퍼를 양극으로 해서 배치하고, 6인치 직경의 백금판을 음극으로 해서 실리콘웨이퍼에 대향하도록 배치하였다. 실리콘웨이퍼의 이면 쪽은 동일한 용액을 개재하여, 다른 p+실리콘웨이퍼의 표면 쪽에 대향시키고, 가장 끝의 웨이퍼를 6인치 직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액을 웨이퍼에 의해 격리하여 도통하지 않게 배치하였다. 웨이퍼와 백금판사이에 12분동안 전류밀도 10 mA/㎠로 전류를 흐르게 하여 실리콘웨이퍼를 양극처리하고 표면에 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25%로 희석한 HF 수용액에 상기 웨이퍼를 30초 동안 침지하고, 10분간 순수에 침지하고, 오버플로우 린싱(overflow rinsing)을 행하여, 다공질층의 표면에 형성된 극박산화실리콘막을 제거하였다.
5) 다음에, 프리베이킹단계로서 120초 동안 1100℃의 열처리를 행하였다. 프리베이킹 직전의 헤이즈 값은 9.1ppm이고, 프리베이킹 후의 헤이즈 값은 34.5ppm이고, 따라서 헤이즈값의 변화율 r은 3.8(>3.5)이었다. 또한, 헤이즈 값의 변화율 r이 1≤r≤3.5의 관계를 만족하게 하는 조건하에서 열처리를 행하였다. 그 결과, 120초 동안 950℃의 열처리를 행했을 때, 변화율 r은 2.8(<3.5)인 것을 발견하였다. r=2.8인 조건하에서 프리베이킹을 행한 후 600 Torr의 반응용기에서 SiH4를 수소캐리어가스에 첨가하여 28 ppm의 농도를 형성하고 200초 동안 웨이퍼를 처리하고 SiH4의 첨가를 중단하였다. 다음에, 압력은 80 Torr로 감소하고, 온도는 900℃로 낮게 하고, SiH2Cl2를 첨가하여 0.5mol%의 농도를 형성하고, 2㎛두께의 비다공질 단결정실리콘막을 형성하였다. 이와 같이 처리된 웨이퍼를 에칭하여 비다공질 단결정실리콘층으로 도입된 결정결함을 노출시킨 다음에 노마르스키(Nomarski)미분간섭현미경으로 관찰하였다. 이와 같이 관찰된 결함은 99%이상의 적층결함백분율을 가졌다. 적층결함밀도는 160/㎠이었다. 한편, r=3.8인 경우에, 에피택셜층이 동일한 조건에서 형성될 때에, 적층결함밀도는 1.5×104/㎠이었다. 상기로부터 알 수 있는 바와 같이, 헤이즈 값이 소정의 범위에 있도록 프리베이킹을 행함으로써, 매우 낮은 적층결함밀도를 가진 단결정Si층을 형성할 수 있다.
(예 2: 950℃, 600Torr 프리베이킹(2초, 120초), 예비주입, Epi-2㎛)
1) p형 불순물로서 붕소를 첨가하고, 비저항 0.015Ωcm+/-0.005Ωcm를 가진 CZ 6인치(100)p+실리콘웨이퍼를 준비하였다.
2) 49% HF와 에틸알코올을 2:1의 비로 혼합한 용액에서 상기 설명한 실리콘웨이퍼를 양극으로 해서 배치하고, 6인치 직경의 백금판을 음극으로 해서 실리콘웨이퍼에 대향하도록 배치하였다. 실리콘웨이퍼의 이면 쪽은 동일한 용액을 개재하여, 다른 p+실리콘웨이퍼의 표면 쪽에 대향시키고, 가장 끝의 웨이퍼를 6인치 직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액을 웨이퍼에 의해 격리하여 도통하지 않게 배치하였다. 웨이퍼와 백금판 사이에 12분 동안 전류밀도 10mA/㎠로 전류를 흐르게 하여 실리콘웨이퍼를 양극처리하고 표면에 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고, 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25%로 희석한 HF수용액에 상기 웨이퍼를 30초 동안 침지하고, 10분간 순수에 침지하고, 오버플로우 린싱을 행하여 다공질층의 표면에 형성된 극박산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜 CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다.
드라이펌프에 의해 로드록챔버를 대기압으로부터 1 Torr이하로 감압한 후, N2를 흐르게 하여 80 Torr로 유지하였다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐 합금을 사용한 수소정제기에 의해 정제된 수소가스가 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급된다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 프로세스챔버의 압력을 600 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 950℃에서 2초 유지한 후, 온도를 750℃까지 하강하고, 웨이퍼를 다시 이재로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 또한, 한 장의 웨이퍼는 950℃에서 120초 동안 유지한 것을 제외하고는 마찬가지의 처리를 행하고 로드록챔버로 귀환시켰다.
7) 로드록챔버를 대기에 개방하고 웨이퍼를 인출하고, 이물검사장치에 의해 다공질층 표면의 헤이즈 값을 관찰한 바, 2초 동안 처리한 웨이퍼위의 다공질의 평균 헤이즈 값은 11.9ppm이고, 120초 동안 처리한 다공질의 헤이즈값은 25.7ppm이고, 에피택셜성장장치에 설치하기 전의 샘플의 헤이즈 값 9.1ppm에 각각 1.3배, 2.배이었다. 즉, 변화율 r = 1.3, 2.8이었다.
8) 또한, 미리 준비해 둔 SOI기판을 HF에 침지하고, 수세하여 건조시킨 후, SOI층의 막두께를 광간섭식 막두께 메터에 의해 측정하고, 상기 처리 "5)", "6)"을 행하고, 로드록챔버로부터 인출하였다. 다시 SOI층의 막두께를 측정한 바, SOI층의 막두께의 감소량은 모두 1nm 미만이었다.
9) 상기 처리 "4)"가 종료된 웨이퍼를 상기 처리 "5)"에서 설명한 바와 같은 방식으로 에피택셜성장장치의 프로세스챔버로 이재하였다.
10) 프로세스챔버의 압력을 600Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프에 의해 가열하여 매분 100℃의 속도로 상승시키고, 열처리(프리베이킹 처리)로서 950℃에서 2초 동안 유지한 후, 농도 28ppm이 되도록 수소의 캐리어가스에 SiH4를 첨가하고, 200초 동안 처리를 하고 SiH4의 첨가를 중단하였다. 다음에, 압력을 80Torr로 감소시키고, 온도를 900℃로 하강시키고, 이번에는 SiH2Cl2를 농도 0.5 mol%가 되도록 첨가하여, 비다공질 단결정실리콘막을 2㎛ 형성하고, 수소분위기에서 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재로봇에 의해 이재용 챔버를 경유하여 로드록실로 인출하였다. 다른 1장의 웨이퍼는 950℃ 수소분위기에서 프리베이킹의 처리시간을 120초로 한 것을 제외하고는, 상기와 마찬가지의 처리를 행하여 로드록챔버로 귀환시켰다. 여기서, SiH4를 첨가하여 농도가 28ppm이 되었을 때 성장률은 3.3 nm/min이었던 것에 유의하여야 한다.
11) 상기 처리 "10)"이 종료된 웨이퍼를 결함현재화(defect revealing)를 위해 에칭하여, 비다공질 단결정실리콘층에 도입된 결정결함이 99%이상이었다. 적층결함의 밀도는, 프리베이킹을 2초 동안 행한 경우, 84개/㎠이고, 프리베이킹을 60초 동안 행한 경우, 160개/㎠이고, 프리베이킹을 1100℃에서 120초 동안 행한 경우의 적층결함밀도 1.5×104/㎠에 비해 격감하였다. 특히, 950℃에서 2초 동안 프리베이킹한 경우에는 100개/㎠를 하회하는 적층결함밀도를 얻었다.
(예 3: 950℃, 600 Torr 프리베이킹(2초), 예비주입, Epi-0.32㎛)1) p형 불순물로서 붕소를 첨가하고, 비저항 0.015Ωcm+/-0.01Ωcm를 가진 CZ8인치(100)p+실리콘웨이퍼를 준비하였다.
2) 49% HF와 에틸알코올을 2:1의 비로 혼합한 용액에서 상기 설명한 실리콘웨이퍼를 양극으로 해서 배치하고, 6인치 직경의 백금판을 음극으로 해서 실리콘웨이퍼에 대향하도록 배치하였다. 실리콘웨이퍼의 이면 쪽은 동일한 용액을 개재하여, 다른 p+실리콘웨이퍼의 표면 쪽에 대향시켜고, 가장 끝의 웨이퍼를 6인치 직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액을 웨이퍼에 의해 격리하여 도통하지 않게 배치하였다. 웨이퍼와 백금판사이에 12분 동안 전류밀도 10mA/㎠로 전류를 흐르게 하여 실리콘웨이퍼를 양극처리하고 표면에 12㎛두께의 다공질 실리콘층을 복수 매 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25%로 희석한 HF수용액에 상기 웨이퍼를 30초동안 침지하고, 계속해서 10분간 순수에 침지하고, 오버플로우 린싱을 하여, 다공질층의 표면에 형성된 극박산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다. 드라이펌프에 의해 로드록챔버를 대기압으로부터 1 Torr이하로 감압한 후, N2를 흐르게 하여 80 Torr로 유지하였다. 이재용 챔버는 미리 N2를 흐르게 하여 80 Torr로 유지되어 있다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐합금을 사용한 수소정제기에 의해 정제된 수소가스가, 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급되어 있다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹 처리로서 950℃에서 2초 동안 유지하였다. 이 때의 조건은 실리콘의 에칭두께가 1 nm미만로 되고 헤이즈값의 변화율 r이 1.3으로 되도록 하였다.
다음에, 농도가 28ppm으로 되도록 수소의 캐리어가스에 SiH2Cl2를 첨가하여, 200초 동안 처리하고, SiH4의 첨가를 중단하였다. 그 후, 온도를 900℃로 하강고, 이번에는 SiH2Cl2를 농도 0.5mol%가 되도록 첨가하여 비다공질 단결정실리콘막을 0.32㎛ 형성하고, 수소분위기에서 온도를 750℃까지 하강하고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 이와 같이 형성된 비다공질 단결정 실리콘층의 막두께는 평균 0.32㎛이고, 최대치 - 최소치 = 8nm이었다.
7) 비다공질 단결정실리콘을 에피택셜성장한 웨이퍼를 수직형 노에 설치하고, 산소와 수소를 연소하여 형성된 수증기와 잔류산소와의 혼합기체 중에서 1000℃로 열처리하여 상기 비다공질 단결정실리콘의 표면을 산화하여, 208nm의 산화실리콘막을 형성하였다.
8) 상기 웨이퍼와 제 2실리콘웨이퍼를 실리콘반도체프로세스의 세정라인에서 청정하게 세정한 후, 이들 웨이퍼의 제 1주면을 서로 대면하게 하여 유연하게 중첩시키고, 중앙을 가압하여 이들을 일체화하였다.
9) 다음에, 이와 같이 일체화된 웨이퍼를 수직형 노에 설치하고 산소분위기에서 1100℃로 1시간 동안 열처리를 하였다.
10) 다공질실리콘을 형성한 웨이퍼의 이면 쪽을 그라인더에 의해 연삭하여, 다공질 실리콘을 웨이퍼의 전면에 걸쳐서 노출하였다.
11) 노출된 다공질 실리콘층은 HF와 과산화수소수의 혼합용액에 침지하였던 바, 대략 2시간 내에 다공질 실리콘이 전부 제거되고, 웨이퍼의 전면에서 비다공질 단결정실리콘층과 열산화 실리콘막에 의한 간섭색이 관찰되었다.
12) 상기 처리 "11)"이 종료된 웨이퍼를 실리콘반도체 디바이스 프로세스에서 일반적으로 사용하는 세정라인에서 세정한 후, 수직형 수소어닐링노에 설치하고, 수소 100%의 분위기에서 1100℃로 4시간동안 열처리를 행하였다. 수소가스는 장치와 대략 7m의 내면 연마된 스테인레스 배관에 의해 접속된 팔라듐 합금을 사용한 시판의 수소정제장치에 의해 정화되었다.
13) 따라서, 제 2실리콘웨이퍼 위에 200 nm의 산화실리콘층과 200 nm의 단결정실리콘층이 적층된 SOI구조의 웨이퍼가 제작되었다.
단결정실리콘의 막두께는 평균 201 nm이고, 최대치 - 최소치 = 8 nm이었다.
14) 상기 처리 "13)"에서 마무리된 웨이퍼를 결함현재화 에칭에 의해 단결정 실리콘층을 130nm제거한 후, 49% HF에 3분 동안 침지하였다. 그 결과, 결함현재화 에칭에 의해 에칭된 단결정 실리콘층에 잔류하는 결정결함의 부분으로부터 매입산화막이 HF에 의해 에칭되어, 노마르스키미분간섭현미경으로 용이하게 결함밀도를 측정할 수 있다. 관찰된 결함밀도는 64/㎠이었다. 수소어닐링처리에 의해 비다공질 단결정 실리콘층에 도입된 적층결함이 감소하고 있다. 결함밀도는 100/㎠를 하회하고, 또한 막두께가 균일한 박막 SOI층을 얻었다.
(예 4: 950℃, 600 Torr 프리베이킹(2초, 120초), 예비주입 없음, Epi-2㎛)
1) p형 불순물로서 붕소를 첨가하고, 비저항 0.015Ωcm +/- 0.005Ωcm를 가진 CZ 6인치 (100)p+실리콘웨이퍼를 준비하였다.
2) 49% HF와 에틸알코올을 2:1의 비로 혼합한 용액에서 상기 설명한 실리콘웨이퍼를 양극으로 해서 배치하고, 6인치 직경의 백금판을 음극으로 해서 실리콘웨이퍼에 대향하도록 배치하였다. 실리콘웨이퍼의 이면 쪽은 동일한 용액을 개재하여, 다른 p+실리콘웨이퍼의 표면 쪽에 대향시켜고, 가장 끝의 웨이퍼를 6인치 직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액을 웨이퍼에 의해 격리하여 도통하지 않게 배치하였다. 상기한 실리콘웨이퍼와 백금판사이에 12분동안 전류밀도 10 mA/㎠로 전류를 흐르게 하여 실리콘웨이퍼를 양극처리하고 표면에 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽에 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25%로 희석한 HF수용액에 상기 웨이퍼를 30초 동안 침지하고, 계속해서 10분간 순수에 침지하고, 오버플로우 린싱을 하여 다공질층의 표면에 형성된 극박 산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록 챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다. 드라이펌프에 의해 로드록챔버를 대기압으로부터 1Torr이하로 감압한 후, N2가스를 흐르게 하여 80 Torr로 유지하였다.
이재용 챔버는 미리 N2를 흐르게 하여 80 Torr로 유지되어 있다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐 합금을 사용한 수소정제기에 의해 정제된 수소가스가, 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급되어 있다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 프로세서의 압력을 600 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹처리로서 950℃에서 2초 동안 유지한 후, 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 다른 웨이퍼는 950℃에서 60초 동안 유지하고, 다음에 그 이외에는 상기한 것과 동일한 처리를 행한 다음에, 로드록챔버로 귀환시켰다.
7) 로드록챔버를 대기에 개방하고 웨이퍼를 인출하고, 이물검사장치로 다공질층 표면의 헤이즈 값을 측정한 바, 2초 동안 처리한 웨이퍼 위의 다공질 표면의 평균 헤이즈 값은 11.9이고, 60초 동안 처리한 다공질의 헤이즈 값은 16.3이고, 에피택셜성장장치에 설치하기 전의 시료의 헤이즈 값 9.1보다 각각 대략 1.3, 1.8배만큼 컸다.
8) 또한, 미리 준비해둔 SOI기판을 HF에 침지하고, 수세하여 건조시킨 후, SOI층의 막두께를 광간섭식 막두께메터에 의해 측정하고, 상기 처리 "5)", "6)"을 행하고, 로드록챔버로부터 인출하였다. 다시 SOI층의 막두께를 측정한 바, SOI층의 막두께의 감소량은 모두 1 nm미만이었다.
9) 처리 "4)"가 종료된 웨이퍼를 처리"5)"에 의해 에피택셜성장장치의 프로세스챔버에 이재하였다.
10) 프로세스챔버의 압력을 600 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹처리로서 950℃에서 2초 동안 유지한 후, 온도를 900℃로 낮추고 또 압력을 80 Torr로 하고, SiH2Cl2를 농도 0.5 mol%가 되도록 첨가해서, 비다공질 단결정실리콘막을 2㎛ 형성하고, 수소분위기에서 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유해서 로드록챔버로 인출하였다. 또한, 다른 웨이퍼는 950℃의 수소분위기에서 프리베이킹을 120초 동안 행하고, 나머지의 처리는 마찬가지로 한 다음 로드록챔버로 귀환시켰다.
11) 상기 처리"10)"가 종료된 웨이퍼를 결함현재화 에칭하여 비다공질 단결정실리콘층에 도입된 결정결함을 나타나게 한 후, 노마르스키미분간섭현미경에 의해 관찰하였다. 관찰된 결함은 적층결함이 99%이상이었다. 적층결함의 밀도는, 프리베이킹을 2초 동안 행한 경우 170/㎠이고, 프리베이킹을 60초 동안 행한 경우 270/㎠이고, 프리베이킹을 1100℃로 120초 동안 행한 경우의 1.5×104/㎠에 비해 격감하였다.
(예 5: 900℃, 450 Torr 프리베이킹(2초, 120초), 예비주입, Epi-2㎛)1) p형 불순물로서 붕소를 첨가하고, 비저항 0.015Ωcm +/- 0.005Ωcm를 가진 CZ 6인치 (100) p+실리콘웨이퍼를 준비하였다.
2) 49% HF와 에틸알코올을 2:1의 비로 혼합한 용액에서 상기 설명한 실리콘웨이퍼를 양극으로 해서 배치하고, 6인치 직경의 백금판을 음극으로 해서 실리콘웨이퍼에 대향하도록 배치하였다. 실리콘웨이퍼의 이면 쪽은 동일한 용액을 개재하여, 다른 p+실리콘웨이퍼의 표면 쪽에 대향시켜고, 가장 끝의 웨이퍼를 6인치 직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액을 웨이퍼에 의해 격리하여 도통하지 않게 배치하였다. 상기한 실리콘웨이퍼와 백금판 사이에 12분 동안 전류밀도 10 mA/㎠로 전류를 흐르게 하여 실리콘웨이퍼를 양극처리하고 표면에 12 ㎛ 두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25 %로 희석한 HF 수용액에 상기 웨이퍼를 30초 동안 침지하고, 계속해서 10분간 순수에 침지하고, 오버플로우 린싱을 하여 다공질층의 표면에 형성된 극박 산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다. 드라이펌프에 의해 로드록챔버를 대기압으로부터 1Torr이하로 감압한 후, N2가스를 흐르게 하여 80Torr로 유지하였다. 이재용 챔버는 미리 N2를 흐르게 하여 80Torr로 유지되어 있다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐 합금을 사용한 수소정제기에 의해 정제된 수소가스가, 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급되어 있다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 프로세서챔버의 압력을 450 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승하여, 900℃에서 2초 동안 유지한 후, 온도를 750℃까지 하강하고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 다른 웨이퍼는 900℃에서 120초 동안 유지하고, 그 이외에는 상기한 것과 동일한 처리를 행한 다음에, 로드록챔버로 귀환시켰다.
7) 로드록챔버를 대기에 개방하고 웨이퍼를 인출하고, 이물검사장치로 다공질층 표면의 헤이즈 값을 측정한 바, 2초 동안 처리한 웨이퍼 위의 다공질표면의 평균헤이즈 값은 12.1이고, 60초 동안 처리한 다공질의 헤이즈 값은 14.3이고, 에피택셜성장장치에 설치하기 전의 시료의 헤이즈 값 9.2보다 각각 대략 1.3, 1.6배만큼 컸다.
8) 또한, 미리 준비해둔 SOI기판을 HF에 침지하고 수세하여 건조시킨 후, SOI층의 막두께를 광간섭식 막두께메터에 의해 측정하고, 상기 처리 "5)", "6)"을 행하고, 로드록챔버로부터 인출하였다. 다시 SOI층의 막두께를 측정한 바, SOI층의 막두께의 감소량은 모두 1 nm미만이었다.
9) 상기 처리 "4)"가 종료된 웨이퍼를 상기 처리 "5)"에 의해 에피택셜성장장치의 프로세스챔버에 이재하였다.
10) 프로세스챔버의 압력을 450 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹처리로서 900℃에서 2초 동안 유지한 후, 농도 28ppm이 되도록 수소의 캐리어가스에 SiH4를 첨가하여, 200초 동안 처리를 행하고, SiH4의 첨가를 종료하였다. 그후, 압력을 80 Torr로 하고 온도를 900℃로 하강하고, 이번에는 SiH2Cl2를 농도 0.7 mol%가 되도록 첨가해서, 비다공질 단결정실리콘막을 2㎛ 형성하고, 수소분위기에서 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경우해서 로드록챔버로 인출하였다. 또한, 다른 웨이퍼는 900℃의 수소분위기에서 60초 동안 프리베이킹을 행하고, 나머지의 처리는 마찬가지로 행한 다음 로드록챔버로 귀환시켰다.
11) 상기 처리 "10)"이 종료된 웨이퍼를 결함현재화 에칭하여 비다공질 단결정실리콘층에 도입된 결정결함을 나타나게 한 후, 노마르스키미분간섭현미경에 의해 관찰하였다. 관찰된 결함은 적층결함이 99%이상이었다. 적층결함의 밀도는, 프리베이킹을 2초 동안 행한 경우 350/㎠이고, 프리베이킹을 60초 동안 행한 경우 400/㎠이고, 프리베이킹을 1100℃로 120초 동안 행한 경우의 1.5×104/㎠에 비해 격감하여, 1000/㎠미만의 결함밀도가 실현되었다.
(예 6: 870℃, 80 Torr 프리베이킹(5초, 60초), 예비주입, Epi-2㎛)
1) p형 불순물로서 붕소를 첨가하고, 비저항 0.015Ωcm +/- 0.005Ωcm를 가진 CZ 6인치 (100) p+실리콘웨이퍼를 준비하였다.
2) 49% HF와 에틸알코올을 2:1의 비로 혼합한 용액에서 상기 설명한 실리콘웨이퍼를 양극으로 해서 배치하고, 6인치 직경의 백금판을 음극으로 해서 실리콘웨이퍼에 대향하도록 배치하였다. 실리콘웨이퍼의 이면 쪽은 동일한 용액을 개재하여, 다른 p+실리콘웨이퍼의 표면 쪽에 대향시켜고, 가장 끝의 웨이퍼를 6인치 직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액을 웨이퍼에 의해 격리하여 도통하지 않게 배치하였다. 상기한 실리콘웨이퍼와 백금판 사이에 12분 동안 전류밀도 10mA/㎠로 전류를 흐르게 하여 실리콘웨이퍼를 양극처리하고 표면에 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.3%로 희석한 HF 수용액에 상기 웨이퍼를 30초동안 침지하고, 계속해서 10분간 순수에 침지하고, 오버플로우 린싱을 행하여 다공질층의 표면에 형성된 극박 산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다. 드라이펌프에 의해 로드록챔버를 대기압으로부터 1Torr이하로 감압한 후, N2가스를 흐르게 하여 80Torr로 유지하였다. 이재용 챔버는 미리 N2를 흐르게 하여 80Torr로 유지되어 있다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐합금을 사용한 수소정제기에 의해 정제된 수소가스가, 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급되어 있다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 프로세서챔버의 압력을 80 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 870℃에서 5초 동안 유지한 후, 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 다른 웨이퍼는 870℃에서 60초 동안 유지하고, 그 이외에는 상기한 것과 동일한 처리를 행한 다음에, 로드록챔버로 귀환시켰다.
7) 로드록챔버를 대기에 개방하고 웨이퍼를 인출하고, 시판의 이물검사장치로서 파장 488nm의 알곤레이저를 비스듬히 입사하는 서프스캔 6420으로 다공질층 표면의 헤이즈 값을 측정한 바, 5초 동안 처리한 웨이퍼 위의 다공질표면의 평균 헤이즈 값은 10.2이고, 30초 동안 처리한 다공질의 헤이즈 값은 19.5이고, 에피택셜성장장치에 설치하기 전의 시료의 헤이즈 값 8.5보다 각각 대략 1.2, 2.3배만큼 컸다.
8) 또한, 미리 준비해둔 SOI기판을 HF에 침지하고 수세하여 건조시킨 후, SOI층의 막두께를 광간섭식 막두께메터에 의해 측정하고, 상기 처리 "5)", "6)"을 행하고, 로드록챔버로부터 인출하였다. 다시 SOI층의 막두께를 측정한 바, SOI층의 막두께의 감소량은 모두 1 nm미만이었다.
9) 상기 처리 "4)"가 종료된 웨이퍼를 상기 처리 "5)"에 의해 에피택셜성장장치의 프로세스챔버에 이재하였다.
10) 프로세스챔버의 압력을 80 Torr로 설정한 후, 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹처리로서 900℃에서 2초 동안 유지한 후, 농도 35ppm이 되도록 수소의 캐리어가스에 SiH4를 첨가하여, 150초 동안 처리를 행하고, SiH4의 첨가를 종료하였다. 그후, SiH2Cl2를 농도 1 mol%가 되도록 첨가해서, 비다공질 단결정 실리콘막을 2㎛ 형성하고, 수소분위기에서 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경우해서 로드록챔버로 인출하였다. 또한, 다른 웨이퍼는 프리베이킹의 처리시간을 60초 동안으로 하고, 나머지의 처리는 마찬가지로 행한 다음 로드록챔버로 귀환시켰다.
11) 상기 처리 "10)"가 종료된 웨이퍼를 결함현재화 에칭하여 비다공질 단결정 실리콘층에 도입된 결정결함을 나타나게 한 후, 노마르스키미분간섭현미경에 의해 관찰하였다. 관찰된 결함은 적층결함이 99% 이상이었다. 적층결함의 밀도는, 프리베이킹을 5초 동안 행한 경우 120/㎠이고, 프리베이킹을 30초 동안 행한 경우 430/㎠이고, 프리베이킹을 1100℃로 120초 동안 행한 경우의 1.5×104/㎠에 비해 격감하여, 1000/㎠미만의 결함밀도가 실현되었다.
(예 7: 950℃, 프리베이킹(2초), 예비주입, Epi-0.32㎛ 리사이클ELTRAN)
1) 제 1기판으로서, p형 불순물로서 붕소를 첨가하여, 비저항 0.015Ωcm +/- 0.01Ω㎝로 한 CZ 8인치(100) p+실리콘웨이퍼를 준비하였다.
2) 제 1단결정Si기판의 표면층을 HF용액에서 양극처리를 하였다.
양극처리조건은 이하와 같다.
전류밀도: 7(mA/cm2)
양극처리용액: HF : H2O: C2H5OH = 1 : 1: 1
시간: 5(min)
다공질Si층의 두께: 5(㎛)
다른 조건은 다음과 같다.
전류밀도: 50(mA/cm2)
양극처리용액: HF : H2O: C2H5OH = 1 : 1: 1
시간: 10(sec)
다공질Si의 두께: ~0.2(㎛)
50mA/㎠의 전류밀도에서 양극처리된 다공질 실리콘층의 다공도는 증가되어, 구조적으로 취약한 고다공도 박층이 형성되었다. 즉, 실리콘웨이퍼의 표면 쪽으로부터, 저다공도를 가진 다공질층과 고다공도를 가진 다공질층이 차례로 형성되었다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질 실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25%로 희석한 HF 수용액에 상기 웨이퍼를 30초 동안 침지하고, 계속해서 10분간 순수에 침지하고, 오버플로우 린싱을 하여 다공질층의 표면에 형성된 극박 산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다. 드라이펌프에 의해 로드록챔버를 대기압으로부터 1 Torr이하로 감압한 후, N2가스를 흐르게 하여 80 Torr로 유지하였다.
이재용 챔버는 미리 N2를 흐르게 하여 80 Torr로 유지되어 있다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐합금을 사용한 수소정제기에 의해 정제된 수소가스가, 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급되어 있다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹처리로서 950℃에서 2초 동안 유지한 후, 농도 28ppm이 되도록 수소의 캐리어가스에 SiH4를 첨가하여, 200초 동안 처리를 행하고, SiH4의 첨가를 종료하였다. 그 후, 온도를 900℃로 하강하고, 이번에는 SiH2Cl2를 농도 0.5 mol%가 되도록 첨가하여, 비다공질 단결정실리콘막을 0.32㎛ 형성하고, 수소분위기에서 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 이와 같이 형성된 비다공질 단결정실리콘층의 막두께는 평균 0.32㎛이었고, 최대치 - 최소치 = 8nm이었다. 또한, 열처리전의 헤이즈 값은 9.5이고 열처리후의 헤이즈 값은 11.4이었다. 즉, r의 값은 1.2이었다.또한, 미리 준비한 SOI기판을 HF에 침지하고, 수세하여 건조시킨 후, SOI층의 막두께를 광간섭식 막두께메터에 의해 측정하고, 상기 처리 "5)", "6)"을 행하고, 로드록챔버로부터 인출하였다. 다시 SOI층의 막두께를 측정한 바, SOI층의 막두께의 감소량은 모두 1nm미만이었다.
7) 비다공질 단결정실리콘을 에피택셜성장한 웨이퍼를 수직형 노에 설치하고, 산소와 수소를 연소하여 형성된 수증기와 잔류산소와의 혼합기체 중에서 1000℃로 열처리하고 상기 비다공질 단결정실리콘의 표면을 산화하여, 208 nm의 산화실리콘막을 형성하였다.
8) 상기 웨이퍼와 제 2실리콘웨이퍼를 실리콘반도체프로세스의 세정라인에서 청정하게 세정한 후, 이들 웨이퍼의 제 1주면을 서로 대면하게 하여 유연하게 중첩시키고, 중앙을 가압하여 이들을 일체화하였다.
9) 다음에, 이와 같이 일체화된 웨이퍼를 수직형 노에 설치하고 산소분위기에서 1100℃로 1시간 동안 열처리를 하였다.
10) 이와 같이 접합된 웨이퍼의 측면에 워터제트를 뿜어서 그 측면에 크랙을 발생시키고, 이에 의해 접합된 웨이퍼를 고다공질층에서 분할하였다. 분할방법은 웨터제트 이외에 가압, 인장, 전단, 쐐기 등의 외압을 가하는 방법, 초음파를 인가하는 방법, 열을 가하는 방법, 산화에 의해 다공질 Si를 주변으로부터 팽창시켜 다공질 Si내에 내압을 가하는 방법, 펄스형상으로 가열하여 열응력을 가하는 방법, 또는 연화시키는 방법 등이 있다. 그 어느 방법으로도 분리하는 것이 가능하다.
11) 노출된 다공질 실리콘층은 HF와 과산화수소수의 혼합용액에 침지하였던 바, 대략 2시간 내에 다공질 실리콘이 전부 제거되고, 웨이퍼의 전면에서 비다공질 단결정 실리콘층과 열산화 실리콘막에 의한 간섭색이 관찰되었다.
12) 상기 처리 "11)"이 종료된 웨이퍼를 실리콘반도체 디바이스프로세스에서 일반적으로 사용하는 세정라인에서 세정한 후, 수직형 수소어닐링노에 설치하고, 수소 100%의 분위기에서 1100℃로 4시간동안 열처리를 행하였다. 수소가스는 장치와 대략 7m의 내면 연마된 스테인레스 배관에 의해 접속된 팔라듐합금을 사용한 시판의 수소정제장치에 의해서 정화되었다.
13) 따라서, 제 2실리콘 웨이퍼 위에 200 nm의 산화실리콘층과 200 nm의 단결정 실리콘층이 적층된 SOI구조의 웨이퍼가 제작되었다.
단결정 실리콘의 막두께는 평균 201 nm이고, 최대치 - 최소치 = 8 nm이었다.
14) 상기 처리 "13)"에서 마무리된 웨이퍼를 결함현재화 에칭에 의해 단결정 실리콘층을 130 nm 제거한 후, 49% HF에 3분 동안 침지하였다. 그 결과, 결함현재화 에칭에 의해 에칭된 단결정 실리콘층에 잔류하는 결정결함의 부분으로부터 매입산화막이 HF에 의해 에칭되어, 노마르스키 미분간섭현미경으로 용이하게 결함밀도를 측정할 수 있다. 관찰된 결함밀도는 64/㎠이었다. 수소어닐링처리에 의해 비다공질 단결정실리콘층에 도입된 적층결함이 감소하고 있다. 결함밀도는 100/㎠를 하회하고, 또한 막두께가 균일한 박막 SOI층을 얻었다.
(예 8: 950℃, 80 Torr 프리베이킹(2초), 예비주입, Epi-0.01㎛ 헤테로 에피택시)
1) 615㎛의 두께를 가지고 비저항이 0.01Ωcm인 p형이나 n형의 6인치직경의 (100) 단결정실리콘기판 4매를 알코올로 희석한 HF용액에서 양극처리함으로써 각각의 기판의 경면인 한 쪽의 주면에 다공질실리콘층을 형성하였다.
2) 양극처리조건은 다음과 같다.
전류밀도: 7(mA/cm2)
양극처리용액: HF : H2O: C2H5OH = 1 : 1: 1
시간: 12(min)
다공질Si층의 두께: 10(㎛)
다공도: 20%
3) 다음에, 다공질실리콘층을 형성한 웨이퍼에 400℃의 산소분위기에서 1시간동안 산화처리를 행하였다. 이 산화처리는, 대략 50Å이하의 산화막 밖에 형성하지 않기 때문에, 산화실리콘막은 다공질실리콘의 표면과 구멍의 측벽 밖에 형성되지 않고 웨이퍼의 내부에는 단결정 실리콘영역이 남아 있었다.
4) 1.25%로 희석한 HF 수용액에 상기 웨이퍼를 30초 동안 침지하고, 계속해서 10분간 순수에 침지하고, 오버플로우 린싱을 하여 다공질층의 표면에 형성된 극박 산화실리콘막을 제거하였다.
5) 웨이퍼캐리어 위에 놓인 상기 웨이퍼를 설치하는 로드록챔버와, 웨이퍼이재용 로봇을 가진 이재용 챔버 및 프로세스챔버 등이 접속된 에피택셜 CVD성장장치의 로드록챔버에, 상기 웨이퍼캐리어 위에 놓인 상기 웨이퍼를, 설치하였다. 드라이펌프에 의해 로드록챔버를 대기압으로부터 1Torr 이하로 감압한 후, N2가스를 흐르게 하여 80Torr로 유지하였다. 이재용 챔버는 미리 N2를 흐르게 하여 80Torr로 유지되어 있다. 프로세스챔버에는 웨이퍼를 유지하기 위해 카본에 CVD-SiC를 피복한 서셉터가 설치되어 있다. 서셉터는 IR램프에 의해 미리 750℃정도로 가열되어 있다. 프로세스챔버 내에는 가열된 팔라듐 합금을 사용한 수소정제기에 의해 정제된 수소가스가, 정제기로부터 대략 10m의 내면 연마한 스테인레스 배관에 의해 프로세스챔버에 공급되어 있다.
웨이퍼는 로드록챔버로부터 이재용 챔버를 경유하여 프로세스챔버에 이재용 로봇에 의해 반송되어 서셉터 위에 설치되어 있다.
6) 서셉터 위에 이재된 웨이퍼를 IR램프로 가열하여 매분 100℃의 속도로 상승시키고, 프리베이킹처리로서 950℃에서 2초 동안 유지한 후, 농도 28ppm이 되도록 수소의 캐리어가스에 SiH4를 첨가하여, 200초 동안 처리를 행하고, SiH4의 첨가를 종료하였다. 그 후, 수소분위기에서 온도를 750℃까지 하강시키고, 웨이퍼를 다시 이재용 로봇에 의해 이재용 챔버를 경유하여 로드록챔버로 인출하였다. 이와 같이 형성된 비다공질 단결정 실리콘층의 막두께는 평균 0.03㎛이었다. 또한, 열처리전의 헤이즈 값은 8.5이고, 열처리후의 헤이즈 값은 11.2이었다.
이 다공질실리콘 위에 MOCVD법(금속 유기화학 증착법)에 의해 단결정GaAs를 1㎛의 두께로 에피택셜성장하였다. 성장조건은 이하와 같다.
원료가스: TMG/AsH3/H2
가스압력: 80 Torr
온도: 700℃
투과전자현미경에 의한 단면관찰의 결과, GaAs층에 결정결함이 도입되지 않아, 양호한 결정성을 가진 GaAs층이 형성된 것이 확인되었다. 동시에 표면이 Si에 의해 밀봉된 다공질Si층과 GaAs층 사이에는 극히 급준한 계면이 형성되어 있는 것도 확인되었다.
또한, 결함현재화 에칭에 의해 현재화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구하였던 바, 대략 1×104/㎠이었다.
이상 설명한 바와 같이, 본 발명에 의하면, 다공질 실리콘층위에 비다공질 단결정층의 성장 전에 행해지는 열처리(프리베이킹)의 조건은, 단순하고 용이하게 측정되는 헤이즈 값의 변화율 r을 이용함으로써, 결정될 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 열처리(프리베이킹)전후의 다공질 실리콘의 표면의 헤이즈 값의 변화율 r을 이 열처리전의 헤이즈 값의 3.5배 이내, 보다 바람직하게는 2배 이내로 억제하는 조건 및 실리콘의 에칭두께를 2 nm이하 보다 바람직하게는 1 nm 이하로 억제하는 조건에서 열처리(프리베이킹)을 실시함으로써, 다공질층 위에 형성된 비다공질 단결정 실리콘층의 적층결함밀도를 1000/㎠미만, 더 나아가서는 약 100/㎠로 할 수 있다. 또한, 비다공질 단결정실리콘의 성장초기의 실리콘원료의 성장표면에 미량을 공급함으로써, 본 발명의 결정결함의 효과를 향상시킬 수 있다.
그 결과, 본 발명에 상기 접합법을 적용하면, 막두께가 균일하고 또한 결정결함이 극히 적은 SOI층을 얻는 것이 가능하다.
다시 말해서, 본 발명에 의하면, 다공질 표면에 에피택셜성장장치 내에서 형성되는 자연산화막의 양을 억제함으로써 자연산화막을 제거하기 위한 열처리시간을 단축하고 열처리온도를 낮출 수 있다. 동시에, 본 발명에 의하면, 다공질층의 표면 및 표면근방의 구조변화를 제어하여, 다공질층의 표면구조의 변형이 명백히 발생하기 전에 1000/㎠미만의 결정결함밀도를 가지는 에피택셜층을 형성할 수 있다.

Claims (36)

  1. 다공질 실리콘층 위에 비다공질 단결정층을 포함한 반도체기판의 형성방법으로서,
    다공질 실리콘층에 비다공질 단결정층을 형성하는 단계이전에, 비다공질 단결정층의 소스가스를 함유하지 않는 분위기에서 다공질 실리콘층을 열처리하는 단계를 포함한 반도체기판의 형성방법에 있어서,
    열처리의 조건은, 열처리전후에 다공질 실리콘층의 헤이즈 값에 대한 변화율 r을 "(열처리후의 다공질 실리콘층 표면의 헤이즈 값)/(열처리전의 다공질 실리콘층 표면의 헤이즈값)"으로 규정하고 이 변화율 r이 1 ≤ r ≤ 3.5의 관계를 만족하도록, 결정되어 있는 것을 특징으로 하는 반도체기판의 형성방법.
  2. 삭제
  3. 다공질 실리콘층을 가진 기판을 준비하는 단계와, 다공질 실리콘층을 열처리하는 열처리단계와, 다공질 실리콘층 위에 비다공질 단결정층을 성장시키는 성장단계를 포함한 반도체기판의 형성방법에 있어서,
    상기 열처리 단계는, 열처리에 기인한 실리콘의 에칭두께가 2 nm 이하로 되도록, 또한 다공질 실리콘층 표면의 헤이즈값에 대한 변화율 r이 "(열처리후의 헤이즈 값)/(열처리전의 헤이즈 값)으로 규정하고 이 변화율 r이 1 ≤ r ≤ 3.5의 관계를 만족하도록, 비다공질 단결정층의 소스가스를 함유하지 않는 분위기에서 열처리를 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  4. 다공질 실리콘층을 가진 제 1기판을 준비하는 단계와, 다공질 실리콘층을 열처리하는 열처리단계와, 다공질 실리콘층위에 비다공질 실리콘단결정층을 성장시키는 성장단계와, 제 1기판 위에 성장한 비다공질 단결정층을 제 2기판위로 이설하는 단계를 포함하는 반도체기판의 형성방법에 있어서,
    상기 열처리단계는, 열처리에 의한 실리콘의 에칭두께가 2 nm 이하로 되도록, 또한 다공질 실리콘층 표면의 헤이즈 값에 대한 변화율 r이 "(열처리후의 헤이즈 값)/(열처리전의 헤이즈 값)으로 규정하고 이 변화율 r이 1 ≤ r ≤ 3.5의 관계를 만족하도록, 비다공질 단결정층의 소스가스를 함유하지 않은 분위기에서 열처리를 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  5. 제 3항 또는 제 4항에 있어서, 비다공질 단결정층은 20 nm/min 이하의 성장속도로 성장되는 것을 특징으로 하는 반도체기판의 형성방법.
  6. 제 3항 또는 제 4항에 있어서, 비다공질 단결정층은 10 nm/min 이하의 성장속도로 성장되는 것을 특징으로 하는 반도체기판의 형성방법.
  7. 제 3항 또는 제 4항에 있어서, 비다공질 단결정층은 2 nm/min 이하의 성장속도로 성장되는 것을 특징으로 하는 반도체기판의 형성방법.
  8. 제 1항, 제 3항, 제4항 중 어느 한 항에 있어서, 변화율 r은 1 ≤ r ≤ 2인 것을 특징으로 하는 반도체기판의 형성방법.
  9. 제 3항 또는 제 4항에 있어서, 에칭두께는 1nm이하인 것을 특징으로 하는 반도체기판의 형성방법.
  10. 제 1항, 제 3항, 제4항 중 어느 한 항에 있어서, 비다공질 단결정층은 비다공질 단결정 실리콘층인 것을 특징으로 하는 반도체기판의 형성방법.
  11. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 비다공질 단결정층은 SiGe, SiC 또는 화합물반도체인 것을 특징으로 하는 반도체기판의 형성방법.
  12. 제 4항에 있어서, 비다공질 단결정층을 제 2기판위로 이설하는 단계는,
    비다공질 단결정층이 내부에 위치하도록 제 1기판과 제 2기판을 서로 접착시키는 단계와;
    다공질 실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 형성방법.
  13. 제 4항에 있어서, 비다공질 단결정층을 제 2기판위로 이설하는 단계는,
    비다공질 단결정층이 내부에 위치하도록 제 1기판과 제 2기판을 서로 접착시키는 단계와;
    다공질 실리콘층에서 접착부재를 분리시키는 단계를 포함하는 것을 특징으로 하는 반도체기판의 형성방법.
  14. 제 4항에 있어서, 비다공질 단결정층을 제 2기판위로 이설하는 단계는,
    절연층을 개재하여 제 1기판과 제 2기판을 서로 접착시키는 단계를 포함하는 것을 특징으로 하는 반도체기판의 형성방법.
  15. 제 14항에 있어서, 절연층은 비다공질 단결정층과 제 2기판 중에서 적어도 한 쪽에 형성되어 있는 것을 특징으로 하는 반도체기판의 형성방법.
  16. 제 4항에 있어서, 제 2기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 형성방법.
  17. 제 4항에 있어서, 제 2기판은 석영웨이퍼인 것을 특징으로 하는 반도체기판의 형성방법.
  18. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 온도를 상승시키고 자연산화막을 제거하는 단계를 포함하고, 또한 자연산화막의 제거단계는 850℃이상 1000℃이하의 온도에서 행해지는 것을 특징으로 하는 반도체기판의 형성방법.
  19. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 온도를 상승시키고 자연산화막을 제거하는 단계를 포함하고, 또한 자연제거단계는 200초 이하의 열처리시간 내에 행해지는 것을 특징으로 하는 반도체기판의 형성방법.
  20. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계이전에, 다공질 실리콘층의 구멍 벽에 보호막을 형성하는 단계를 부가하여 포함하는 것을 특징으로 반도체기판의 형성방법.
  21. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계이전에, 다공질 실리콘층의 표면 위에 형성된 산화막을 제거하는 단계를 부가하여 포함하는 것을 특징으로 하는 반도체기판의 형성방법.
  22. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 성장단계는, 제 1성장속도로 행한 다음에 상기 제 1성장속도보다 빠른 제 2성장속도로 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  23. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계와 성장단계는 로드록챔버를 구비한 반응용기에서 행해지는 것을 특징으로 하는 반도체기판의 형성방법.
  24. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 성장단계의 압력보다 높은 압력에서 행해지는 것을 특징으로 하는 반도체기판의 형성방법.
  25. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 다공질 실리콘층은 비다공질 단결정 실리콘의 적어도 일부를 양극처리하여 얻은 것을 특징으로 하는 반도체기판의 형성방법.
  26. 제 25항에 있어서, 양극처리는 불산, 물, 알코올을 포함한 용액을 사용하여 처리하는 것을 특징으로 하는 반도체기판의 형성방법.
  27. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 다공질 실리콘층을 포함한 기판을 축퇴한 레벨에서 불순물로 도핑하는 것을 특징으로 하는 반도체기판의 형성방법.
  28. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 수소함유 비산화 분위기에서 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  29. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 수소가스함유 환원분위기, 질소가스분위기 또는 불활성가스분위기에서 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  30. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 초고진공에서 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  31. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 870℃~970℃의 온도에서 행하는 것을 특징으로 하는 반도체기판의 형성방법.
  32. 제 1항, 제 3항, 제 4항 중 어느 한 항에 있어서, 열처리단계는 다공질 실리콘층의 표면 위의 산화물을 제거하는 것을 특징으로 하는 반도체기판의 형성방법.
  33. 제 22항에 있어서, 제 1성장속도로 성장한 성장단계는, 제 1성장단계를 완료한 후의 헤이즈 값이 감소하기 시작할 때까지, 계속되는 것을 특징으로 하는 반도체기판의 형성방법.
  34. 제 1항 또는 제 2항에 있어서, 다공질 실리콘층의 표면을 5000 nm 이하의 파장을 가진 레이저광으로 조사하여 산란광 강도를 측정하는 방법에 의해, 헤이즈 값을 측정하는 것을 특징으로 하는 반도체기판의 형성방법.
  35. 제 1항, 제 3항, 제 4항 중 어느 한 항에 기재된 반도체기판의 형성방법에 의해 반도체기판을 얻는 것을 특징으로 하는 반도체기판.
  36. 집적회로의 형성방법은, 제 35항에 기재된 반도체기판을 사용하여 집적회로를 형성하는 단계를 포함하는 것을 특징으로 집적회로의 형성방법.
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