JPH1032234A - Soi基板の評価方法 - Google Patents
Soi基板の評価方法Info
- Publication number
- JPH1032234A JPH1032234A JP8187897A JP18789796A JPH1032234A JP H1032234 A JPH1032234 A JP H1032234A JP 8187897 A JP8187897 A JP 8187897A JP 18789796 A JP18789796 A JP 18789796A JP H1032234 A JPH1032234 A JP H1032234A
- Authority
- JP
- Japan
- Prior art keywords
- soi substrate
- substrate
- evaluating
- active layer
- element active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
に行いうるSOI基板の評価方法を提供する。 【解決手段】 本発明のSOI基板の評価方法は、支持
基板103と素子活性層101との間に絶縁膜102が
形成されているSOI基板に対するものであって、素子
活性層101を弗化物を含有する水溶液205に接触さ
せて、水溶液205と支持基板103との間に電圧を印
加し、素子活性層101と支持基板103との間に形成
された絶縁膜102に生じた欠陥107を貫通する電流
パス点上にある素子活性層101の表面に、ポーラスシ
リコン301を形成させる。
Description
素イオンを高濃度で注入し、熱処理して埋め込み酸化膜
(絶縁膜)を形成する方法(SIMOX法)により形成
されたSOI基板の評価に関するもので、特にSOI基
板の絶縁膜に存在するピンホールの評価に使用されるも
のである。
持基板及び素子活性層が一体化されたSOI(Silicon
On Insulator)基板は、接合容量の低減、短チャネル効
果の抑止等が可能であることから次世代用基板として開
発が進んでいる。
板に酸素イオンを高濃度で注入し、熱処理して埋め込み
酸化膜(絶縁膜)を形成する方法(SIMOX法)が知
られている。
目としては基板の反りやスリップ、素子活性層の結晶欠
陥、重金属汚染不純物および酸素濃度といった従来の基
板と同様の項目の他に、素子活性層および絶縁酸化膜の
膜厚制御、界面ラフネス、酸化膜のピンホール密度等が
ある。その中でも埋込み酸化膜の絶縁性の確保は、デバ
イスの微細化、高速化、および高信頼性のために極めて
重要である。
法としては大きく分けて以下の3つの手法が挙げられ
る。
M)等の顕微鏡を用いて直接酸化膜の欠陥やピンホール
を観察するものである。この手法は欠陥やピンホールの
形状について詳細な情報を得ることができる。しかし、
SOI基板全面を走査しなければならず、一回の測定に
時間がかかること、また観察対象物の密度が低いとそれ
を探し出すのが非常に困難であること、という大きな問
題がある。
にパターンを形成してデバイスを製造し、その電気的特
性を調べる手法が挙げられる。しかしこの手法も電気的
性質について詳細な情報が得られるものの、パターン形
成に手間がかかる、または電気的特性がパターン形成時
の影響を受ける可能性がある、という問題が存在する。
55回応用物理関係連合講演会予稿集20a−ZE−1
p673(1994)に開示されている技術である。
I基板の素子活性層に接触させ、SOI基板にバイアス
電圧をかけ電流パスが生じた所にCuを、以下の化学式 Cu+ + 2e- → Cu により反応させて、Cuを析出させマーキングするもの
である。この手法は前記2つの手法に比べ簡便かつ迅速
な手法であるが、電流パスが小さい場合、Cuの析出が
少なくなるため感度の面で問題がある。
評価を感度良く簡便かつ迅速に行いうるSOI基板の評
価方法を提供することにある。
価方法は、支持基板と素子活性層との間に絶縁膜が形成
されているSOI基板の評価方法に関するものであっ
て、素子活性層を弗化物を含有する水溶液に接触させ
て、水溶液と支持基板との間に電圧を印加し、絶縁膜に
生じた欠陥を貫通する電流パス点上にある素子活性層の
表面に、ポーラスシリコンを形成させる。
が弗化水素酸であることを特徴とする。
素酸を含有する水溶液として、弗化水素酸、エタノー
ル、メタノールおよびこれらの混合物からなる群から選
択された少なくとも1種類からなる物質を用い、かつ弗
化水素酸の含有量が1〜55%の範囲であることを特徴
とする。
性層上に形成されたポーラスシリコンをカウントするこ
とによりSOI基板の絶縁膜の欠陥密度を評価すること
を特徴とする。
化水素酸を含有した水溶液に接触させ支持基板側から電
圧を印加する。絶縁層にピンホール等の欠陥が存在する
場合、電流は欠陥からリークする。そのため絶縁層の欠
陥上の素子活性層にも電流が流れ、弗化水素酸と反応し
ポーラスシリコンが形成される。この素子活性層上に形
成されたポーラスシリコンをカウントすることにより、
SOI基板の絶縁層の評価を行うことができる。
評価を感度良く簡便かつ迅速に行いうる。
評価方法の第1の実施の形態を図1および図2を参照し
て説明する。
陥に対応したポーラスシリコンを析出させた状態を示す
断面図であり、図2はこの形態によりSOI基板上にポ
ーラスシリコンを析出させた状態を示す平面図である。
み酸化膜102により、支持基板103と素子活性層1
01とに分離されている。埋込み酸化膜102は、シリ
コンウエハに酸素イオンを注入し、その後熱処理するこ
とにより形成される。
時に、素子活性層101に存在するよごれ(パーティク
ル)がマスクとなって、酸素イオンが注入されない領域
が生じ、これが欠陥(ピンホール)107の発生原因と
なる。
SOI基板100を、底面に第1のPt電極204を有
するテフロン容器200に固定する。次にSOI基板1
00の素子活性層101上に47%の弗化物、例えばH
F(弗化水素酸)の水溶液または弗化水素酸:エタノー
ル1:1の水溶液205を満たす。なお、弗化水素酸を
有する水溶液には、エタノール、メタノール及びこれら
の混合物からなる群から選択された少なくとも1種類か
らなる物質であればよい。また、弗化水素酸の含有量と
しては、水溶液の1〜55%の範囲であることが好まし
い。この弗化水素酸の含有量と後述するポーラスシリコ
ンの形成の有無との関係を図6の図表に示す。
03側も水溶液205に接触させても問題ない。
206を差し込み、第1のPt電極204に0Vの電圧
を印加し、第2のPt電極206の電極には25Vの電
圧を5分間印加する。この作業は室温で行うが、温度は
0〜40℃の範囲であれば問題ない。また、第1のPt
電極204と第2のPt電極206との間に印加する電
圧は1mV〜50Vの範囲が好ましい。
るため、もし埋込み酸化膜102にピンホールが存在し
なければ、支持基板103と素子活性層101との間に
電流は流れない。
ば、ホールhがピンホール107を通過するため、電流
パスが生じる。この電流パスにより、素子活性層101
のピンホール107に対応する位置の表面で、シリコン
と弗化水素酸が以下の化学式 のように反応し、ポーラスシリコン301が形成され
る。
エハをテフロン容器200から外して、素子活性層10
1上に形成されたポーラスシリコン301をカウントす
ることによりSOI基板の絶縁膜のピンホール密度およ
び面内分布、大きさの評価が可能となる(図2参照)。
異なるメーカのウエハを用いて、あるドーズ量のSIM
OX/SOIウエハ(A〜D)のピンホール密度を評価
した結果を示す図表である。また図3(b)は、図3
(a)で示したものと同じウエハを、従来の技術によ
り、ピンホール密度を評価した結果を示す図表である。
がY社製、ウエハDがZ社製のものであり、またウエハ
AとウエハBとが低濃度のドーズ量(0.4×1018c
m-2)、ウエハAとウエハBとが高濃度のドーズ量
(1.8×1018cm-2)のものである。
なり異なり、またこの実施の形態によりピンホールがよ
り精密に検出できることがわかる。
使用して行っても良く、これにより小さなポーラスシリ
コンを検出できる。
ら、SOI基板100の表面全体を走査する光を照射し
て、SOI基板100の表面からの反射光を受光器50
2で受け、計数器503で反射光の中でポーラスシリコ
ン301からの発光を検出し、カウントしても良い。
化水素酸を含有する水溶液を接触させた状態で、支持基
板側から電圧を印加し、絶縁層のパス電流点上の素子活
性層をポーラスシリコンを析出させることにより簡便、
迅速かつ感度良くSOI基板の絶縁層の絶縁性評価が可
能となる。
欠陥の評価について述べたが、図5の断面図に示すよう
に、シリコン基板404上に形成したゲート酸化膜40
3の欠陥を検出する際にも適用できる。
403とポリシリコンゲート402とを形成したシリコ
ン基板404を、47%のHF(弗化水素酸)水溶液2
05の中に、ゲート酸化膜403がHF溶液205に接
触しないように浸し、シリコン基板404の裏面を端子
405から正の電圧を印加して、ポーラスシリコン30
1を析出させ、ゲート酸化膜403中のピンホール40
7を検出することもできる。
に生じる欠陥だけでなく、ゲート酸化膜に生じる欠陥に
対する評価もできるものである。
度良くSOI基板の絶縁層の絶縁性評価が可能になる。
態を説明する断面図。
SOI基板の平面図。
て、異なるメーカのウエハを用いて、あるドーズ量のS
IMOX/SOIウエハのピンホール密度を評価した結
果を示す図表。
出する方法を説明する図。
状態を説明する断面図。
の有無とを示す図表。
Claims (4)
- 【請求項1】支持基板と素子活性層との間に絶縁膜が形
成されているSOI基板の評価方法において、 前記素子活性層を弗化物を含有する水溶液に接触させ
て、前記水溶液と前記支持基板との間に電圧を印加し、
前記絶縁膜に生じた欠陥を貫通する電流パス点上にある
前記素子活性層の表面に、ポーラスシリコンを形成させ
るSOI基板の評価方法。 - 【請求項2】前記弗化物は弗化水素酸であることを特徴
とする請求項1に記載のSOI基板の評価方法。 - 【請求項3】前記弗化水素酸を含有する水溶液として、
エタノール、メタノールおよびこれらの混合物からなる
群から選択された少なくとも1種類からなる物質を用
い、かつ弗化水素酸の含有量が1〜55%の範囲である
ことを特徴とする請求項2に記載のSOI基板の評価方
法。 - 【請求項4】前記素子活性層上に形成されたポーラスシ
リコンをカウントすることにより前記SOI基板の絶縁
膜の欠陥密度を評価することを特徴とする請求項1〜3
のいずれかに記載のSOI基板の評価方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8187897A JPH1032234A (ja) | 1996-07-17 | 1996-07-17 | Soi基板の評価方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8187897A JPH1032234A (ja) | 1996-07-17 | 1996-07-17 | Soi基板の評価方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1032234A true JPH1032234A (ja) | 1998-02-03 |
Family
ID=16214116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8187897A Pending JPH1032234A (ja) | 1996-07-17 | 1996-07-17 | Soi基板の評価方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1032234A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6335269B1 (en) * | 1998-09-04 | 2002-01-01 | Canon Kabushiki Kaisha | Semiconductor substrate and method for producing the same |
US7218605B2 (en) | 2001-07-04 | 2007-05-15 | Fujitsu Limited | Temporary halting method in router and network |
CN112129825A (zh) * | 2019-06-25 | 2020-12-25 | 深圳市裕展精密科技有限公司 | 氧化膜检测方法及氧化膜检测装置 |
-
1996
- 1996-07-17 JP JP8187897A patent/JPH1032234A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6335269B1 (en) * | 1998-09-04 | 2002-01-01 | Canon Kabushiki Kaisha | Semiconductor substrate and method for producing the same |
US7218605B2 (en) | 2001-07-04 | 2007-05-15 | Fujitsu Limited | Temporary halting method in router and network |
CN112129825A (zh) * | 2019-06-25 | 2020-12-25 | 深圳市裕展精密科技有限公司 | 氧化膜检测方法及氧化膜检测装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5980720A (en) | Methods of treating crystal-grown wafers for surface defect analysis | |
Schroder | Contactless surface charge semiconductor characterization | |
CN100481360C (zh) | 检查方法、解析片的制作方法、解析方法以及解析装置 | |
US6265890B1 (en) | In-line non-contact depletion capacitance measurement method and apparatus | |
US20100022038A1 (en) | Method for evaluating semiconductor wafer | |
JP3044881B2 (ja) | 半導体基板の表面酸化膜における金属不純物の分析方法 | |
JPH1032234A (ja) | Soi基板の評価方法 | |
Dylewski et al. | The dielectric breakdown properties and I–V characteristics of thin SiO2 films formed by high dose oxygen ion implantation into silicon | |
JPH0744210B2 (ja) | ポリシリコン/シリコン界面酸化物膜の厚さを決定するための方法及び装置。 | |
US6528335B2 (en) | Electrical method for assessing yield-limiting asperities in silicon-on-insulator wafers | |
JPH08102481A (ja) | Mis型半導体装置の評価方法 | |
US6225137B1 (en) | Semiconductor wafer evaluation method | |
US5182452A (en) | Method for determining the presence of thin insulating films | |
TWI276832B (en) | Method of sample preparation for scanning capacitance microscope and measuring method thereby | |
JPH02205046A (ja) | 半導体表面計則方法およびその装置 | |
Chen et al. | pH Sensing of Ba0. 7Sr0. 3TiO3∕ SiO2 Film for Metal-Oxide-Semiconductor and Ion-Sensitive Field-Effect Transistor Devices | |
JP2001351957A (ja) | 走査型静電容量顕微鏡による測定方法および測定装置 | |
JP2004327595A (ja) | ピンホール欠陥の評価方法 | |
JP3757849B2 (ja) | Inを含む化合物半導体表面層を含むウエハのキャリヤ密度評価方法 | |
JPH07174800A (ja) | 表面計測装置 | |
JP4106439B2 (ja) | 表面電位分布測定方法及び装置 | |
Vermeire et al. | Threshold voltage shift caused by copper contamination | |
JP2003045926A (ja) | シリコンエピタキシャル層のキャリア濃度測定方法 | |
JP2004349342A (ja) | 空乏層容量測定方法 | |
Pasupathy | Electron transport in molecular transistors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060418 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060426 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20170512 |