KR100375752B1 - Ｃｍｏｓ 자기-정합 스트랩상 상호접속 및 그 방법 - Google Patents

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Abstract

본 발명은 작은 소스/드레인 표면 영역을 가능하게 하는 CMOS 상호접속 방법을 제공한다. 이 상호접속은 스트랩 및 비아형 접속에 모두 적용할 수 있다. 실리사이드막을 소스/드레인 영역으로부터 필드 산화물까지 형성함으로써, 작은 소스/드레인 영역의 표면 영역이 인접하는 필드 산화물 영역으로 확장된다. 필드 산화물을 피복한 실리사이드에 접촉함으로써, 동일한 금속층상 또는 다른 금속층으로 상호접속이 형성된다. 소스/드레인 영역은 실리사이드막을 수용할 만큼 충분히 크기만 하면 된다. 작은 소스 및 드레인 영역을 갖는 트랜지스터는 보다 작은 드레인 누설 전류 및 더 적은 기생 용량을 갖는다. 또한, 본 발명은 CMOS 트랜지스터 상호접속 장치를 제공한다.

Description

ＣＭＯＳ 자기-정합 스트랩상 상호접속 및 그 방법{CMOS SELF-ALIGNED STRAPPED INTERCONNECTION AND METHOD FOR SAME}
본 발명은 일반적으로 집적 회로(IC) 프로세스 기술, 및 더 구체적으로는 소스/드레인 영역의 크기를 감소시키는 CMOS 상호접속 및 트랜지스터의 상호 접속 방법에 관한 것이다.
누설 전류, 기생 용량 및 스위칭 속도는 모두 소스/드레인 접합 영역의 크기에 의존한다. 이를 위해, 소스/드레인 표면 영역 및 접합 깊이를 감소시키는 연구가 진행되고 있다. 마찬가지로, IC 기판의 트랜지스터 밀도를 증가시키기 위해 트랜지스터의 전체 크기를 감소시키는 연구가 계속되고 있다.
트랜지스터의 크기를 감소의 목적은 많은 원인에 의존한다. 그러나, IC 에서 트랜지스터간 및 금속층 간의 상호접속의 필요성은 크기 감소를 제한하는 적어도 하나의 원인으로 된다. 별도의 금속층으로부터 트랜지스터의 소스 또는 드레인의 접속은 전형적으로 그 위에 배치된 층간 유전체를 통과하는 비아(via)를 통해 형성된다. 알루미늄 등의 금속이 아래에 위치하는 소스 또는 드레인 영역에 접촉하도록 비아에 충전된다. 층간 유전체 표면에서 트렌치 또는 배선이 비아에 교차하고, 그 배선으로부터 비아를 통해 트랜지스터의 소스/드레인 표면에 전기적 소통이 행해진다. 포토리소그래픽 마스크, 에칭 프로세스, 및 위치 정렬에서의 고유한 분해능 오차 때문에, 비아의 직경이 어느 정도 작게 하는 것에 대한 제약이 있다. 미크론 이하의 크기의 비아에서도, 전기적 접속을 위해 비교적 큰 소스/드레인 표면 영역을 필요로 한다.
소스/드레인 영역의 표면 영역에 의존하지 않는 트랜지스터 상호접속 방법이 개발되면 유리하다.
IC 기판의 금속층간 상호접속이 트랜지스터의 소스/드레인 영역에 대해 직접 형성된다면 유리하다.
트랜지스터의 소스 및 드레인 영역을 감소시켜 소스 및 드레인 영역으로의접속에 대해 영향을 주지 않고 드레인 누설 전류를 최소화할 수 있으면 유리하다.
도1은 종래 기술의 CMOS 트랜지스터의 평면도이다.
도2는 종래 기술의 도1의 트랜지스터의 부분 단면도이다.
도3 내지 12는 본 발명에 따라 완성된 CMOS 상호접속의 형성공정을 나타낸 도면이다.
도13은 주위의 필드 산화물 영역을 통한 CMOS 상호접속의 형성 방법을 나타낸 공정도이다.
도14는 필드 산화물 영역에 걸쳐 트랜지스터 사이의 스트랩 상호접속을 형성하는 방법을 나타낸 공정도이다.
따라서, 본 방법은 적어도 소스/드레인 표면 영역을 갖는 제1 트랜지스터로부터 주위의 필드 산화물 영역에 걸쳐 상호접속을 형성하기 위한 것이다. 본 방법은,
a) 소스/드레인 표면 영역 및 그 주위의 필드 산화물 영역을 포함하는 실리콘-게르마늄 화합물과 같은 반도체막을 상기 트랜지스터상에 퇴적하는 공정;
b) 상기 소소/드레인 영역 및 필드 산화물의 선택된 인접 영역을 커버하는 고융점 금속층을 상기 반도체막상에 퇴적하는 공정; 및
c) 상기 반도체막 및 상기 고융점 금속을 어닐링하여, 상기 소스/드레인 표면 영역 및 상기 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 형성하는 공정을 포함한다. 그 주위의 필드 산화물 영역으로부터 상기 소스/드레인 영역에 대한 전기적 접속이 형성된다.
일반적으로, 상기 트랜시스터는 게이트 산화물층을 갖는 게이트 전극, 및 상기 소스/드레인 영역의 일부분상에 위치하는 제1 산화물 측벽을 포함한다. 다음, 공정 a)는 상기 게이트 전극 및 상기 제1 산화물 측벽상에 위치하는 반도체막을 퇴적하는 공정을 포함한다. 고융점 금속을 퇴적하기 전에, 산화물과 같은 절연층을 제1 반도체막상에 퇴적한다. 이 산화물층을 이방성 에칭시켜, 상기 소스/드레인 표면 영역, 게이트 전극 및 주위의 필드 산화물 영역상에 위치하는 산화물을 제거한다. 고지향성 이방성 에칭 프로세스 때문에, 게이트 전극 측벽으로부터 산화물이 제거되지 않아, 제2 측벽이 형성된다. 다음, 공정 b)는 상기 게이트 전극 및 상기 제2 측벽상에 위치하는 고융점 금속을 퇴적하는 공정을 포함한다. 공정 c)는 상기 트랜지스터를 어닐링하여 상기 반도체막이 노출된 실리사이드막을 형성하는 공정을 포함한다. 따라서, 실리사이드막은 제2 측벽상에 형성되지 않는다.
어닐링 후, 미반응의 고융점 금속, 상기 제2 측벽, 및 상기 제1 산화물 측벽상에 위치하는 상기 제1 반도체막을 제거한다. 상기 트랜지스터상에 유전체 중간층을 퇴적한다. 상기 유전체 중간층을 통해 상기 필드 산화물의 선택된 영역상에 위치하는 상기 실리사이드막에 콘택트 홀을 에칭한다. 상기 콘택트 홀내에 금속을 퇴적시켜, 트랜지스터 소스/드레인 영역과 상기 유전체 중간층의 표면 사이에 전기적 접속을 형성한다. 상기 방식으로, 상기 소스/드레인 영역의 크기에 관계없이 트랜지스터에 접속이 형성된다.
유사한 방식으로, 필드 산화물 영역에 걸쳐 동일한 금속층상에 제2 트랜지스터의 소스/드레인 영역과 제1 트랜지스터의 소스/드레인 영역 사이에 스트랩 상호접속이 형성된다. 공정 a)는 2개의 트랜지스터상에 반도체막을 퇴적하는 공정을 포함한다. 공정 b)에서 소스/드레인 표면 영역 및 그 사이에 위치하는 필드 산화물의 선택된 영역상에 고융점 금속을 퇴적한다. 공정 c)에서는 상기 반도체막 및 상기 고융점 금속을 어닐링하여 제2 트랜지스터의 소스/드레인, 제1 트랜지스터의 소스/드레인, 및 그 중간에 위치하는 필드 산화물의 선택된 영역상에 위치하는 실리사이드막을 형성한다. 상기 방식으로, 제1 트랜지스터로부터 제2 트랜지스터까지 전기적 상호접속이 그 사이에 위치하는 필드 산화물을 통해 형성된다. 예컨대,제1 트랜지스터의 드레인은 제2 트랜지스터의 소스에 접속된다.
CMOS 상호접속 및 프로세스에 의한 CMOS 상호접속 완성품이 제공된다. CMOS 상호접속은 소스/드레인 영역 및 소스/드레인 영역 주위의 필드 산화물 영역을 포함한다. 또한, CMOS 상호접속은 제1 산화물 측벽을 갖는 게이트 전극을 포함한다. 실리사이드막은 소스/드레인 표면 영역 및 필드 산화물의 선택된 인접 영역상에 위치한다. 상기 실리사이드층은 트랜지스터 및 그 주위의 필드 산화물 영역상에 위치하는 반도체막을 퇴적함으로써 형성된다. 이후, 절연층을 퇴적하고 이방성 에칭하여 제2 게이트 전극 측벽을 형성한다. 고융점 트랜지스터 및 필드 산화물의 선택된 인접 영역상에 퇴적하고 어닐링하여 실리사이드막을 형성한다. 제1 산화물 측벽상에 위치하는 미반응의 고융점 금속, 제2 산화물 측벽, 및 반도체막을 제거한다. 필드 산화물의 선택된 영역상에 위치하는 실리사이드막을 통해 트랜지스터 소스/드레인 표면 영역에 대한 전기적 접속이 형성된다.
도1은 CMOS 트랜지스터(종래기술)의 평면도이다. 트랜지스터(10)는 상부면 영역을 갖는 소스(12), 및 상부면 영역을 갖는 드레인(14)을 갖고 있다. 소스(12) 및 드레인(14)의 일부분상에 게이트 전극(16)이 위치한다. 게이트 전극(16)은 산화물 측벽(18)을 갖고 있고, 게이트 산화물층(20)상에 위치한다. 트랜지스터(10)는 필드 산화물 영역(22, 24)에 의해 포위되어 있다.
도2는 도1의 트랜지스터(10)의 부분 단면도이다(종래 기술). 트랜지스터(10) 및 필드 산화물 영역(22, 24)상에 유전체 중간층(26)이 위치하고 있다. 소스(12), 드레인(14) 및 게이트 전극(16)에 이르는 비아(28)가 유전체 중간층 내에서 에칭된다. 트랜지스터 활성 영역과 유전체 중간층(26)의 표면 사이에 전기적 접속을 형성하기 위해 비아(28)는 금속으로 충전된다. 절연체(26) 표면으로부터, 배선 또는 트렌치는 다른 전기적 성분에 접속된다(도시안됨). 소스/드레인(12, 14)의 전체 표면 영역은 비아 상호접속을 보장하기 위해 최소 크기보다 작아서는 안된다. 또한, 소스/드레인(12, 14)의 크기는 적어도 최소 드레인 누설 전류 및 최소 기생 용량이 되도록 한다.
도3 내지 도12는 본 발명의 완성 CMOS 상호접속의 형성 공정을 도시한다. 도3은 제1 트랜지스터(38) 및 인접하는 제2 트랜지스터(40)의 평면도이다. CMOS 상호접속은 제1 산화물 측벽(44)을 갖는 게이트 전극(42)을 포함한다. 제1 트랜지스터(38)는 전극(46) 및 결국 소스 영역으로 형성되는 그 아래에 위치하는 접합 영역을 포함한다. 마찬가지로, 전극(48)은 드레인 영역으로 된다. 이와 다르게, 영역(48)은 소스로 될 수 있고 영역(46)은 드레인으로 될 수 있다. 본 명세서에서 일반적으로, 영역(46,48,58,60)을 전극 또는 소스/드레인 영역으로서 칭한다. 필드 산화물 영역(50,52)은 소스/드레인 영역(46,48)을 포위하고 있다.
제2 트랜지스터(40)는 제1 산화물 측벽(56)을 갖는 게이트 전극(54)을 갖고 있다. 전극(58)은 소스 영역으로 형성되는 영역이고 전극(60)은 드레인 영역으로 형성된다. 이와 다르게, 전극(58)은 드레인으로 될 수 있고 전극(60)은 소스로 될 수 있다. 필드 산화물 영역(52,62)은 소스/드레인 영역(58, 60)을 포위하고 있다.
도4는 도3의 트랜지스터(38,40)의 부분 단면도이다. 5∼20 나노미터(nm) 정도의 두께를 갖는 게이트 산화물층(64)상에 게이트 전극(42)이 위치하고 있다. P형 도핑된 기판(68)상에 위치하도록 제1 트랜지스터(38)가 형성된다. N 웰(70)상에 위치하도록 제2 트랜지스터(40)가 형성된다.
벌크 실리콘, 절연체 상 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택된 트랜지스터(38, 40)에 의해, 상호접속이 형성된다. 종래 기술을 이용하여, 임계 전압 조정 이온 주입과 함께 웰(70)을 형성한다. 본 발명의 다른 양태에서, 웰(70)은 확산 또는 역행 고에너지 이온 주입으로부터 형성된다. 필드 산화물 영역(50,52,62)은 실리콘 국소 산화(LOCOS) 또는 얕은 트렌치 분리에 의해 형성된다. SOI 구조를 사용하는 경우, 본 기술 분야에서 주지한 바와 같이, 도핑된 웰을 형성하는 프로세스는 실리콘 섬(island) 에칭 및 임계 전압 조정 주입으로 대체된다.
일반적으로, 증착법에 의해 폴리실리콘을 퇴적하고, 도핑함으로써 게이트 전극(42,54)을 형성한다. 게이트 전극(42,54)의 두께는 200∼500 nm 정도이다.
도5는 반도체막(72) 층을 퇴적한 후 도4의 트랜지스터(38, 40)를 도시한다. 반도체막(72)은 트랜지스터(38, 40) 및 주위의 필드 산화물 영역(50,52,62)상에 위치한다. 분명히 하기 위해, 반도체막(72)을 사선으로 표시하고 있다. 반도체막(72)은 폴리실리콘 및 실리콘-게르마늄 화합물 SixGe1-x로 구성된 군으로부터 선택된다. 실리콘-게르마늄 화합물(SixGe1-x)에서, (x)는 0.5 내지 0.9의 범위내이다. 반도체막(72)은 50 내지 200 nm 범위의 두께(73)를 갖는다.
도6은 절연층(74)을 퇴적한 후 도5의 트랜지스터(38, 40)를 도시한다. 절연층(74)은 반도체막(72)상에 위치한다. 절연층(74)의 재료는 산화물 및 질화물로 구성된 군으로부터 선택된다. 본 발명의 일부 양태(도시안됨)에서, 반도체막(72)은 선택하지 않은 필드 산화물 영역(50,52,62)(후 공정에서 실리사이드막이 형성되지 않은 필드 산화물 영역)으로부터 에칭된다.
도7은 절연층(74)을 이방성 에칭한 후 도6의 트랜지스터(38, 40)를 도시한다. 이방성 에칭함으로써 제2 게이트 전극 측벽(76)을 형성한다. 플라즈마 에칭이 적합하다. 제1 측벽(44)(또는 56), 제2 측벽(76), 및 그 사이의 반도체막(72)은 결합 측벽 두께(77a)를 갖는다.
제조 프로세스의 현 시점에서, 이온 주입을 실시하여 소스/드레인 영역(46,48,58,60)(도3참조)과 관련된 활성 소스/드레인 영역을 형성한다. 분명하게 나타내도록, 1개의 전극 영역(48)만을 도시하고 있다. 예컨대, 제1 트랜지스터(38)가 NMOS 트랜지스터인 경우, 비소에 의한 N+ 이온 주입은 30 내지 60 keV의 에너지 수준, 5×1014내지 4×1015/cm2의 도즈량으로 실시된다. 제2 트랜지스터(40)가 PMOS 트랜지스터인 경우, BF2에 의한 P+ 이온 주입이 30 내지 60 keV의 에너지 수준, 및 5×1014내지 4×1015/cm2의 도즈량으로 실시된다. 도펀트의 확산은 800 내지 1000℃의 온도에서 20 내지 60분 동안 일어난다. NMOS 및 PMOS 트랜지스터를 도시하고 있지만, 본 발명은 특정한 트랜지스터 양식으로 제한되지 않는다. 얻어진 활성 소스/드레인 영역은 소스/드레인 영역(48)상에 위치하는 결합 측벽 두께(77a)의 약 2배인 소스/드레인 폭(77b)을 갖는다.
도8은 고융점 금속층(78)을 퇴적한 후 도7의 트랜지스터(38, 40)를 도시한다. 고융점 금속층(78)을 2중 사선으로 표시하고 있다. 고융점 금속층(78)은 반도체막(72)상에 퇴적되고, 소스/드레인 표면 영역(46,48,58,60) 및 선택된 필드 산화물(50,52,62) 인접 영역상에 퇴적된 반도체막(72)을 피복한다. 일반적으로, 고융점 금속층(78)은 전체 표면상에 등방적으로 퇴적된다. 다음, 고융점 금속층(78)이 바람직한 영역을 피복하도록 포토레지스트 마스크를 배치한다. 필드 산화물 영역 부분(50,62)과 같은 마스크에 의해 피복되지 않은 영역은 에칭 프로세스를 통해 제거된 고융점 금속층(78)을 갖는다. 고융점 금속(78)은 Ti, Co, W, Pt 및 Ni 등으로 구성된 군으로부터 선정된다.
도9는 어닐링 후 도8의 트랜지스터(38,40)를 도시한다. 트랜지스터(38,40)를 어닐링하여 실리사이드막(80)을 형성한다. 실리사이드막(80)은 소스/드레인 영역(46,48,58,60), 필드 산화물 영역(50,52,62)의 선택된 영역 및 게이트 전극(42,54)상에서, 고융점 금속층(78)이 반도체막(72)상에 위치하고 있는 영역(도8참조)에 형성된다. 고융점 금속층(78)이 반도체막(72)상에 위치하지 않은 영역에서는, 고융점 금속층(78)이 미반응 상태 그대로이다. 실리사이드막(80)은 2∼10Ω/평방인치의 저항률(임의의 치수 또는 단위계의 평방에 대해 일정한 저항률을 가짐)을 갖는다. 실리사이드막(80)은 40 내지 200 nm 범위의 두께(81)를 갖는다. 본 발명의 일부 양태에서, 어닐링은 2개의 어닐링 소공정을 포함한다. 제1 소공정은 450 내지 650℃의 온도에서 어닐링하는 공정을 포함한다. 제2 소공정은 700 내지 900℃의 온도에서 어닐링을 하는 공정을 포함한다. 본 발명의 일부 양태에서, 어닐링 후 미반응의 반도체막(72) 층은 실리사이드막(80)의 아래에 위치한다. 본 발명의 다른 양태에서, 반도체막(72)은 어닐링 프로세스 중에 완전 소비된다(도시안됨). 실리사이드막(80)은 필드 산화물 영역(50,52,62)에서 소스/드레인 영역(46,48,58,60)으로 전기적 소통을 가능하게 한다.
도10은 에칭 프로세스 후 도9의 트랜지스터(38,40)를 도시한다. 제1 산화물 측벽(44, 56)상에 위치하는 미반응의 고융점 금속층(78), 제2 측벽(76) 및 미반응의 반도체막(72)이 전부 제거된다. 통상적으로, 이들 3개의 재료는 3개의 다른 에칭 프로세스에 의해 제거된다. 따라서 절연체 재료(74)(도6참조) 및 제2 게이트 전극 측벽(76)이 산화물인 경우, 완충화 히드로플루오라이드(BHF) 에칭을 사용하여 제2 게이트 전극 측벽(76)을 제거하고, NH3OH: H2O2: H2O 용액을 사용하여 반도체막(72)을 제거한다. 절연체 재료(74) 및 제2 게이트 전극 측벽(76)이 질화물인 경우, 인산을 사용하여 제2 게이트 전극 측벽(76)을 제거하고, NH3OH: H2O2: H2O 용액을 사용하여 반도체막(72)을 제거한다. 인접하는 필드 산화물(50,52,62)의 선택된 영역으로부터 소스/드레인 영역(46,48,58,60)으로의 전기적 소통이 달성된다.
도11은 유전체 중간층(82)을 퇴적한 후 도10의 트랜지스터(38,40)를 도시한다. 유전체 중간층(82)은 상부면(83)을 갖고, 소스/드레인 영역(46,48,58,60)상에 위치한다. 유전체 중간층(82)은 주위의 필드 산화물 영역(50,52,62)상에도 위치한다. 유전체 중간층 표면(83)으로부터 유전체 중간층(82)을 통해, 선택된 필드 산화물(50,62)의 인접 영역상에 위치하는 실리사이드막(80)까지 콘택트 홀(84)이 패터닝된다. 콘택트 홀(84) 내에 금속(86)이 퇴적되어, 실리사이드막(80)과 함께 유전체 중간층 표면(83)으로부터 소스/드레인 영역(77)으로 전기적 상호 접속이 형성된다.
도12는 도10의 트랜지스터(38,40)의 평면도이다. 이 평면도에서 제1 CMOS 트랜지스터(38) 및 제2 CMOS 트랜지스터(40) 사이의 스트랩 상호 접속이 가장 잘 도시되어 있다. 소스와 같은 제2 트랜지스터(40)의 제1 전극(58) 및 드레인과 같은 제1 트랜지스터(38)의 제2 전극(48) 사이에, 필드 산화물 영역(52)이 위치하고 있다. 실리사이드막(80)의 절취 부분으로부터 그 아래에 위치하는 전극(48, 58)이 보인다. 본 방법은 트랜지스터의 소스, 드레인 및 게이트 전극을 다른 임의의 트랜지스터의 소스, 드레인 또는 게이트 전극에 접속시키는데 적용할 수 있다. 본 방법은 셀 크기를 감소시키는 SRAM 구성의 제조시에 특히 유용하다. 도3 내지 도10에 도시되고 상술한 바와 같이, 실리사이드막(80)은 제2 트랜지스터(40)의 제1 전극(58)으로부터 제1 트랜지스터(38)의 제2 전극(48) 및 그 사이에 위치하는 필드 산화물 영역(52)의 선택된 영역상에 위치하고 있다. 즉, 실리사이드막(80)은 상기 필드 산화물 영역(52)의 선택된 영역을 통해 상기 제1 전극(58)으로부터 상기 제2 전극(48)상에 위치한다. 실리사이드막(80)은 반도체막(72) 층을 트랜지스터(38,40) 및 상기 필드 산화물 영역(52)상에 퇴적함으로써 형성된다. 다음, 반도체막(72)상에 절연층(74)을 퇴적하고, 이방성 에칭하여 제2 게이트 전극 측벽(76)을 형성한다. 고융점 금속층(78)은 트랜지스터(38,40), 및 사이에 위치하는 필드 산화물의 선택된 영역(52)상에 위치한다. 트랜지스터(38,40)를 어닐링하여 실리사이드막(80)을 형성한다. 에칭을 실시하여 제1 산화물 측벽(44, 56)상에 위치하는 미반응의 고융점 금속(78), 제2 측벽(76) 및 반도체막(72)을 제거한다. 상기 방식으로, 제1 트랜지스터(38)로부터 제2 트랜지스터(40)까지 그 사이에 위치하는 필드 산화물 영역(52)을 통해 전기적 접속을 형성한다.
다시 도12를 참조하면, 실리사이드막(80)은 본 발명의 상이한 양태에 따라 다른 폭(90)을 갖는다. 도12에서, 폭(90)은 소스/드레인 영역(46,48,58,60)의 폭과 거의 같은 것으로 도시되어 있다. 이와 다르게, 고융점 금속(78)을 소스/드레인 영역(46,48,58,60)의 선택된 영역상에 퇴적함으로써, 보다 좁은 폭(90)을 형성한다(도시안됨). 스트랩 상호 접속은 제1 트랜지스터의 소스 및 제2 트랜지스터의 드레인 사이의 접속에 한정되지 않는다. 상술한 바와 같이, 임의의 트랜지스터 활성 영역으로부터 동일한 금속층 상의 임의의 다른 활성 영역으로 접속이 형성된다. 마찬가지로, 본 발명의 일부 양태에서 다수의 트랜지스터가 접속되어 있고, 또한 본 발명의 접속은 스트랩 접속 및 비아 접속의 조합으로 사용된다.
도13은 주위의 필드 산화물 영역을 통한 CMOS 상호 접속을 형성하는 방법을 나타낸 공정도이다. 이 상호 접속 방법은 벌크 실리콘, 절연체상의 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택된 트랜지스터에 대해 적용할 수 있다. 공정(100)에서, 적어도 소스/드레인 영역을 갖는 제1 트랜지스터를 제공한다. 공정(102)에서는, 트랜지스터의 소스/드레인 영역 및 그 주위의 필드 산화물 영역을 포함하고 트랜지스터상에 위치하는 반도체막을 퇴적한다.공정(102)은 폴리실리콘 및 실리콘-게르마늄 화합물 SixGe1-x로 구성된 군으로부터 선택된 반도체막을 포함한다. 본 발명의 일부 양태에서, SixGe1-x에서 x는 0.5 내지 0.9이다. 공정(102)은 두께가 약 50 내지 200 nm인 반도체막을 포함한다.
공정(104)에서, 소스/드레인 영역 및 필드 산화물의 선택된 인접 영역상에 먼저 퇴적된 반도체막을 피복하면서, 반도체막상에 위치하는 고융점 금속층을 퇴적한다. 고융점 금속은 Ti, Co, W, Pt 및 Ni로 구성된 군으로부터 선택된다. 공정(106)에서, 공정(102)에서 퇴적된 반도체막 및 공정(104)에서 퇴적된 고융점 금속을 어닐링함으로써, 소스/드레인 영역 및 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 형성한다. 이 실리사이드층은 40 내지 200 nm의 두께 및 2 내지 10 Ω/평방인치의 저항률을 갖는다. 일반적으로, 실리사이드층이 두꺼울수록 저항률이 낮아진다. 공정(108)은 완성품이고, 주위의 필드 산화물 영역으로부터 소스/드레인 영역 사이에 전기적 상호접속이 형성되어 소스/드레인 영역의 크기가 최소화된다.
본 발명의 일부 양태에서, 게이트 전극 및 그 아래에 위치하는 게이트 산화물층 및 제1 산화물 측벽을 형성하는 공정(102)에 우선하는 공정(도시안됨)을 실시한다. 게이트 전극은 소스/드레인 영역의 일부분상에 위치한다. 다음, 공정(104)은 게이트 전극 및 제1 산화물 측벽상에 위치하는 반도체막을 퇴적하는 공정을 포함한다.
본 발명의 일부 양태에서, 공정(102)에 이은 다른 공정을 실시한다.공정(102a)에서, 산화실리콘(산화물) 및 질화실리콘(질화물)으로 구성된 군으로부터 선택된 절연체 층을 반도체막상에 퇴적한다. 공정(102b)에서, 공정(102a)에서 퇴적된 절연체에 대해 이방성 에칭을 실시하여 소스/드레인 영역, 게이트 전극 및 주위의 필드 산화물 영역상의 절연체가 제거되지만, 게이트 전극 측벽은 제거되지 않는다. 상기 방식으로, 제2 측벽이 형성된다. 다음, 공정(104)은 게이트 전극 및 제2 측벽상에 위치하는 고융점 금속층을 퇴적하는 공정을 포함한다. 공정(106)은 트랜지스터를 어닐링함으로써, 공정(102b)에서 게이트 전극은 포함하지만, 제2 측벽은 포함하지 않는, 반도체막이 노출된 영역에서 트랜지스터상에 위치하는 실리사이드막을 형성하는 공정을 포함한다.
본 발명의 일부 양태에서, 공정(102b)의 제1 측벽 및 제2 측벽, 및 그 사이에 위치하는 공정(102)에서 퇴적된 반도체막은 결합 측벽 두께를 갖는다. 다음, 공정(102b)에 이은 다른 공정을 실시한다. 공정(102c)(도시안됨)에서, 소스/드레인 영역을 도핑 및 어닐링하여 소스/드레인 영역상에 위치하는 결합 측벽 두께의 약 2배의 소스/드레인 폭을 갖는 활성 소스/드레인 영역을 형성한다.
본 발명의 일부 양태에서, 공정(106)에 이은 다른 공정이 실시된다. 공정(106a)에서, 제2 측벽상에 위치하는 미반응의 고융점 금속, 제2 측벽 자체 및 제1 산화물 측벽상에 위치하는 반도체막을 제거한다. 공정(102a)에서 퇴적된 절연체가 산화물인 경우, 공정(106a)은 완충화 히드로플루오라이드(BHF)를 사용하여 제2 게이트 전극 측벽을 에칭하는 것을 포함한다. 공정(102b)에서 퇴적된 절연체가 질화물인 경우, 공정(106a)은 인산을 사용하여 제2 게이트 전극 측벽을 에칭하는 것을 포함한다. NH3OH: H2O2: H2O 용액을 사용하여 반도체막을 제거한다.
공정(016b)에서, 유전체 중간층을 상부면이 트랜지스터상에 위치하도록 퇴적한다. 공정(106c)에서, 유전체 중간층을 에칭하여 유전체 중간층의 상부면으로부터 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막까지 콘택트 홀을 형성한다. 공정(106d)에서, 콘택트 홀내로 금속을 퇴적시켜 유전체 중간층의 표면으로부터 소스/드레인 영역까지 전기적 접속을 형성한다. 상기 방식으로, 소스/드레인 영역의 크기에 관계없이 상호접속이 형성된다.
본 발명의 일부 양태에서, 공정(106)은 2개의 어닐링 소공정(도시안됨)을 포함한다. 제1 소공정은 450 내지 650℃의 온도에서 어닐링하는 공정을 포함한다. 제2 소공정은 700 내지 900℃의 온도에서 어닐링하는 공정을 포함한다.
도14는 필드 산화물 영역에 걸쳐 트랜지스터 간에 스트랩 상호 접속을 형성하는 방법을 나타내는 공정도이다. 공정(200)은 적어도 소스 영역과 같은 제1 전극을 갖는 제2 트랜지스터, 드레인 영역과 같은 제2 전극을 갖는 제1 트랜지스터 및 상기 2개의 트랜지스터를 적어도 부분적으로 포위한 필드 산화물 영역을 포함한다. 본 방법은 소스를 드레인에 접속하는 것으로 한정되지 않는다. 본 방법은 1개의 트랜지스터의 소스, 드레인 및 게이트 전극과 임의의 다른 트랜지스터의 소스, 드레인 및 게이트 전극 접속시키는 것에 적용할 수 있다. 공정(202)에서, 반도체막을 제2 트랜지스터의 제1 전극, 제1 트랜지스터의 제2 전극 및 주위의 필드 산화물 영역을 포함하는 트랜지스터상에 퇴적한다. 공정(204)에서, 제1 및 제2 전극 및 2개의 트랜지스터 사이에 위치하는 필드 산화물의 선택된 영역상에 미리 퇴적되고 또 피복하는 반도체막을 포함하고, 반도체막상에 위치하는 고융점 금속층을 퇴적한다. 즉, 제2 트랜지스터의 제1 전극과 제1 트랜지스터의 제2 전극 사이에 위치하는 필드 산화물 영역이다. 공정(206)에서, 공정(202)에서 퇴적된 반도체막 및 공정(204)에서 퇴적된 고융점 금속을 어닐링함으로써, 제2 트랜지스터의 제1 전극, 제1 트랜지스터의 제2 전극 및 그 사이에 위치하는 필드 산화물의 선택된 영역상에 실리사이드막을 형성한다. 공정(208)은 완성품이고, 제1 트랜지스터로부터 제2 트랜지스터까지의 필드 산화물에 걸쳐 전기적 상호 접속이 형성되어 있다. 이와 다르게, 제1 트랜지스터의 임의의 활성 영역으로부터 제2 트랜지스터의 임의의 활성 영역까지 스트랩 접속이 형성될 수 있다. 또한, 본 발명의 일부 양태에서, 2개 이상의 트랜지스터 활성 영역에 대해 스트랩 접속이 형성된다.
상술한 상호접속 및 상호접속 방법의 변형예에서, 제1 트랜지스터의 게이트 전극 및 제2 트랜지스터의 전극 사이에 실리사이드막을 형성한다. 다음, 제1 트랜지스터의 소스/드레인 영역에 인접하지 않은 게이트 전극의 영역이 접속을 위해 선택된다. 이 선택된 접속 부위에 제2 측벽이 형성되지 않음으로써, 게이트 전극으로부터 제1 측벽을 넘어 인접하는 필드 산화물 영역에 걸쳐 제2 트랜지스터 전극까지 실리사이드막이 형성된다.
본 발명에 의하면, 작은 소스/드레인 표면 영역을 가능하게 하는 트랜지스터 상호접속이 제공된다. 이러한 상호 접속은 스트랩 접속 및 비아 접속 모두에 적용할 수 있다. 실리사이드막을 소스/드레인 영역으로부터 필드 산화물까지 형성함으로써, 소스/드레인 영역의 표면 영역이 인접하는 필드 산화물 영역으로 확장된다. 필드 산화물을 피복한 실리사이드로 전기적으로 접촉함으로써, 동일한 금속층상에서의 상호 접속이 형성되거나 또는 다른 금속층으로 상호접속이 형성된다. 소스/드레인 영역은 실리사이드막을 수용할 만큼 충분히 크기만 하면 된다. 작은 소스 및 드레인 영역을 갖는 트랜지스터는 보다 작은 드레인 누설 전류 및 더 적은 기생 용량을 갖는다. 본 발명의 다른 변형예 및 다른 실시형태가 당업자에 의해 실시될 수 있을 것이다.

Claims (41)

  1. 적어도, 소스/드레인 영역을 갖는 제1 트랜지스터로부터 주위의 필드 산화물 영역을 통해 상호접속을 형성하는 방법에 있어서,
    a0) 게이트 전극을 그의 아래에 위치하는 게이트 산화물층 및 상기 소스/드레인 영역의 일부분상에 위치하는 제1 산화물 측벽과 함께 형성하는 공정
    a) 게이트 전극, 제1 산화물 측벽, 소스/드레인 영역 및 그 주위의 필드 산화물 영역을 포함하여, 상기 트랜지스터상에 반도체막을 퇴적하는 공정;
    a1) 상기 제1 반도체막상에 절연체 층을 퇴적하는 공정;
    a2) 공정 a1)에서 퇴적된 절연체를 이방성 에칭하여 상기 소스/드레인 영역, 게이트 전극, 및 주위의 필드 산화물 영역상에 위치하는 절연체는 제거되지만, 상기 게이트 전극 측벽으로부터는 절연체가 제거되지 않음으로써, 제2 측벽을 형성하는 공정;
    b) 상기 반도체막상에 고융점 금속층을 퇴적하여, 상기 소스/드레인 영역, 게이트 전극, 제2 측벽 및 필드 산화물의 선택된 인접 영역을 덮는 공정;
    c) 공정 a)에서 퇴적된 상기 반도체막 및 상기 공정 b) 에서 퇴적된 상기 고융점 금속을 어닐링하여, 상기 소스/드레인 영역 및 상기 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 형성함으로써, 그 주위의 필드 산화물 영역으로부터 상기 소스/드레인 영역에 대한 전기적 접속을 형성하여 소스/드레인 영역의 크기를 최소화하는 공정을 포함하며,
    상기 공정 c)는 상기 트랜지스터를 어닐링함으로써 상기 공정 a2)에서 제1반도체막이 노출된 게이트전극을 포함하지만 제2측벽은 포함하지 않는 영역에서 상기 트랜지스터 상에 위치하는 실리사이드막을 형성하는 것을 특징으로 하는 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 공정 c) 이후에,
    d) 상기 제2 측벽상에 위치하는 미반응의 고융점 금속, 제2 측벽, 및 상기 제1 산화물 측벽상에 위치하는 반도체막을 제거하는 공정을 더 포함하는 방법.
  5. 제 4항에 있어서, 공정 d) 이후에,
    e) 상기 트랜지스터상에 상부표면을 갖는 유전체 중간층을 퇴적하는 공정;
    f) 유전체 중간층을 에칭하여, 유전체 중간층의 상부표면으로부터 필드 산화물의 선택된 영역상에 위치하는 상기 실리사이드막까지 콘택트 홀을 형성하는 공정; 및
    g) 콘택트 홀내에 금속을 퇴적시켜 유전체 중간층의 표면으로부터 소스/드레인 영역까지 전기적 상호접속을 형성함으로써, 소스/드레인 영역의 크기에 관계없이 상호접속을 형성하는 공정을 더 포함하는 방법.
  6. 제 1항에 있어서, 공정 a)가 폴리실리콘 및 SixGe1-x로 구성된 군으로부터 선택된 반도체막인 것을 포함하는 방법.
  7. 제 6항에 있어서, SixGe1-x에서 x가 0.5 내지 0.9의 범위내인 방법.
  8. 제 1항에 있어서, 상기 트랜지스터가 벌크 실리콘, 절연체상의 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택되는 방법.
  9. 제 1항에 있어서, 공정 a)가 50 내지 200 나노미터(nm) 범위의 두께를 갖는 반도체막을 퇴적하는 공정을 포함하는 방법.
  10. 제 4항에 있어서, 공정 a1)이 산화물 및 질화물로 구성된 군으로부터 선택된 절연체를 퇴적하는 것을 포함하는 방법.
  11. 제 10항에 있어서, 공정 a1)이 산화물 절연체를 퇴적하는 것을 포함하고, 공정 d)가 완충화 히드로플루오라이드(BHF) 에칭을 사용하여 상기 제2 게이트 전극 산화물 측벽을 제거하고 NH3OH: H2O2: H2O 용액을 사용하여 상기 반도체막을 제거하는 것을 포함하는 방법.
  12. 제 10항에 있어서, 공정 a1)이 질화물 절연체를 퇴적하는 것을 포함하고, 공정 d)는 인산을 사용하여 상기 제2 게이트 전극 산화물 측벽을 제거하고, NH3OH: H2O2: H2O 용액을 사용하여 상기 제1 반도체막을 제거하는 것을 포함하는 방법.
  13. 제 1항에 있어서, 공정 b)가 Ti, Co, W, Pt 및 Ni로 구성된 군으로부터 선택된 고융점 금속을 포함하는 방법.
  14. 제 1항에 있어서, 공정 c)가 40 내지 200 nm 범위의 두께를 갖는 실리사이드층을 형성하는 것을 포함하는 방법.
  15. 제 1항에 있어서, 공정 c)가 2 내지 10 Ω/평방인치 범위의 저항률을 갖는 실리사이드층을 형성하는 것을 포함하는 방법.
  16. 제 1항에 있어서, 공정 c)가 2개의 어닐링 소공정을 포함하고, 제1 소공정은 450 내지 650℃ 범위의 온도에서 어닐링을 실시하는 것을 포함하고, 제2 소공정은 700 내지 900℃ 범위의 온도에서 어닐링을 실시하는 것을 포함하는 방법.
  17. 제 1항에 있어서, 상기 제1 측벽, 공정 a2)의 상기 제2 측벽, 및 공정 a)에서 퇴적된 상기 반도체막이 결합 측벽 두께를 갖고, 공정 a2) 이후에:
    a3) 소스/드레인 영역을 도핑 및 어닐링하여 상기 소스/드레인 영역상에 위치하는 결합 측벽의 두께의 약 2배의 소스/드레인 폭을 갖는 활성 소스/드레인 영역을 형성하는 공정을 더 포함하는 방법.
  18. 적어도, 제1 전극을 갖는 제2 트랜지스터로부터 제2 전극을 갖는 제1 트랜지스터까지의 필드 산화물 영역에 걸쳐 스트랩 상호접속을 형성하는 방법에 있어서,
    a0) 게이트 전극을 그의 아래에 위치하는 게이트 산화물층 및 상기 소스/드레인 영역의 일부분상에 위치하는 제1 산화물 측벽과 함께 형성하는 공정
    a) 게이트 전극, 제1 산화물 측벽, 상기 제1 전극 및 제2 전극과 주위의 필드 산화물 영역을 포함하여, 상기 트랜지스터상에 반도체막을 퇴적하는 공정;
    a1) 상기 제1 반도체막상에 절연체 층을 퇴적하는 공정;
    a2) 공정 a1)에서 퇴적된 절연체를 이방성 에칭하여 상기 소스/드레인 영역, 게이트 전극, 및 주위의 필드 산화물 영역상에 위치하는 절연체는 제거되지만, 상기 게이트 전극 측벽으로부터는 절연체가 제거되지 않음으로써, 제2 측벽을 형성하는 공정;
    b) 상기 반도체막상에 고융점 금속층을 퇴적하여, 게이트 전극, 제2 측벽, 상기 제1 전극과 제2 전극 및 그 사이에 위치하는 필드 산화물의 선택된 영역을 덮는 공정;
    c) 공정 a)에서 퇴적된 상기 반도체막 및 상기 공정 b) 에서 퇴적된 상기 고융점 금속을 어닐링하여, 상기 제2 트랜지스터의 제1 전극, 상기 제1 트랜지스터의 제2 전극 및 그 사이에 위치하는 필드 산화물의 선택된 영역상에 실리사이드막을 형성함으로써, 제1 트랜지스터로부터 제2 트랜지스터까지 그 사이에 위치하는 필드 산화물에 걸쳐 전기적 상호접속을 형성하는 공정을 포함하고,
    상기 공정 c)는 상기 트랜지스터를 어닐링함으로써 상기 공정 a2)에서 제1반도체막이 노출된 게이트전극을 포함하지만 제2측벽은 포함하지 않는 영역에서 상기 트랜지스터 상에 위치하는 실리사이드막을 형성하는 것을 특징으로 하는 방법.
  19. 삭제
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  26. 소스/드레인 영역;
    상기 소스/드레인 영역 주위의 필드 산화물 영역;
    제1 산화물 측벽을 갖는 게이트 전극;
    상기 소스/드레인 영역 및 상기 주위의 필드 산화물 영역의 선택된 인접 영역상에 위치하는 실리사이드막을 포함하고,
    상기 실리사이드막은 트랜지스터 및 상기 주위의 필드 산화물 영역상에 위치하는 반도체막의 층을 퇴적하고, 제1 반도체막상에 절연층을 퇴적하고 이 절연층을 이방성 에칭하여 제2 게이트 전극 측벽을 형성하고, 상기 반도체막상에 고융점 금속층을 퇴적하고, 상기 소스/드레인 영역 및 상기 필드 산화물의 선택된 인접 영역상에 퇴적된 상기 반도체막을 피복하고, 트랜지스터를 어닐링하여 실리사이드막을 형성하고, 미반응의 고융점 금속, 제2 산화물 측벽 및 상기 제1 산화물 측벽상에 위치하는 반도체막을 제거하도록 에칭함에 의해 형성되어, 필드 산화물의 선택된 인접 영역으로부터 상기 소스/드레인 영역까지 전기적 상호접속을 형성하며,
    상기 소스/드레인 및 필드 산화물의 선택된 인접 영역상에 위치하는, 표면을 갖는 유전체 중간층;
    상기 유전체 중간층의 표면으로부터 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막까지 유전체 중간층을 통해 패터닝된 콘택트 홀; 및
    상기 유전체 중간층의 표면으로부터 상기 소스/드레인 영역까지 상기 실리사이드막에 의해 전기적 상호접속을 형성하도록 콘택트 홀내에 배치된 금속을 더 포함하는 CMOS 상호접속.
  27. 삭제
  28. 제 26항에 있어서, 상기 제1 반도체막이 폴리실리콘 및 SixGe1-x로 구성된 군으로부터 선택되는 CMOS 상호접속.
  29. 제 28항에 있어서, SixGe1-x에서 x가 0.5 내지 0.9의 범위내인 CMOS 상호접속.
  30. 제 26항에 있어서, 상기 트랜지스터가 벌크 실리콘, 유전체상 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택되는 CMOS 상호접속.
  31. 제 26항에 있어서, 상기 반도체막이 50 내지 200 나노미터(nm) 범위의 두께를 갖는 CMOS 상호접속.
  32. 제 26항에 있어서, 상기 절연층의 재료가 산화물 및 질화물로 구성된 군으로부터 선택되는 CMOS 상호접속.
  33. 제 32항에 있어서, 상기 절연층은 산화물이고, 상기 제2 게이트 전극 산화물 측벽은 BHF 에칭을 사용하여 제거되고, 상기 반도체막은 NH3OH: H2O2: H2O 용액을 사용하여 제거되는 CMOS 상호접속.
  34. 제 32항에 있어서, 상기 절연층은 질화물이고, 상기 제2 게이트 전극 질화물 측벽은 인산을 사용하여 제거되고, 상기 반도체막은 NH3OH: H2O2: H2O 용액을 사용하여 제거되는 CMOS 상호접속.
  35. 제 26항에 있어서, 상기 고융점 금속이 Ti, Co, W, Pt 및 Ni로 구성된 군으로부터 선택된 CMOS 상호접속.
  36. 제 26항에 있어서, 상기 실리사이드막이 40 내지 200 nm 범위의 두께를 갖는 CMOS 상호접속.
  37. 제 26항에 있어서, 상기 실리사이드막이 2 내지 10 Ω/평방인치 범위의 저항률을 갖는 CMOS 상호접속.
  38. 제 26항에 있어서, 상기 어닐링이 2개의 어닐링 소공정을 포함하고, 제1 소공정은 450 내지 650℃ 범위의 온도에서 어닐링을 실시하는 것을 포함하고 제2 소공정은 700 내지 900℃ 범위의 온도에서 어닐링을 실시하는 것을 포함하는 CMOS 상호접속.
  39. 제 26항에 있어서, 상기 제1 측벽, 상기 제2 측벽 및 상기 반도체막이 결합 측벽 두께를 갖고, 제2 측벽이 형성된 후에 상기 소스/드레인 영역이 도핑 및 어닐링에 의해 상기 소스/드레인 영역상에 위치하는 상기 결합 측벽 두께의 약 2배의 소스/드레인 폭을 갖는 활성 소스/드레인 영역을 형성하는 CMOS 상호접속.
  40. 제1 및 제2 CMOS 트랜지스터 사이의 스트랩 상호접속에 있어서:
    적어도 제2 트랜지스터의 제1 전극 및 적어도 제1 트랜지스터의 제2 전극;
    제1 트랜지스터의 상기 제1 전극과 제2 트랜지스터의 드레인 영역 사이에 위치하는 필드 산화물 영역;
    제1 산화물 측벽을 갖는 제1 및 제2 트랜지스터 게이트 전극;
    제2 트랜지스터의 제1 전극으로부터 제1 트랜지스터의 제2 전극까지 및 그 사이에 위치하는 필드 산화물의 선택된 영역상에 위치하는 실리사이드막을 포함하고, 상기 실리사이드막은 트랜지스터 및 필드 산화물 영역상에 반도체막의 층을 퇴적하고, 상기 반도체막상에 절연층을 퇴적하고 그 절연층을 이방성 에칭하여 제2 게이트 전극 측벽을 형성하고, 트랜지스터 및 상기 필드 산화물의 선택된 영역상에 고융점 금속층을 퇴적하고, 트랜지스터를 어닐링하여 실리사이드막을 형성하고, 상기 제1 산화물 측벽상에 위치하는 미반응의 고융점 금속, 상기 제2 측벽 및 상기 반도체막을 제거하도록 에칭함에 의해 형성되어, 제1 트랜지스터로부터 제2 트랜지스터까지 상기 필드 산화물 영역에 걸쳐 전기적 접속이 형성되고,
    상기 소스/드레인 및 필드 산화물의 선택된 인접 영역상에 위치하는, 표면을 갖는 유전체 중간층;
    상기 유전체 중간층을 통해 패터닝되어 상기 유전체 중간층 표면으로부터 상기 필드 산화물의 선택된 인접 영역상에 위치하는 상기 실리사이드막에 이르는 콘택트 홀; 및
    상기 유전체 중간층의 표면으로부터 상기 소스/드레인 영역까지 상기 실리사이드막에 의해 전기적 상호접속을 형성하도록 콘택트 홀내에 배치된 금속을 더 포함하는 스트랩 상호접속.
  41. 삭제
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