JP2004047608A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】不要なシリサイドの形成を回避するとともに接合リーク電流の低減が可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板の表面内に配設された、素子領域を分離する素子分離絶縁膜を含む。素子領域の半導体基板上には、ゲート絶縁膜を介してゲート電極が配設される。半導体基板の表面内には、ゲート電極の下の領域を挟むように１対のソース／ドレイン領域が形成される。シリサイド膜は、ソース／ドレイン領域の表面上に配設され、素子分離絶縁膜上まで延在する。素子分離絶縁膜上とシリサイド膜上とには、層間絶縁膜が配設される。コンタクトホールは、層間絶縁膜を貫通してシリサイド膜に達し、一端及び他端がシリサイド膜上及び素子分離絶縁膜上にそれぞれ位置する。また、コンタクトホールは底部で且つ素子分離絶縁膜の上部において一端がシリサイド膜の端部と接する溝部を有する。配線層がコンタクトホールの内部に配設される。
【選択図】 図１
【解決手段】半導体装置は、半導体基板の表面内に配設された、素子領域を分離する素子分離絶縁膜を含む。素子領域の半導体基板上には、ゲート絶縁膜を介してゲート電極が配設される。半導体基板の表面内には、ゲート電極の下の領域を挟むように１対のソース／ドレイン領域が形成される。シリサイド膜は、ソース／ドレイン領域の表面上に配設され、素子分離絶縁膜上まで延在する。素子分離絶縁膜上とシリサイド膜上とには、層間絶縁膜が配設される。コンタクトホールは、層間絶縁膜を貫通してシリサイド膜に達し、一端及び他端がシリサイド膜上及び素子分離絶縁膜上にそれぞれ位置する。また、コンタクトホールは底部で且つ素子分離絶縁膜の上部において一端がシリサイド膜の端部と接する溝部を有する。配線層がコンタクトホールの内部に配設される。
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にソース、ドレイン拡散層の一部にシリサイド膜が形成されたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子に関する。
【０００２】
【従来の技術】
ＭＩＳ型ＦＥＴ等のトランジスタを有する半導体装置は、トランジスタが形成される領域（以下、トランジスタ領域と称する）、及びコンタクトが形成される領域（以下、コンタクト領域と称する）を有する。コンタクトは、トランジスタと配線とを電気的に接続する。トランジスタ領域とコンタクト領域との境界は、所定の余裕を持って形成される。この余裕は、フォトリソグラフィ工程における露光の際に、マスクパターンのズレによる不具合を回避するために設けられる。なお、以下、ＭＩＳ型ＦＥＴには、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴが含まれる。
【０００３】
近時、半導体装置の微細化が進んでいる。これに伴い、トランジスタ領域及びコンタクト領域が半導体装置の面積を占める割合が増加している。これらの領域の割合が増加することにより、トランジスタ領域とコンタクト領域の境界部に、余裕を持たせることが困難となっている。このため、余裕を持たせることなくトランジスタのゲート電極やソース及びドレイン電極にコンタクトを形成する技術が要求される。この技術は、いわゆるボーダレスコンタクトと呼ばれる。
【０００４】
図９〜図１２は、ボーダレスコンタクトを用いた、トランジスタの従来の製造工程を順に示している。
【０００５】
図９に示すように、半導体基板１０１の表面内に、シリコン酸化膜による素子分離絶縁膜１０２、ウェル拡散層１０３が形成される。次に、ゲート絶縁膜１１２、ゲート電極１１３、第１側壁絶縁膜１１５からなるゲート構造が形成される。次に、不純物が注入されることにより、ウェル拡散層１０３の表面に第２拡散領域１２２が形成される。
【０００６】
次に、図１０に示すように、第１側壁絶縁膜１１５の周囲に第２側壁絶縁膜１１６が形成される。次に、不純物が注入されることにより、第１拡散領域１２１が形成される。次に、公知のサリサイド工程を用いて、ゲート電極１１３及び第１拡散領域１２１の表面にシリサイド膜１１４ａ、１１４ｂがそれぞれ形成される。
【０００７】
次に、図１１に示すように、半導体基板１上の全面に、シリコン酸化膜等の層間絶縁膜１３１が形成される。次に、フォトリソグラフィ工程及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、コンタクトホール１３４が形成される。このエッチングの際、コンタクトホール１３４の位置に対応する位置に開口を有するマスクが用いられる。
【０００８】
次に、図１２に示すように、コンタクトホール１３４の内壁上に、チタン膜、窒化チタン膜からなる積層膜が形成される。次に、この積層膜を介してコンタクトホール１３４がタングステン膜により埋め込まれる。この結果、コンタクト１３２が形成される。次に、配線層１３３が適宜形成される。
【０００９】
【発明が解決しようとする課題】
ところで、リソグラフィ工程及びエッチングの際に、マスクの位置にズレが生じることがある。このズレが発生した結果、コンタクトホール１３４を形成する工程において、マスクの開口が素子分離絶縁膜１０２上に亘る場合がある。
【００１０】
ここで、上記したようにコンタクトホール１３４はエッチングにより形成される。また、層間絶縁膜１３１及び素子分離絶縁膜１０２は、ともにシリコン酸膜により構成される。このため、コンタクトホール１３４を形成するためのエッチングの際、素子分離絶縁膜１０２が一部除去される場合が生じる。この結果、場所によって、図１１に示すように溝１４１が形成されてしまうことがある。
【００１１】
シリコン酸化膜に対応するＲＩＥの選択比では、コバルトからなるシリサイド膜１１４ｂはエッチングされない。したがって、典型的には、溝１４１は素子分離絶縁膜１０２のうち、シリサイド膜１１２ｂとの界面に形成される。
【００１２】
図１３は、図１２の実線で囲む領域を拡大した図である。図１３に示すように、図１２に示す工程において、コンタクトホール１３４内に、積層膜１３２ａ及びタングステン膜１３４ｂが形成される。しかし、溝１４１が形成されていると、この溝１４１内にも積層膜１３２ａ及びタングステン膜１３２ｂからなるコンタクト１３２が形成されてしまう。
【００１３】
特に、溝１４１の深さが深くなり、第１拡散領域１２１とウェル拡散層１０３との接合面に達する場合がある。この場合、溝１４１内に形成されたコンタクト１３４により、この部分でショートが発生し、半導体装置の動作不良が生じる。
【００１４】
また、溝１４１の深さがそれほど深くない場合でも、図１３に示すように、溝１４１が第１拡散領域１２１の側面に達する場合がある。この場合、積層膜１３２ａ中のチタンと第１拡散領域１２１中のシリコンとによりチタンシリサイド１４２が形成されてしまう。すると、第１拡散領域１２１とウェル拡散層１０３との間で、シリサイド１４２を介して流れるリーク電流が増大する。この結果、半導体装置の動作不良が生じる。
【００１５】
また、半導体装置の微細化に伴い、第１拡散領域１２１の深さが浅くなっている。このため、シリサイド膜１１４ｂの底面と、第１拡散領域１２１とウェル拡散層１０３との間の接合面と、の距離が小さくなる。すると、上記したようにシリサイド１４２が形成されなくても、シリサイド膜１１４ｂからの接合リーク電流が増大する。
【００１６】
さらに、これらの問題は、エッチングの条件等により、発生にばらつきがある。このため、半導体素子の歩留りが低下する問題がある。
【００１７】
また、素子の微細化が進行し、ゲート長が１００ｎｍ以下になると、第２拡散領域１２２の形成の際に以下のような問題が生じる。すなわち、第２拡散領域１２２の形成には、上記したようにイオン注入工程が用いられる。しかし、ゲート長が１００ｎｍ以下においては単純にイオン注入工程の加速エネルギーを低下させるだけでは、この領域のシート抵抗が著しく上昇してしまう。この結果、トランジスタの駆動能力が劣化してしまう問題が生じる。この問題を回避するため、注入する不純物原子の数（ドーズ量）を増やす方法が考えられる。しかし、この方法によっても実際にシリコン中で活性化する不純物の量はほとんど増大しない。このため、上記問題を解決することはできない。さらに、この問題を解決できないばかりか、第２拡散領域１２２の拡散深さを増大させる結果を招く。すると、素子特性の劣化（特に短チャネル効果の発生）を招く問題が生じる。
【００１８】
また、コンタクトホール１３４の形成の際、エッチングの時間等を調整することにより、溝１４１の形成を回避することが試みられている。しかし、それぞれの素子分離絶縁膜１０２において、上記問題を回避することは、エッチングの制御性等により困難である。
【００１９】
また、図１０に示す工程後、素子分離絶縁膜１０２上から、ゲート電極１１３上のシリサイド１１４ａ上までシリコン窒化膜等のライナー材を形成する方法も考えられる。こうすることによって、コンタクトホール１３４の形成時に、素子分離絶縁膜１０２が不要にエッチングされることを回避する試みがなされている。しかしながら、層間絶縁膜１３１及び素子分離絶縁膜１０２に用いられる材料との関係を考慮すると、これらの材料とライナー材との間の選択比を十分大きく取ることはできない。このため、上記問題を解決するには至っていない。
【００２０】
なお、上記した例では、ＰＭＯＳ素子について説明しているが、ＮＭＯＳ素子についても同様の問題が生じる。
【００２１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、不要なシリサイドが形成されることを回避するとともに、接合リーク電流の低減が可能な半導体装置及びその製造方法を提供しようとするものである。
【００２２】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００２３】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板の表面内に配設された、素子領域を分離する素子分離絶縁膜と、前記素子領域の前記半導体基板上にゲート絶縁膜を介して配設されたゲート電極と、前記ゲート電極の下の領域を挟むように前記半導体基板の表面内に形成された１対のソース／ドレイン領域と、前記ソース／ドレイン領域の表面上に配設され、且つ前記素子分離絶縁膜上まで延在し、且つ前記半導体基板の表面より上方に位置する上面を有する、シリサイド膜と、前記素子分離絶縁膜上と前記シリサイド膜上とに配設された層間絶縁膜と、前記層間絶縁膜を貫通して前記シリサイド膜に達し、且つ一端及び他端が前記シリサイド膜上及び前記素子分離絶縁膜上にそれぞれ位置し、且つ底部で且つ前記素子分離絶縁膜の上部において一端が前記シリサイド膜の端部と接する溝部を有する、コンタクトホールと、前記コンタクトホールの内部に配設された配線層と、を具備することを特徴とする。
【００２４】
本発明の第２の視点による半導体装置の製造方法は、半導体基板の表面内に、素子領域を分離する素子分離絶縁膜を形成する工程と、前記素子領域の前記半導体基板の表面内に、１対のソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域の相互間の前記半導体基板上に、ゲート絶縁膜及びゲート電極を具備するゲート構造を形成する工程と、前記ソース／ドレイン領域上から前記素子分離絶縁膜上まで延在するようにシリサイド膜を形成する工程と、前記素子分離絶縁膜上と前記シリサイド膜上とに層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングすることにより、底面が前記シリサイド膜に達し且つ一端及び他端が前記シリサイド膜上及び前記素子分離絶縁膜上にそれぞれ位置するコンタクトホールを形成するとともに、前記素子分離絶縁膜の上部において一端が前記シリサイド膜の端部と接する溝部を形成する工程と、前記コンタクトホールを導電膜で埋め込む工程と、を具備することを特徴とする。
【００２５】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２６】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２７】
図１は、本発明の実施形態に係る半導体装置を概略的に示す断面図である。なお、以下の説明において、Ｐ型のＭＩＳトランジスタについて説明するが、Ｎ型のトランジスタについても、不純物の導電型を適宜変更することにより同様に形成することができる。
【００２８】
図１に示すように、例えばＮ型の半導体基板１の表面内に、複数の素子分離絶縁膜２が形成される。半導体基板１として例えばシリコンが用いられる。素子分離絶縁膜２により、素子領域が相互に分離される。素子分離絶縁膜２として、例えばシリコン酸化膜が用いられる。素子分離絶縁膜２は、上面に溝部４１を有する。この溝部４１については、後に詳述する。
【００２９】
素子領域の半導体基板１の表面内にＮ型のウェル拡散層３が形成される。ウェル拡散層３上にＭＩＳトランジスタ１１が形成される。トランジスタ１１は、ゲート絶縁膜１２、ゲート電極１３、シリサイド膜１４ａ、１４ｂ、第１側壁絶縁膜１５、第２側壁絶縁膜１６、第１拡散層２１、第２拡散層２２を具備する。
【００３０】
ゲート電極１３は、ゲート絶縁膜１２を介してウェル拡散層３上に設けられる。ゲート絶縁膜１２は、例えばシリコン酸化膜により構成され、ゲート電極１３は、例えば多結晶シリコンにより構成される。ゲート電極１３の上部に、シリサイド膜１４ａが形成される。このシリサイド膜１４ａとして、例えばコバルトシリサイド（ＣｏＳｉ２）が用いられる。シリサイド膜１４ｂの上面は、半導体基板１の表面より上方に位置する。
【００３１】
第１側壁絶縁膜１５により、ゲート絶縁膜１２、ゲート電極１３、シリサイド膜１４ａの側面が覆われる。第１側壁絶縁膜１５は、例えばシリコン窒化膜により構成される。第１側壁絶縁膜１５の周囲には、第２側壁絶縁膜１６が形成される。第２側壁絶縁膜１６は、例えばシリコン酸化膜により構成される。
【００３２】
Ｐ型の第１拡散領域（ソース／ドレイン・コンタクト領域）２１は、ウェル拡散層３の表面内において、例えば素子分離絶縁膜２から、第１側壁絶縁膜１５の近傍まで形成される。ウェル拡散層３の表面内に、Ｐ型の第２拡散領域（ソース／ドレイン・エクステンション領域）２２が形成される。第２拡散領域２２は、例えば第１拡散領域２１の端部からゲート電極１３の端部まで形成され、第１拡散領域２１より浅く形成される。また、第２拡散領域２２は、第１拡散領域より低い不純物濃度を有する。
【００３３】
第１拡散領域２１、第２拡散領域２２の表面には、シリコン膜２３が形成される。シリコン膜２３は、半導体基板１と第２側壁絶縁膜１６との間に設けられ、例えば第１側壁絶縁膜１５の端部から第２側壁絶縁膜１６の端部近傍まで亘る。
【００３４】
第１拡散領域２１の表面上には、シリサイド膜１４ｂが形成される。シリサイド膜１４ｂは素子分離絶縁膜２の上まで延在し、溝部４１の端部からシリコン膜２３の端部まで亘る。シリサイド膜１４ｂは、シリサイド膜１４ａと同様に例えばコバルトを用いて形成される。
【００３５】
半導体基板１上の全面には、層間絶縁膜３１が設けられる。層間絶縁膜３１は、例えばシリコン酸化膜により構成される。層間絶縁膜３１内に、コンタクトホール３４が形成される。コンタクトホール３４は、底面がシリサイド膜１４ｂまで達する。コンタクトホール３４の一端はシリサイド膜１４ｂ上に位置し、他端は素子分離絶縁膜２の上に位置する。コンタクトホール３４は、溝部５３とつながっている。
【００３６】
コンタクトホール３４内には、例えばアルミニウム、銅等により構成された導電膜が設けられる。この結果、コンタクト３２が形成されている。導電膜は、溝部４１内にも設けられる。層間絶縁膜３１上には、コンタクト３２と接続された配線層３３が設けられる。
【００３７】
溝部５３の一端はシリサイド膜１４ｂの端部と接し、他端はコンタクトホール３４の他端と共通とされている。また、溝部４１は、素子分離絶縁膜２の端部から所定距離だけ離間した位置に形成される。すなわち、溝部４１と第１拡散領域２１の端部との間には、素子分離絶縁膜２が介在する。
【００３８】
溝部４１の端部と素子分離絶縁膜２の端部との距離は、例えば５ｎｍ〜５０ｎｍ、望ましくは、１０ｎｍ〜３０ｎｍとすることができる。この値は、例えば素子のデザインルールが１００ｎｍ、ゲート電極１３のゲート長が４０ｎｍ、シリサイド膜１４ｂの膜厚が３０ｎｍの場合、２０ｎｍとすることができる。このような距離とすることにより、後述する所望の効果を得られる。なお、溝部４１の端部と素子分離絶縁膜２の端部との距離は、後述する方法により、任意の値に設定することができる。
【００３９】
次に、上記構成の半導体装置の製造工程を説明する。図２〜図７は、図１に示す半導体装置の製造工程を順に示す断面図である。
【００４０】
図２に示すように、半導体基板１の表面にフォトリソグラフィ工程及びエッチング技術を用いて溝が形成される。エッチング技術として、例えばＲＩＥ等の異方性エッチングが用いられる。溝の内部にシリコン酸化膜等の絶縁膜を埋め込むことにより、素子分離絶縁膜２が形成される。次に、Ｎ型の不純物が半導体基板１にイオン注入される。この不純物として、例えばリンを用いることができる。次に、半導体基板１を熱処理することにより不純物が拡散し、ウェル拡散層３が形成される。
【００４１】
次に、図３に示すように、半導体基板１（ウェル拡散層３）の露出している表面上にゲート絶縁膜材が形成される。ゲート絶縁膜材の形成には、例えば熱酸化等の技術を用いることができる。次にゲート絶縁膜材上に多結晶シリコン材、シリコン窒化膜材が堆積される。次に、リソグラフィ工程及びエッチング技術を用いて、シリコン窒化膜材、多結晶シリコン材、ゲート絶縁膜材がエッチングされる。この結果、ゲート絶縁膜１２、ゲート電極１３、シリコン窒化膜１７からなるゲート構造が形成される。
【００４２】
次に、半導体基板１上の全面に、シリコン窒化膜等の絶縁膜が、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。次に、ＲＩＥ等のエッチング技術を用いて、この絶縁膜がエッチングされる。この結果、第１側壁絶縁膜１５が形成される。次に、シリコン窒化膜１７及び第１側壁絶縁膜１５をマスクとして、半導体基板１の表面にＰ型不純物が注入される。Ｐ型不純物として、例えばホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）を用いることができる。このイオン注入は低エネルギーの条件により行われる。例えば、不純物としてホウ素を用いる場合、エネルギーは５００ｅＶ程度以下であり、フッ化ホウ素を用いる場合、２．５ｋｅＶ程度以下である。不純物が注入された結果、第２拡散領域２２が形成される。
【００４３】
次に、図４に示すように、第２拡散領域２２の表面上にシリコン膜２３が選択成長により形成される。このシリコン膜２３は、第１側壁絶縁膜１５から素子分離絶縁膜２の上面の一部分まで延在する。シリコン膜２３の形成は、例えば、低温の条件でアモルファスシリコンを堆積した後、このアモルファスシリコンを、６００℃程度で熱処理して結晶化させることにより形成することができる。このとき、単結晶化した領域以外のアモルファスシリコン膜は、ケミカルドライエッチング等のエッチング手法によって選択的に除去することができる。このような工程により単結晶シリコン膜を選択的に形成する方法は、例えば特願平１１−３７５４０４により提案されているので、そちらを参照願いたい。
【００４４】
シリコン膜２３の膜厚および素子分離絶縁膜２上への張り出し量は、任意に設定することができる。この設定は、例えばアモルファスシリコン膜の膜厚、結晶化熱処理温度、時間を調節することにより可能である。このような調節により、本実施形態が適用される半導体装置に応じて、シリコン膜２３の形成を最適化することができる。例えば、各構成部分を上記した寸法、すなわち、素子のデザインルールが１００ｎｍ、ゲート長が４０ｎｍ、シリサイド膜の膜厚が３０ｎｍの場合、シリコン膜２３の膜厚を２０ｎｍ程度とすればよい。この結果、素子分離絶縁膜２上へ張り出したシリコン膜２３の長さを、２０ｎｍ程度とすることができる。後の工程で、この張り出したシリコン膜を２３がシリサイド化され、シリサイド膜をマスクとして溝部４１が形成される。この結果、溝部４１の端部と素子分離絶縁膜２の端部との距離を、２０ｎｍとすることができる。
【００４５】
特願平１１−３７５４０４で提案されている方法を採用することにより、以下の利点を得ることができる。まず、単結晶シリコン膜をＣＶＤ法により選択的に成長させる場合、高温（９００℃以上）の条件下でシリコン表面をクリーニングする必要がある。この高温の熱処理により、第２拡散領域２２に低エネルギーで注入された不純物が拡散してしまう。この結果、第２拡散領域２２の底部が、所望以上に深い位置に形成されてしまう。しかし、提案された方法によれば高温での処理が不要となる。このため、この問題を回避できる。さらに、注入されたホウ素が外方拡散によって失われることも防止できる。
【００４６】
次に、図５に示すように、半導体基板１上の全面にシリコン酸化膜等の絶縁膜が、例えばＣＶＤ法により堆積される。次に、エッチング技術を用いて、この絶縁膜がエッチングされる。この結果、第２側壁絶縁膜１６が形成される。
【００４７】
次に、図６に示すように、シリコン窒化膜１７が、例えば加熱したリン酸等を用いて除去される。次に、半導体基板１の全面に、第２側壁絶縁膜１６をマスクとしてＰ型の不純物が注入される。この不純物として例えばホウ素を用いることができる。次に、半導体基板１を、例えば１０５０℃程度の条件下で、極短時間、熱処理する。この結果、第１拡散領域２１が形成されるとともに、ゲート電極１３がＰ型の導電性を有することとなる。また、同時に、第２拡散領域２２の表面のＰ型不純物が、シリコン膜２３のうち第１側壁絶縁膜１５近傍の領域に熱拡散する。この結果、この領域がＰ型の導電性を有することとなる。
【００４８】
次に、図７に示すように、ゲート電極１３及びシリコン膜２３の表面の自然酸化膜が、ウェットエッチングにより除去される。ウェットエッチングの薬液として、例えば希フッ酸溶液等を用いることができる。次に、公知のサリサイド工程を用いて、シリコン酸化膜２３及び半導体基板１の表面の一部がシリサイド化される。この結果、ゲート電極１３及び第２拡散領域２２の表面にシリサイド膜１４ａ、１４ｂがそれぞれ形成される。
【００４９】
次に、図８に示すように、半導体基板１上の全面にシリコン酸化膜等の絶縁膜が、例えばＣＶＤ法により堆積される。次に、この絶縁膜の表面が、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により平坦化される。この結果、層間絶縁膜３１が形成される。次に、フォトリソグラフィ工程及びＲＩＥ等の異方性エッチングにより、コンタクトホール３４が形成される。
【００５０】
従来技術の説明において記載したように、シリサイド膜１４ｂが形成される領域とコンタクトホール３４が形成される領域との間には、マスクの合わせズレに対する余裕を取らない。このため、コンタクトホール３４の形成の際、マスクの開口の端部が素子分離絶縁膜２上に位置する場合がある。しかし、シリサイド膜１４ｂが素子分離絶縁膜２まで延在しているため、この部分がエッチングされない。このため、マスクの開口において、素子分離絶縁膜２のうちシリサイド膜１４ｂが形成されていない領域が除去される。この結果、溝部４１がシリサイド膜１４ｂをマスクとして、自己整合的に形成される。
【００５１】
次に、図１に示すように、コンタクトホール３４の内部に、チタン膜、窒化チタン膜、タングステン膜からなるコンタクト３２が形成される。すなわち、チタン膜、窒化チタン膜からなる積層膜３２ａがコンタクトホール３４の内壁に沿って形成され、この積層膜を介してコンタクトホール３４がタングステン膜により埋め込まれる。コンタクト３２の形成には、例えばＣＶＤ法、スパッタリングが用いられる。コンタクトホール３４を埋め込む際、溝部４１が形成されている場合、この溝部４１内もコンタクトホール３４と同様に埋め込まれる。次に、公知の方法により配線層３３が形成される。
【００５２】
本発明の実施形態によれば、シリサイド膜１４ｂが素子分離絶縁膜２まで、所定距離、延在する。このため、コンタクトホール３４の形成の際、素子分離絶縁膜２に溝部４１が形成された場合でも、溝部４１が第１拡散領域２１と接することを回避できる。このため、従来例に示す、異常成長したシリサイド１４２が形成されることを防止できる。したがって、シリサイド１４２が原因による接合リーク電流の発生を回避できる。
【００５３】
また、シリサイド膜１４ｂの底面と、第１拡散領域２１とウェル拡散層３との間の接合面と、の距離が選択成長させたシリコン膜２３の膜厚分、離間する。このため、シリサイド膜による接合リーク電流に起因する不良の発生も抑制することができる。
【００５４】
また、近時、素子の微細化によって問題となるソース／ドレイン・エクステンション領域の寄生抵抗の増加が問題となっている。しかし、本実施形態によれば、第２側壁絶縁膜１６の下に、Ｐ型のシリコン膜２３が形成される。この部分は導電膜として機能し、ドレイン電流を流す働きをする。このため、上記寄生抵抗を大幅に低減することが可能となる。したがって、トランジスタの駆動能力力を向上できる。
【００５５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５６】
【発明の効果】
以上、詳述したように本発明によれば、不要なシリサイドが形成されることを回避するとともに、接合リーク電流の低減が可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置を概略的に示す断面図。
【図２】図１に示す半導体装置の製造工程を概略的に示す断面図。
【図３】図２に続く工程を概略的に示す断面図。
【図４】図３に続く工程を概略的に示す断面図。
【図５】図４に続く工程を概略的に示す断面図。
【図６】図５に続く工程を概略的に示す断面図。
【図７】図６に続く工程を概略的に示す断面図。
【図８】図７に続く工程を概略的に示す断面図。
【図９】半導体装置の従来の製造工程を概略的に示す断面図。
【図１０】図９に続く工程を概略的に示す断面図。
【図１１】図１０に続く工程を概略的に示す断面図。
【図１２】図１１に続く工程を概略的に示す断面図。
【図１３】図１２の一部を拡大して示す図。
【符号の説明】
１…半導体基板、
２…素子分離絶縁膜、
３…ウェル拡散層、
１１…トランジスタ、
１２…ゲート絶縁膜、
１３…ゲート電極、
１４ａ、ｂ…シリサイド膜、
１５…第１側壁絶縁膜、
１６…第２側壁絶縁膜、
１７…シリコン窒化膜、
２１…第１拡散領域（ソース／ドレイン・コンタクト領域）、
２２…第２拡散領域（ソース／ドレイン・エクステンション領域）、
２３…シリコン膜、
３１…層間絶縁膜、
３２…コンタクト、
３３…配線層、
３４…コンタクトホール。
【発明の属する技術分野】
本発明は半導体装置に関し、特にソース、ドレイン拡散層の一部にシリサイド膜が形成されたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子に関する。
【０００２】
【従来の技術】
ＭＩＳ型ＦＥＴ等のトランジスタを有する半導体装置は、トランジスタが形成される領域（以下、トランジスタ領域と称する）、及びコンタクトが形成される領域（以下、コンタクト領域と称する）を有する。コンタクトは、トランジスタと配線とを電気的に接続する。トランジスタ領域とコンタクト領域との境界は、所定の余裕を持って形成される。この余裕は、フォトリソグラフィ工程における露光の際に、マスクパターンのズレによる不具合を回避するために設けられる。なお、以下、ＭＩＳ型ＦＥＴには、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴが含まれる。
【０００３】
近時、半導体装置の微細化が進んでいる。これに伴い、トランジスタ領域及びコンタクト領域が半導体装置の面積を占める割合が増加している。これらの領域の割合が増加することにより、トランジスタ領域とコンタクト領域の境界部に、余裕を持たせることが困難となっている。このため、余裕を持たせることなくトランジスタのゲート電極やソース及びドレイン電極にコンタクトを形成する技術が要求される。この技術は、いわゆるボーダレスコンタクトと呼ばれる。
【０００４】
図９〜図１２は、ボーダレスコンタクトを用いた、トランジスタの従来の製造工程を順に示している。
【０００５】
図９に示すように、半導体基板１０１の表面内に、シリコン酸化膜による素子分離絶縁膜１０２、ウェル拡散層１０３が形成される。次に、ゲート絶縁膜１１２、ゲート電極１１３、第１側壁絶縁膜１１５からなるゲート構造が形成される。次に、不純物が注入されることにより、ウェル拡散層１０３の表面に第２拡散領域１２２が形成される。
【０００６】
次に、図１０に示すように、第１側壁絶縁膜１１５の周囲に第２側壁絶縁膜１１６が形成される。次に、不純物が注入されることにより、第１拡散領域１２１が形成される。次に、公知のサリサイド工程を用いて、ゲート電極１１３及び第１拡散領域１２１の表面にシリサイド膜１１４ａ、１１４ｂがそれぞれ形成される。
【０００７】
次に、図１１に示すように、半導体基板１上の全面に、シリコン酸化膜等の層間絶縁膜１３１が形成される。次に、フォトリソグラフィ工程及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、コンタクトホール１３４が形成される。このエッチングの際、コンタクトホール１３４の位置に対応する位置に開口を有するマスクが用いられる。
【０００８】
次に、図１２に示すように、コンタクトホール１３４の内壁上に、チタン膜、窒化チタン膜からなる積層膜が形成される。次に、この積層膜を介してコンタクトホール１３４がタングステン膜により埋め込まれる。この結果、コンタクト１３２が形成される。次に、配線層１３３が適宜形成される。
【０００９】
【発明が解決しようとする課題】
ところで、リソグラフィ工程及びエッチングの際に、マスクの位置にズレが生じることがある。このズレが発生した結果、コンタクトホール１３４を形成する工程において、マスクの開口が素子分離絶縁膜１０２上に亘る場合がある。
【００１０】
ここで、上記したようにコンタクトホール１３４はエッチングにより形成される。また、層間絶縁膜１３１及び素子分離絶縁膜１０２は、ともにシリコン酸膜により構成される。このため、コンタクトホール１３４を形成するためのエッチングの際、素子分離絶縁膜１０２が一部除去される場合が生じる。この結果、場所によって、図１１に示すように溝１４１が形成されてしまうことがある。
【００１１】
シリコン酸化膜に対応するＲＩＥの選択比では、コバルトからなるシリサイド膜１１４ｂはエッチングされない。したがって、典型的には、溝１４１は素子分離絶縁膜１０２のうち、シリサイド膜１１２ｂとの界面に形成される。
【００１２】
図１３は、図１２の実線で囲む領域を拡大した図である。図１３に示すように、図１２に示す工程において、コンタクトホール１３４内に、積層膜１３２ａ及びタングステン膜１３４ｂが形成される。しかし、溝１４１が形成されていると、この溝１４１内にも積層膜１３２ａ及びタングステン膜１３２ｂからなるコンタクト１３２が形成されてしまう。
【００１３】
特に、溝１４１の深さが深くなり、第１拡散領域１２１とウェル拡散層１０３との接合面に達する場合がある。この場合、溝１４１内に形成されたコンタクト１３４により、この部分でショートが発生し、半導体装置の動作不良が生じる。
【００１４】
また、溝１４１の深さがそれほど深くない場合でも、図１３に示すように、溝１４１が第１拡散領域１２１の側面に達する場合がある。この場合、積層膜１３２ａ中のチタンと第１拡散領域１２１中のシリコンとによりチタンシリサイド１４２が形成されてしまう。すると、第１拡散領域１２１とウェル拡散層１０３との間で、シリサイド１４２を介して流れるリーク電流が増大する。この結果、半導体装置の動作不良が生じる。
【００１５】
また、半導体装置の微細化に伴い、第１拡散領域１２１の深さが浅くなっている。このため、シリサイド膜１１４ｂの底面と、第１拡散領域１２１とウェル拡散層１０３との間の接合面と、の距離が小さくなる。すると、上記したようにシリサイド１４２が形成されなくても、シリサイド膜１１４ｂからの接合リーク電流が増大する。
【００１６】
さらに、これらの問題は、エッチングの条件等により、発生にばらつきがある。このため、半導体素子の歩留りが低下する問題がある。
【００１７】
また、素子の微細化が進行し、ゲート長が１００ｎｍ以下になると、第２拡散領域１２２の形成の際に以下のような問題が生じる。すなわち、第２拡散領域１２２の形成には、上記したようにイオン注入工程が用いられる。しかし、ゲート長が１００ｎｍ以下においては単純にイオン注入工程の加速エネルギーを低下させるだけでは、この領域のシート抵抗が著しく上昇してしまう。この結果、トランジスタの駆動能力が劣化してしまう問題が生じる。この問題を回避するため、注入する不純物原子の数（ドーズ量）を増やす方法が考えられる。しかし、この方法によっても実際にシリコン中で活性化する不純物の量はほとんど増大しない。このため、上記問題を解決することはできない。さらに、この問題を解決できないばかりか、第２拡散領域１２２の拡散深さを増大させる結果を招く。すると、素子特性の劣化（特に短チャネル効果の発生）を招く問題が生じる。
【００１８】
また、コンタクトホール１３４の形成の際、エッチングの時間等を調整することにより、溝１４１の形成を回避することが試みられている。しかし、それぞれの素子分離絶縁膜１０２において、上記問題を回避することは、エッチングの制御性等により困難である。
【００１９】
また、図１０に示す工程後、素子分離絶縁膜１０２上から、ゲート電極１１３上のシリサイド１１４ａ上までシリコン窒化膜等のライナー材を形成する方法も考えられる。こうすることによって、コンタクトホール１３４の形成時に、素子分離絶縁膜１０２が不要にエッチングされることを回避する試みがなされている。しかしながら、層間絶縁膜１３１及び素子分離絶縁膜１０２に用いられる材料との関係を考慮すると、これらの材料とライナー材との間の選択比を十分大きく取ることはできない。このため、上記問題を解決するには至っていない。
【００２０】
なお、上記した例では、ＰＭＯＳ素子について説明しているが、ＮＭＯＳ素子についても同様の問題が生じる。
【００２１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、不要なシリサイドが形成されることを回避するとともに、接合リーク電流の低減が可能な半導体装置及びその製造方法を提供しようとするものである。
【００２２】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００２３】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板の表面内に配設された、素子領域を分離する素子分離絶縁膜と、前記素子領域の前記半導体基板上にゲート絶縁膜を介して配設されたゲート電極と、前記ゲート電極の下の領域を挟むように前記半導体基板の表面内に形成された１対のソース／ドレイン領域と、前記ソース／ドレイン領域の表面上に配設され、且つ前記素子分離絶縁膜上まで延在し、且つ前記半導体基板の表面より上方に位置する上面を有する、シリサイド膜と、前記素子分離絶縁膜上と前記シリサイド膜上とに配設された層間絶縁膜と、前記層間絶縁膜を貫通して前記シリサイド膜に達し、且つ一端及び他端が前記シリサイド膜上及び前記素子分離絶縁膜上にそれぞれ位置し、且つ底部で且つ前記素子分離絶縁膜の上部において一端が前記シリサイド膜の端部と接する溝部を有する、コンタクトホールと、前記コンタクトホールの内部に配設された配線層と、を具備することを特徴とする。
【００２４】
本発明の第２の視点による半導体装置の製造方法は、半導体基板の表面内に、素子領域を分離する素子分離絶縁膜を形成する工程と、前記素子領域の前記半導体基板の表面内に、１対のソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域の相互間の前記半導体基板上に、ゲート絶縁膜及びゲート電極を具備するゲート構造を形成する工程と、前記ソース／ドレイン領域上から前記素子分離絶縁膜上まで延在するようにシリサイド膜を形成する工程と、前記素子分離絶縁膜上と前記シリサイド膜上とに層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングすることにより、底面が前記シリサイド膜に達し且つ一端及び他端が前記シリサイド膜上及び前記素子分離絶縁膜上にそれぞれ位置するコンタクトホールを形成するとともに、前記素子分離絶縁膜の上部において一端が前記シリサイド膜の端部と接する溝部を形成する工程と、前記コンタクトホールを導電膜で埋め込む工程と、を具備することを特徴とする。
【００２５】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２６】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２７】
図１は、本発明の実施形態に係る半導体装置を概略的に示す断面図である。なお、以下の説明において、Ｐ型のＭＩＳトランジスタについて説明するが、Ｎ型のトランジスタについても、不純物の導電型を適宜変更することにより同様に形成することができる。
【００２８】
図１に示すように、例えばＮ型の半導体基板１の表面内に、複数の素子分離絶縁膜２が形成される。半導体基板１として例えばシリコンが用いられる。素子分離絶縁膜２により、素子領域が相互に分離される。素子分離絶縁膜２として、例えばシリコン酸化膜が用いられる。素子分離絶縁膜２は、上面に溝部４１を有する。この溝部４１については、後に詳述する。
【００２９】
素子領域の半導体基板１の表面内にＮ型のウェル拡散層３が形成される。ウェル拡散層３上にＭＩＳトランジスタ１１が形成される。トランジスタ１１は、ゲート絶縁膜１２、ゲート電極１３、シリサイド膜１４ａ、１４ｂ、第１側壁絶縁膜１５、第２側壁絶縁膜１６、第１拡散層２１、第２拡散層２２を具備する。
【００３０】
ゲート電極１３は、ゲート絶縁膜１２を介してウェル拡散層３上に設けられる。ゲート絶縁膜１２は、例えばシリコン酸化膜により構成され、ゲート電極１３は、例えば多結晶シリコンにより構成される。ゲート電極１３の上部に、シリサイド膜１４ａが形成される。このシリサイド膜１４ａとして、例えばコバルトシリサイド（ＣｏＳｉ２）が用いられる。シリサイド膜１４ｂの上面は、半導体基板１の表面より上方に位置する。
【００３１】
第１側壁絶縁膜１５により、ゲート絶縁膜１２、ゲート電極１３、シリサイド膜１４ａの側面が覆われる。第１側壁絶縁膜１５は、例えばシリコン窒化膜により構成される。第１側壁絶縁膜１５の周囲には、第２側壁絶縁膜１６が形成される。第２側壁絶縁膜１６は、例えばシリコン酸化膜により構成される。
【００３２】
Ｐ型の第１拡散領域（ソース／ドレイン・コンタクト領域）２１は、ウェル拡散層３の表面内において、例えば素子分離絶縁膜２から、第１側壁絶縁膜１５の近傍まで形成される。ウェル拡散層３の表面内に、Ｐ型の第２拡散領域（ソース／ドレイン・エクステンション領域）２２が形成される。第２拡散領域２２は、例えば第１拡散領域２１の端部からゲート電極１３の端部まで形成され、第１拡散領域２１より浅く形成される。また、第２拡散領域２２は、第１拡散領域より低い不純物濃度を有する。
【００３３】
第１拡散領域２１、第２拡散領域２２の表面には、シリコン膜２３が形成される。シリコン膜２３は、半導体基板１と第２側壁絶縁膜１６との間に設けられ、例えば第１側壁絶縁膜１５の端部から第２側壁絶縁膜１６の端部近傍まで亘る。
【００３４】
第１拡散領域２１の表面上には、シリサイド膜１４ｂが形成される。シリサイド膜１４ｂは素子分離絶縁膜２の上まで延在し、溝部４１の端部からシリコン膜２３の端部まで亘る。シリサイド膜１４ｂは、シリサイド膜１４ａと同様に例えばコバルトを用いて形成される。
【００３５】
半導体基板１上の全面には、層間絶縁膜３１が設けられる。層間絶縁膜３１は、例えばシリコン酸化膜により構成される。層間絶縁膜３１内に、コンタクトホール３４が形成される。コンタクトホール３４は、底面がシリサイド膜１４ｂまで達する。コンタクトホール３４の一端はシリサイド膜１４ｂ上に位置し、他端は素子分離絶縁膜２の上に位置する。コンタクトホール３４は、溝部５３とつながっている。
【００３６】
コンタクトホール３４内には、例えばアルミニウム、銅等により構成された導電膜が設けられる。この結果、コンタクト３２が形成されている。導電膜は、溝部４１内にも設けられる。層間絶縁膜３１上には、コンタクト３２と接続された配線層３３が設けられる。
【００３７】
溝部５３の一端はシリサイド膜１４ｂの端部と接し、他端はコンタクトホール３４の他端と共通とされている。また、溝部４１は、素子分離絶縁膜２の端部から所定距離だけ離間した位置に形成される。すなわち、溝部４１と第１拡散領域２１の端部との間には、素子分離絶縁膜２が介在する。
【００３８】
溝部４１の端部と素子分離絶縁膜２の端部との距離は、例えば５ｎｍ〜５０ｎｍ、望ましくは、１０ｎｍ〜３０ｎｍとすることができる。この値は、例えば素子のデザインルールが１００ｎｍ、ゲート電極１３のゲート長が４０ｎｍ、シリサイド膜１４ｂの膜厚が３０ｎｍの場合、２０ｎｍとすることができる。このような距離とすることにより、後述する所望の効果を得られる。なお、溝部４１の端部と素子分離絶縁膜２の端部との距離は、後述する方法により、任意の値に設定することができる。
【００３９】
次に、上記構成の半導体装置の製造工程を説明する。図２〜図７は、図１に示す半導体装置の製造工程を順に示す断面図である。
【００４０】
図２に示すように、半導体基板１の表面にフォトリソグラフィ工程及びエッチング技術を用いて溝が形成される。エッチング技術として、例えばＲＩＥ等の異方性エッチングが用いられる。溝の内部にシリコン酸化膜等の絶縁膜を埋め込むことにより、素子分離絶縁膜２が形成される。次に、Ｎ型の不純物が半導体基板１にイオン注入される。この不純物として、例えばリンを用いることができる。次に、半導体基板１を熱処理することにより不純物が拡散し、ウェル拡散層３が形成される。
【００４１】
次に、図３に示すように、半導体基板１（ウェル拡散層３）の露出している表面上にゲート絶縁膜材が形成される。ゲート絶縁膜材の形成には、例えば熱酸化等の技術を用いることができる。次にゲート絶縁膜材上に多結晶シリコン材、シリコン窒化膜材が堆積される。次に、リソグラフィ工程及びエッチング技術を用いて、シリコン窒化膜材、多結晶シリコン材、ゲート絶縁膜材がエッチングされる。この結果、ゲート絶縁膜１２、ゲート電極１３、シリコン窒化膜１７からなるゲート構造が形成される。
【００４２】
次に、半導体基板１上の全面に、シリコン窒化膜等の絶縁膜が、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。次に、ＲＩＥ等のエッチング技術を用いて、この絶縁膜がエッチングされる。この結果、第１側壁絶縁膜１５が形成される。次に、シリコン窒化膜１７及び第１側壁絶縁膜１５をマスクとして、半導体基板１の表面にＰ型不純物が注入される。Ｐ型不純物として、例えばホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）を用いることができる。このイオン注入は低エネルギーの条件により行われる。例えば、不純物としてホウ素を用いる場合、エネルギーは５００ｅＶ程度以下であり、フッ化ホウ素を用いる場合、２．５ｋｅＶ程度以下である。不純物が注入された結果、第２拡散領域２２が形成される。
【００４３】
次に、図４に示すように、第２拡散領域２２の表面上にシリコン膜２３が選択成長により形成される。このシリコン膜２３は、第１側壁絶縁膜１５から素子分離絶縁膜２の上面の一部分まで延在する。シリコン膜２３の形成は、例えば、低温の条件でアモルファスシリコンを堆積した後、このアモルファスシリコンを、６００℃程度で熱処理して結晶化させることにより形成することができる。このとき、単結晶化した領域以外のアモルファスシリコン膜は、ケミカルドライエッチング等のエッチング手法によって選択的に除去することができる。このような工程により単結晶シリコン膜を選択的に形成する方法は、例えば特願平１１−３７５４０４により提案されているので、そちらを参照願いたい。
【００４４】
シリコン膜２３の膜厚および素子分離絶縁膜２上への張り出し量は、任意に設定することができる。この設定は、例えばアモルファスシリコン膜の膜厚、結晶化熱処理温度、時間を調節することにより可能である。このような調節により、本実施形態が適用される半導体装置に応じて、シリコン膜２３の形成を最適化することができる。例えば、各構成部分を上記した寸法、すなわち、素子のデザインルールが１００ｎｍ、ゲート長が４０ｎｍ、シリサイド膜の膜厚が３０ｎｍの場合、シリコン膜２３の膜厚を２０ｎｍ程度とすればよい。この結果、素子分離絶縁膜２上へ張り出したシリコン膜２３の長さを、２０ｎｍ程度とすることができる。後の工程で、この張り出したシリコン膜を２３がシリサイド化され、シリサイド膜をマスクとして溝部４１が形成される。この結果、溝部４１の端部と素子分離絶縁膜２の端部との距離を、２０ｎｍとすることができる。
【００４５】
特願平１１−３７５４０４で提案されている方法を採用することにより、以下の利点を得ることができる。まず、単結晶シリコン膜をＣＶＤ法により選択的に成長させる場合、高温（９００℃以上）の条件下でシリコン表面をクリーニングする必要がある。この高温の熱処理により、第２拡散領域２２に低エネルギーで注入された不純物が拡散してしまう。この結果、第２拡散領域２２の底部が、所望以上に深い位置に形成されてしまう。しかし、提案された方法によれば高温での処理が不要となる。このため、この問題を回避できる。さらに、注入されたホウ素が外方拡散によって失われることも防止できる。
【００４６】
次に、図５に示すように、半導体基板１上の全面にシリコン酸化膜等の絶縁膜が、例えばＣＶＤ法により堆積される。次に、エッチング技術を用いて、この絶縁膜がエッチングされる。この結果、第２側壁絶縁膜１６が形成される。
【００４７】
次に、図６に示すように、シリコン窒化膜１７が、例えば加熱したリン酸等を用いて除去される。次に、半導体基板１の全面に、第２側壁絶縁膜１６をマスクとしてＰ型の不純物が注入される。この不純物として例えばホウ素を用いることができる。次に、半導体基板１を、例えば１０５０℃程度の条件下で、極短時間、熱処理する。この結果、第１拡散領域２１が形成されるとともに、ゲート電極１３がＰ型の導電性を有することとなる。また、同時に、第２拡散領域２２の表面のＰ型不純物が、シリコン膜２３のうち第１側壁絶縁膜１５近傍の領域に熱拡散する。この結果、この領域がＰ型の導電性を有することとなる。
【００４８】
次に、図７に示すように、ゲート電極１３及びシリコン膜２３の表面の自然酸化膜が、ウェットエッチングにより除去される。ウェットエッチングの薬液として、例えば希フッ酸溶液等を用いることができる。次に、公知のサリサイド工程を用いて、シリコン酸化膜２３及び半導体基板１の表面の一部がシリサイド化される。この結果、ゲート電極１３及び第２拡散領域２２の表面にシリサイド膜１４ａ、１４ｂがそれぞれ形成される。
【００４９】
次に、図８に示すように、半導体基板１上の全面にシリコン酸化膜等の絶縁膜が、例えばＣＶＤ法により堆積される。次に、この絶縁膜の表面が、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により平坦化される。この結果、層間絶縁膜３１が形成される。次に、フォトリソグラフィ工程及びＲＩＥ等の異方性エッチングにより、コンタクトホール３４が形成される。
【００５０】
従来技術の説明において記載したように、シリサイド膜１４ｂが形成される領域とコンタクトホール３４が形成される領域との間には、マスクの合わせズレに対する余裕を取らない。このため、コンタクトホール３４の形成の際、マスクの開口の端部が素子分離絶縁膜２上に位置する場合がある。しかし、シリサイド膜１４ｂが素子分離絶縁膜２まで延在しているため、この部分がエッチングされない。このため、マスクの開口において、素子分離絶縁膜２のうちシリサイド膜１４ｂが形成されていない領域が除去される。この結果、溝部４１がシリサイド膜１４ｂをマスクとして、自己整合的に形成される。
【００５１】
次に、図１に示すように、コンタクトホール３４の内部に、チタン膜、窒化チタン膜、タングステン膜からなるコンタクト３２が形成される。すなわち、チタン膜、窒化チタン膜からなる積層膜３２ａがコンタクトホール３４の内壁に沿って形成され、この積層膜を介してコンタクトホール３４がタングステン膜により埋め込まれる。コンタクト３２の形成には、例えばＣＶＤ法、スパッタリングが用いられる。コンタクトホール３４を埋め込む際、溝部４１が形成されている場合、この溝部４１内もコンタクトホール３４と同様に埋め込まれる。次に、公知の方法により配線層３３が形成される。
【００５２】
本発明の実施形態によれば、シリサイド膜１４ｂが素子分離絶縁膜２まで、所定距離、延在する。このため、コンタクトホール３４の形成の際、素子分離絶縁膜２に溝部４１が形成された場合でも、溝部４１が第１拡散領域２１と接することを回避できる。このため、従来例に示す、異常成長したシリサイド１４２が形成されることを防止できる。したがって、シリサイド１４２が原因による接合リーク電流の発生を回避できる。
【００５３】
また、シリサイド膜１４ｂの底面と、第１拡散領域２１とウェル拡散層３との間の接合面と、の距離が選択成長させたシリコン膜２３の膜厚分、離間する。このため、シリサイド膜による接合リーク電流に起因する不良の発生も抑制することができる。
【００５４】
また、近時、素子の微細化によって問題となるソース／ドレイン・エクステンション領域の寄生抵抗の増加が問題となっている。しかし、本実施形態によれば、第２側壁絶縁膜１６の下に、Ｐ型のシリコン膜２３が形成される。この部分は導電膜として機能し、ドレイン電流を流す働きをする。このため、上記寄生抵抗を大幅に低減することが可能となる。したがって、トランジスタの駆動能力力を向上できる。
【００５５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５６】
【発明の効果】
以上、詳述したように本発明によれば、不要なシリサイドが形成されることを回避するとともに、接合リーク電流の低減が可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置を概略的に示す断面図。
【図２】図１に示す半導体装置の製造工程を概略的に示す断面図。
【図３】図２に続く工程を概略的に示す断面図。
【図４】図３に続く工程を概略的に示す断面図。
【図５】図４に続く工程を概略的に示す断面図。
【図６】図５に続く工程を概略的に示す断面図。
【図７】図６に続く工程を概略的に示す断面図。
【図８】図７に続く工程を概略的に示す断面図。
【図９】半導体装置の従来の製造工程を概略的に示す断面図。
【図１０】図９に続く工程を概略的に示す断面図。
【図１１】図１０に続く工程を概略的に示す断面図。
【図１２】図１１に続く工程を概略的に示す断面図。
【図１３】図１２の一部を拡大して示す図。
【符号の説明】
１…半導体基板、
２…素子分離絶縁膜、
３…ウェル拡散層、
１１…トランジスタ、
１２…ゲート絶縁膜、
１３…ゲート電極、
１４ａ、ｂ…シリサイド膜、
１５…第１側壁絶縁膜、
１６…第２側壁絶縁膜、
１７…シリコン窒化膜、
２１…第１拡散領域（ソース／ドレイン・コンタクト領域）、
２２…第２拡散領域（ソース／ドレイン・エクステンション領域）、
２３…シリコン膜、
３１…層間絶縁膜、
３２…コンタクト、
３３…配線層、
３４…コンタクトホール。
Claims (15)
- 半導体基板と、
前記半導体基板の表面内に配設された、素子領域を分離する素子分離絶縁膜と、
前記素子領域の前記半導体基板上にゲート絶縁膜を介して配設されたゲート電極と、
前記ゲート電極の下の領域を挟むように前記半導体基板の表面内に形成された１対のソース／ドレイン領域と、
前記ソース／ドレイン領域の表面上に配設され、且つ前記素子分離絶縁膜上まで延在し、且つ前記半導体基板の表面より上方に位置する上面を有する、シリサイド膜と、
前記素子分離絶縁膜上と前記シリサイド膜上とに配設された層間絶縁膜と、
前記層間絶縁膜を貫通素子して前記シリサイド膜に達し、且つ一端及び他端が前記シリサイド膜上及び前記分離絶縁膜上にそれぞれ位置し、且つ底部で且つ前記素子分離絶縁膜の上部において一端が前記シリサイド膜の端部と接する溝部を有する、コンタクトホールと、
前記コンタクトホールの内部に配設された配線層と、
を具備することを特徴とする半導体装置。 - 前記溝部は、前記コンタクトホールの他端と共通の端部を有することを特徴とする請求項１に記載の半導体装置。
- 前記ソース／ドレイン領域のそれぞれの端部が前記素子分離絶縁膜と接することを特徴とする請求項１または２に記載の半導体装置。
- 前記溝部と前記ソース／ドレイン領域との間には、前記素子分離絶縁膜の一部が介在することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記溝部の内部は前記配線層と同一の材料により充填されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記ゲート電極と前記シリサイド膜との間の前記半導体基板表面上に配設され、且つ前記シリサイド膜と実質的に同じ高さを有する、シリコン膜をさらに具備することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
- 前記シリコン膜は、導電性であることを特徴とする請求項６に記載の半導体装置。
- 前記ソース／ドレイン領域は、第１拡散領域と、シリコン膜の下の領域の前記半導体基板の表面内に形成され且つ前記第１拡散領域より低い不純物濃度を有する第２拡散領域と、を具備することを特徴とする請求項６または７に記載の半導体装置。
- 前記素子分離絶縁膜の端部と前記溝部の一端との間の距離は、５ｎｍ乃至５０ｎｍであることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
- 半導体基板の表面内に、素子領域を分離する素子分離絶縁膜を形成する工程と、
前記素子領域の前記半導体基板の表面内に、１対のソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の相互間の前記半導体基板上に、ゲート絶縁膜及びゲート電極を具備するゲート構造を形成する工程と、
前記ソース／ドレイン領域上から前記素子分離絶縁膜上まで延在するようにシリサイド膜を形成する工程と、
前記素子分離絶縁膜上と前記シリサイド膜上とに層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的にエッチングすることにより、底面が前記シリサイド膜に達し且つ一端及び他端が前記シリサイド膜上及び前記素子分離絶縁膜上にそれぞれ位置するコンタクトホールを形成するとともに、前記素子分離絶縁膜の上部において一端が前記シリサイド膜の端部と接する溝部を形成する工程と、
前記コンタクトホールを導電膜で埋め込む工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記シリサイド膜を形成する工程は、
前記ソース／ドレイン領域上に、前記ゲート構造の端部から前記素子分離絶縁膜上まで延在するようにシリコン膜を形成する工程と、
前記シリコン膜の一部をシリサイド化する工程と、
を具備することを特徴とする請求項１０に記載の半導体装置の製造方法。 - 前記シリコン膜を形成後、前記シリコン膜に不純物を注入することにより、前記シリコン膜を導電化させる工程をさらに具備することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記溝部は、前記シリサイド膜をマスクとして自己整合的に形成されることを特徴とする請求項１０乃至１２のいずれかに記載の半導体装置の製造方法。
- 前記溝部の一端と前記素子分離絶縁膜の端部との間には、自己整合的に前記素子分離絶縁膜の一部が残存することを特徴とする請求項１０乃至１３のいずれかに記載の半導体装置の製造方法。
- 前記シリコン膜の膜厚は、５ｎｍ乃至５０ｎｍであることを特徴とする請求項１０乃至１４のいずれかに記載の半導体装置の製造方法。
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