KR100370331B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 로컬 상호 접속(인터커넥트)을 형성하기 위한 공정이 복잡했던 문제점을 해결하기 위한 것이다.
실리콘 기판(11) 상에 트랜지스터의 전극을 형성하고, 이 전면에 비정질 실리콘막(17)을 퇴적한다. 이어서, 비정질 실리콘막(17)을 선택적으로 성장시켜 단결정 실리콘막(18)을 형성하고, 상호 접속 형성부상에만 레지스트(19)를 형성한다. 그후, 상호 접속 형성부 이외의 비정질 실리콘막(17b, 17c)은 제거하고, 상호 접속 형성부의 비정질 실리콘막(17a)과 단결정 실리콘막(18)의 영역에 실리사이드막(20)으로 이루어지는 로컬 상호 접속을 형성한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING THEREOF}
본 발명은 로컬 상호 접속 기술을 이용한 MOS 트랜지스터에 이용되는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 예를 들어 SRAM(Static Random Access Memory)에 있어서 인접하는 트랜지스터들 사이를 접속하고 있는 로컬 상호 접속(local interconnect)은 다음과 같이 형성된다.
먼저, 도 7에 도시한 바와 같이, 실리콘 기판(71) 안에 복수의 소자 분리 영역(72)이 형성된다. 이 실리콘 기판(71)의 소자 영역 상에 게이트 산화막(73)이 형성되고, 이 게이트 산화막(73) 상에 복수의 게이트 전극(74)이 형성된다. 이 게이트 산화막(73)과 게이트 전극(74)의 측면에는 게이트 전극 측벽 스페이서(75)가 형성된다. 이후, 예를 들어, 실리콘 기판(71) 안에 소스/드레인 영역을 형성하는 불순물이 주입되어 복수의 트랜지스터가 형성된다.
이어서, 도 8에 도시한 바와 같이, 로컬 상호 접속을 형성하기 위해, 게이트 전극(74) 상에 실리콘 질화막(76)이 퇴적된다. 이 실리콘 질화막(76) 상에 실리콘 산화막(77)이 퇴적된다. 이 실리콘 산화막(77) 상에 도시생략한 레지스트가 도포되고, 이 레지스트가 리소그래피법에 의해 패터닝된다.
또한, 도 9에 도시한 바와 같이, 패터닝된 레지스트를 마스크로 이용하여 로컬 상호 접속 형성부에만 실리콘 질화막(76)과 실리콘 산화막(77)이 에칭되어 개구부(77a)가 형성된다. 이어서, 실리콘 산화막(77) 상에 금속이 퇴적되고, 개구부(77a)에 금속이 매립된다. 그 후, CMP(화학적 기계 연마)법을 이용하여 실리콘 산화막(77)상의 금속이 제거되어 로컬 상호 접속부(78)가 형성된다.
상기한 바와 같은 로컬 상호 접속의 제조 방법은 실리콘 기판(71) 상에 절연막을 퇴적하고, 여기에 개구부(77a)를 형성한다고 하는 대단히 복잡한 제조공정이었다.
또한, CMP에 의해 금속을 제거할 때에 실리콘 산화막(77)이 연마되어 트랜지스터까지 제거될 가능성이 있다. 이 때문에, 로컬 상호 접속부(78)의 형성에 있어서, 실리콘 산화막(77)은 두껍게 형성되지 않으면 않된다. 이 때문에 개구부(77a)의 애스펙트비(aspect ratio)도 커지고, 절연막이 두꺼운 만큼 개구 형성이 곤란해지는 문제가 있다.
또한, 실리콘 질화막(76)과 실리콘 산화막(77)을 에칭하고, 개구부(77a)를 형성하는 경우, 소자 분리 영역(72)까지도 에칭되는 경우가 있다. 그 때문에, 실리콘 기판(71) 내의 소스/드레인 영역의 저면보다도 소자 분리 영역(72)의 표면이아래에 위치하는 것이 있다. 여기서, 본래 역바이어스 인가시에 p형 영역과, n형 영역 사이에서 전류는 흐르지 않는다. 그러나, 소자 분리 영역(72)의 표면이 소스/드레인 영역의 저면 보다도 낮아진 경우, 누설 전류가 실리콘 기판(71) 내에 유입되어 소자의 기능 저하를 발생시키는 문제가 발생한다.
이상 설명한 바와 같이, 종래 기술에서는 로컬 상호 접속부 형성을 위한 공정이 복잡하였고, 또한 개구 형성이 복잡하다고 하는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 바는 로컬 상호 접속부를 형성하기 위한 공정이 용이한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 본 발명에 따른 반도체 장치의 제조 공정의 단면도.
도 2는 본 발명에 따른 반도체 장치의 제조 공정의 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조 공정의 단면도.
도 4는 본 발명에 따른 반도체 장치의 제조 공정의 단면도.
도 5는 본 발명에 따른 반도체 장치의 제조 공정의 단면도.
도 6은 본 발명에 따른 반도체 장치의 제조 공정의 단면도.
도 7은 종래 기술에 따른 반도체 장치의 제조 공정의 단면도.
도 8은 종래 기술에 따른 반도체 장치의 제조 공정의 단면도.
도 9는 종래 기술에 따른 반도체 장치의 제조 공정의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘기판
12 : 소자 분리 영역 (STI)
13 : 게이트 산화막
14 : 다결정 실리콘 게이트 전극
15 : 금속 게이트 전극
16 : 실리콘 질화막
17, 17a, 17b, 17c : 비정질 실리콘막
18 : 단결정 실리콘막
19 : 레지스트
20 : 실리사이드막
21 : LDD
본 발명은 상기 목적을 달성하기 위해 다음과 같은 수단을 이용하고 있다.
본 발명의 반도체 장치는 반도체 기판 상에 형성된 트랜지스터의 게이트 전극과, 일부가 상기 게이트 전극의 양측에서 상기 반도체 기판의 표면 보다도 위쪽에 위치하는 상기 트랜지스터의 소스/드레인과, 상기 반도체 장치상에 형성되어 상기 소스/드레인과 다른 소스/드레인을 접속하고, 또한 상기 트랜지스터의 소스/드레인과 동시에 형성된 실리사이드층으로 이루어지는 상호 접속부를 포함한다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 절연막을 형성하는 공정과, 상기 반도체 기판의 전면에 비정질 반도체층을 퇴적하는 공정과, 상기 비정질 반도체층을 선택적으로 성장시켜서 단결정 반도체층을 형성하는 공정과, 상기 단결정 반도체층의 상호 접속 형성부 상에만 레지스트층을 형성하는 공정과, 상기 상호 접속 형성부 이외의 상기 비정질 반도체층을 제거하는 공정과, 상기 레지스트층을 제거하는 공정과, 상기 상호 접속 형성부의 비정질 반도체층 및 상기 단결정 반도체층 상에 금속막을 퇴적하고 실리사이드막을 형성하는 공정을 포함한다.
<실시예>
본 발명의 실시형태를 도면을 참조하여 설명한다.
도 1에 도시한 바와 같이, 실리콘 기판(11) 내에 예를 들면 STI(Shallow Trench Isolation)으로 이루어지는 복수의 소자 분리 영역(12)이 형성된다. 이 실리콘 기판(11)의 소자 영역 상에 게이트 산화막(13)이 형성되고, 이 게이트 산화막(13) 상에 다결정 실리콘 게이트 전극(14)이 형성된다. 이 다결정 실리콘 게이트 전극(14) 상에는 예를 들면, 텅스텐(W)이나 티탄(Ti) 등의 고융점 금속으로 이루어지는 금속 게이트 전극(15)이 형성되어 게이트 전극 G가 형성된다. 이후, 게이트 전극 G를 마스크로하여 실리콘 기판(11)의 표면 영역에 저농도의 불순물이 주입되고, LDD(Lightly Doped Drain) 영역(21)이 형성된다. 이어서, 전면에 실리콘 질화막이 형성되고, 이것이 에치백되어 게이트 전극 G 상부 및 그 측면에 실리콘 질화막(16)이 형성된다.
다음에 도 2에 도시한 바와 같이, 전면에 엘리베이티드 소스/드레인(elevated source and drain)을 형성하기 위한 비정질 실리콘막(17)이 형성된다. 그 후, 도 3에 도시한 바와 같이, 비정질 실리콘막(17)을, 예를 들어 700℃, 30분의 조건으로 어닐링해서 선택적으로 고상(固相) 에피텍셜 성장(solid phase epitaxial growth)시킨다. 이때, 비정질 실리콘막(17)은 실리콘 기판(11)의 단결정 실리콘을 핵(核)으로 하여 성장한다. 이 때문에 소스/드레인 영역 상의 비정질 실리콘막(17)만이 단결정 실리콘막(18)으로 성장하고, 엘리베이티드 소스/드레인이 형성된다. 즉, 소자 분리 영역(12) 상부 및 실리콘 질화막(16) 상의 비정질 실리콘막(17a, 17b, 및 17c)은 단결정 실리콘으로 성장하지 않고 비정질 실리콘 그대로이다.
다음에 전면에 레지스트가 도포된다. 이 레지스트가 로컬 상호 접속 형성부로 되는 비정질 실리콘막(17a) 상에 남겨지도록 리소그래피법에 의해 패터닝된다.
도 4는 로컬 상호 접속 형성부에 형성된 레지스트(19)를 나타내고 있다. 상술한 고상 에피텍셜 성장에서는 단결정 실리콘막(18)의 파셋트(facet) 면의 각도 α는 54˚로 된다. 이 때문에 레지스트(19)는 비정질 실리콘막(17a)의 전면을 덮도록 넓게 패터닝할 필요가 있다.
다음에 도 5에 도시한 바와 같이, 예를 들어 2.5 : 1의 비로 이루어지는 CF4/O2의 혼합 개스를 이용하여 CDE(Chemical Dry Etching)법에 의해, 레지스트(19)로 덮여 있지 않은 소자 분리 영역(12) 상부 및 실리콘 질화막(16) 상의 비정질 실리콘막(17b, 17c)이 제거된다. 이 때, 비정질실리콘막(17a)은 레지스트(19)가 마스크로되기 때문에 제거되지 않는다. 그 후, 레지스트(19)는 박리(剝離)된다.
다음에, 전면(全面)에 도시되어 있지 않은 고융점 금속막을 형성한다. 이 고융점 금속층의 예로서는 티탄(Ti), 코발트(Co), 니켈(Ni), 백금(Pt), 텅스텐(W), 몰리브덴(Mo) 등이 거론되고 있다.
다음에, 도 6에 도시한 바와 같이, 예를 들어 800℃에서 수십초간 어닐링을 수행함으로써, 비정질 실리콘막(17a)과 단결정 실리콘막(18)의 영역에 실리사이드막(20)이 형성된다. 이 때, 실리사이드막(20)은 실리콘 기판(11)의 표면 아래까지 형성되고, 또한, 소스/드레인 영역 저면의 pn 접합보다도 위에 위치하도록 전체적으로 얇게 형성된다. 그 후, 실리사이드막(20)에 성장하지 않았던 미반응의 고융점 금속막은 제거된다.
한편, 본 발명에 있어서, 소스/드레인 영역의 형성 시기는 도 5에 도시한 에피텍셜 성장의 전후 언제라도 좋다.
예를 들어, 에피텍셜 성장 전이라면, 실리콘 질화막(16)의 측벽이 형성된 후, 소스/드레인 영역이 형성된다. 그 후, 비정질 실리콘막(17)을 에피텍셜 성장시켜 실리사이드막(20)이 형성된다.
또한, 에피텍셜 성장 후라면, 실리콘질화막(16)의 측벽이 형성되고, 비정질 실리콘막(17)을 에피텍셜 성장시킨 후, 소스/드레인 영역이 형성된다. 그후, 실리사이드막(20)이 형성된다. 이 경우, 소스/드레인 영역의 형성과 실리사이드막(20)의 형성은 어느 것이 앞서도 좋다.
이상 설명한 바와 같이, 로컬 상호 접속 형성 부분은 엘리베이티드 소스/드레인의 형성에 있어서, 고상 에피텍셜 성장에 이용되는 비정질 실리콘막(17)에 의해 형성할 수 있다. 즉, 종래와 같이 절연막을 에칭하여 개구를 형성하고, 이 개구를 금속으로 충진하던 공정이 불필요하기 때문에 제조 공정을 종래에 비해 간단화할 수 있다. 더욱이, 개구를 형성하는 공정이 없기 때문에 소자 분리 영역(12)이 에칭되어, 소자 분리 영역(12)의 표면이 소스/드레인 영역의 저면보다도 낮아지는 일이 없다. 따라서, 누설 전류의 발생을 억제할 수 있다. 또한, 엘리베이티드 소스/드레인을 이용하기 때문에 소스/드레인 영역을 깊게 하는 일없이, 실리사이드막을 넓게 할 수 있기 때문에 쇼트 채널 효과를 억제한 채로 전류량을 확보할 수 있다.
한편 상기 실시예의 형태에서는 2개의 트랜지스터의 소스/드레인 영역을 접속하는 경우에 대해 설명하였지만, 이것에 한정되지 않고, 예를 들면 트랜지스터와 다른 회로 요소를 접속하는 경우에도 적용할 수 있다.
그밖에도 본 발명은 그 요지를 벗어나지 않는 범위에서 다양한 변형 실시가 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 용이하게 로컬 상호 접속부를 형성할 수 있고, 누설 전류의 발생을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 표면 영역 상에 액티브 소자(active element)의 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 절연막과 상기 게이트 전극을 덮는 절연막을 형성하는 단계와;
    이와 같이 형성되는 상기 반도체 기판의 표면 영역 위에 비정질 반도체 층을 퇴적(deposition)하여 형성하는 단계와;
    상기 비정질 반도체층을 선택적으로 성장시켜, 상기 액티브 소자의 소스/드레인 영역들의 부분에 위치하는, 상기 비정질 반도체층의 선택된 부분에 단결정 반도체층을 형성하는 단계와;
    상기 비정질 반도체층 중에서, 상호 접속 형성부 -상기 상호 접속 형성부는 상기 액티브 소자 및 그와 인접한 액티브 소자 사이에 위치함-에 위치하는 상기 비정질 반도체층의 부분에 레지스트층을 형성하는 단계와;
    상기 비정질 반도체층 중에서, 상기 비정질 반도체층의 상기 상호 접속 형성부에 위치하는 부분 이외의 부분들을 제거하는 단계와;
    상기 레지스트층을 제거하는 단계와;
    상기 비정질 반도체층의 상기 상호 접속 형성부에 위치하는 부분 상에 그리고 상기 단결정 반도체층 부분 상에 금속층을 퇴적시키고, 상기 금속막을 실리사이드화(silicifying)하여 실리사이드층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 액티브 소자는 엘리베이티드 소스 및 드레인(elevated source and drain) 유형인 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 금속층은 고융점 금속층이고, 상기 실리사이드층은 상기 고융점 금속의 실리사이드층인 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 고융점 금속층은 티타늄(Ti)층, 코발트(Co)층의 실리사이드층, 니켈(Ni)층의 실리사이드층, 백금(Pt)층의 실리사이드층, 텅스텐(W)층의 실리사이드층, 및 몰리브덴(Mo)층의 실리사이드층 중의 하나를 포함하고, 상기 고융점 금속의 실리사이드층은 티타늄(Ti)의 실리사이드층, 코발트(Co)의 실리사이드층, 니켈(Ni)의 실리사이드층, 백금(Pt)의 실리사이드층, 텅스텐(W)의 실리사이드층 및 몰리브덴(Mo)의 실리사이드층 중의 하나를 포함하는 반도체 장치의 제조 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 표면 영역에 소자 분리막을 형성하여 상기 반도체 기판의 상기 표면 영역에 적어도 2개의 소자 형성 영역들을 한정하는 단계와;
    상기 소자 형성 영역들 각각의 액티브 소자의 게이트 절연막을, 상기 반도체 기판의 표면 영역 상에 형성하는 단계와;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 절연막과 상기 게이트 전극을 덮는 절연막을 형성하는 단계와;
    이와 같이 형성되는 상기 반도체 기판의 상기 표면 영역 위에 비정질 반도체 층을 퇴적하여 형성하는 단계와;
    상기 비정질 반도체층을 선택적으로 성장시켜, 상기 액티브 소자의 소스/드레인 영역들의 부분에 위치하는, 상기 비정질 반도체층의 선택된 부분에 단결정 반도체층을 형성하는 단계와;
    상기 비정질 반도체층 중에서, 소자 분리막 상에 그리고 상호 접속 형성부에 위치하는 상기 비정질 반도체층의 부분에 레지스트층을 형성하는 단계 -상기 소자 분리막과 상기 상호 접속 형성부는 상기 액티브 소자 및 그와 인접하는 액티브 소자 사이에 위치함-와;
    상기 비정질 반도체층 중에서, 상기 소자 분리막 상에 그리고 상기 상호 접속 형성부에 위치하는 상기 비정질 반도체층의 부분 이외의 부분들을 제거하는 단계와;
    상기 레지스트층을 제거하는 단계와;
    상기 소자 분리막 상에 그리고 상기 상호 접속 형성부에 위치하는 상기 비정질 반도체층의 상기 부분 상에 그리고 상기 단결정 반도체층 부분 상에 금속층을 퇴적시키고, 상기 금속막을 실리사이드화하여 실리사이드층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 액티브 소자는 엘리베이티드 소스 및 드레인 유형인 반도체 장치의 제조 방법.
  18. 제16항에 있어서, 상기 금속층은 고융점 금속층이고, 상기 실리사이드층은 상기 고융점 금속의 실리사이드층인 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 고융점 금속층은 티타늄(Ti)층, 코발트(Co)층의 실리사이드층, 니켈(Ni)층의 실리사이드층, 백금(Pt)층의 실리사이드층, 텅스텐(W)층의 실리사이드층 및 몰리브덴(Mo)층의 실리사이드층 중의 하나를 포함하고, 상기 고융점 금속의 실리사이드층은 티타늄(Ti)의 실리사이드층, 코발트(Co)의 실리사이드층, 니켈(Ni)의 실리사이드층, 백금(Pt)의 실리사이드층, 텅스텐(W)의 실리사이드층 및 몰리브덴(Mo)의 실리사이드층 중의 하나를 포함하는 반도체 장치의 제조 방법.
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