KR100463956B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
소자의 고집적화에 따라 채널 길이의 축소로 야기되는 숏트 채널 효과 및 접합 누설전류 증대 현상을 방지하여 소자의 신뢰성을 향상시키고자 한다.
3. 발명의 해결 방법의 요지
본 발명은 트랜지스터의 접합부 형성시에 저농도 불순물 영역의 기판상에 단결정 실리콘 에피택셜막을 성장시킨 후, 인-시투 공정 또는 단결정 실리콘막 성장후의 이온 주입 공정 등을 통해 엘리베이티드 접합부 영역을 형성한다.
4. 발명의 중요한 용도
모든 반도체 소자의 트렌지스터 형성 방법.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 접합부 영역상에 단결정 실리콘막을 성장시켜 엘리베이티드 소오스/드레인 영역을 형성하므로서 소자의 신뢰성을 향상시킬 수 있는 트랜지스터 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 트랜지스터는 얕은 깊이를 갖는 소오스/드레인 영역의 형성이 요구되고 있다. 얕은 소오스/드레인 영역(shallow source/drain)를 형성하기 위한 방법으로, 저에너지의 이온주입에 의한 방법과 이를 응용한 이중 이온주입(double implantation) 방법, 선 비정질화에 의한 채널링 효과(channeling effect) 억제 방법 등이 제안되고 있다. 이러한 방법들은 0.1㎛ 이하 급의 반도체 소자의 얕은 접합 형성을 위해서 주입된 이온에 의한 결함 형성에 따른 물리적, 화학적 특성 규명이 아직 미흡한 실정이다. 또한 접합부 콘택을 위한 콘택홀 형성시 식각 손상으로 인한 숏트 채널 효과(short channel effect)로 인하여 소자의 신뢰성이 저하되는 문제가 있다.
이와 같은 종래의 반도체 소자의 트랜지스터 형성 방법은 다음과 같다. 웰이 형성된 실리콘 기판에 필드 산화막을 형성하여 액티브 영역을 형성한다. 상기 액티브 영역상에 게이트 산화막 및 게이트 전극을 형성한다. 불순물 이온주입 공정을 통해 소오스/드레인 접합영역을 형성한 후, 상기 전체 구조상에 층간 절연막을 형성한다. 이후, 콘택 형성 공정 및 금속배선 형성 공정 등을 실시하여 트랜지스터를 완성한다.
상기와 같이 형성된 종래의 트랜지스터 등은 소자의 집적도가 증가함에 따라 디자인 룰이 점차 축소되고, 따라서 트랜지스터의 채널 길이도 감소하게 된다. 트랜지스터의 채널 길이가 감소하게 되면, 문턱 전압(Threshold) 특성에서 숏 채널 효과(Short Channel Effect)가 크게 나타나게 되고, 접합의 깊이가 보다 짧아지게 되어 누설 전류가 증가하게 된다.
따라서, 본 발명은 트랜지스터의 접합부 형성시에 저농도 불순물 영역의 기판상에 다결정 실리콘 에피택셜막을 성장시킨 후, 인-시투 공정 또는 단결정 실리콘막 성장후의 이온 주입 공정 등을 통해 엘리베이티드 접합부 영역을 형성하므로서, 충분한 채널 길이 및 접합 깊이를 획득할 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지터 형성 방법의 한 예는 NMOS 지역 및 PMOS 지역의 액티브 영역에 게이트 산화막, 게이트 및 저농도 불순물 영역이 각각 형성되는 기판이 제공되는 단계; NMOS 지역의 상기 게이트 측벽에만 스페이서를 형성한 후, 상기 NMOS 지역의 상기 게이트 양측의 기판상에 N-타입 실리콘 에피택셜막을 형성하는 단계; PMOS 지역의 상기 게이트 측벽에 스페이서를 형성한 후, PMOS 지역의 상기 게이트 양측의 기판상에 P-타입 실리콘 에피택셜막을 형성하는 단계; 및 열처리 공정을 통해 엘리베이티드 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지터 형성 방법의 다른 예는 NMOS 지역 및 PMOS 지역의 액티브 영역에 게이트 산화막, 게이트 및 저농도 불순물 영역이 각각 형성되는 기판이 제공되는 단계; NMOS 지역의 상기 게이트 측벽에만 스페이서를 형성한 후, NMOS 지역 및 PMOS 지역의 상기 전체 구조상에 N-타입 실리콘 에피택셜막을 형성하는 단계; PMOS 지역의 상기 N-타입 실리콘 에피택셜막을 제거하고, PMOS 지역의 상기 게이트 측벽에 스페이서를 형성한 후, NMOS 지역 및 PMOS 지역의 상기 전체 구조상에 P-타입 실리콘 에피택셜막을 형성하는 단계; NMOS 지역의 상기 P-타입 실리콘 에피택셜막을 제거하고, NMOS 지역의 상기 N-타입 실리콘 에피택셜막을 노출시킨 후, 식각 공정을 통해 상기 게이트 상부가 개방된 N-타입 및 P-타입 실리콘 에피택셜막을 형성하는 단계; 및 열처리 공정을 통해 엘리베이티드 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
(제 1 실시예)
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법의 한 예를 설명하기 위한 단면도이다.
도 1(a)를 참조하면, NMOS 지역 및 PMOS 지역이 형성되는 실리콘 기판(10)에 필드 산화막(20)을 형성하여 액티브 영역을 정의한다. 상기 액티브 영역상에 게이트 산화막 및 게이트용 폴리실리콘을 증착한 후, 마스크를 이용한 식각 공정을 통해 게이트용 폴리실리콘 및 게이트 산화막을 순차적으로 식각하여 게이트 산화막(22) 및 게이트(24)를 각각 형성한다. 이후, 라이틀리 도프트 드레인(Lighty Doped Drain; LDD) 이온주입 공정을 실시하여 저농도 불순물 영역(26)을 형성한 후, 상기 전체 구조상에 스페이서용 산화막(28)을 증착한다. PMOS 지역의 스페이서용 산화막(28)상에 포토레지스터를 이용한 제 1 마스크층(40)을 형성한다.
상기에서, 게이트용 폴리실리콘은 텅스텐 실리사이드를 증착할 수 있다.
도 1(b)를 참조하면, 상기 제 1 마스크층(40)을 이용한 식각 공정을 통해 NMOS 지역의 스페이서용 산화막(28)을 식각하고, 이로 인하여 게이트(24) 측벽에 스페이서(29)가 형성된 후, 제 1 마스크(40)를 제거한다. 이후, 세정 공정을 실시한 후, NMOS 지역의 저농도 불순물 영역(26)상에 N-타입 실리콘 에피택셜막(32)을 형성한다.
상기에서, N-타입 실리콘 에피택셜막(32)은 50 내지 2000Å의 두께로 형성되며, 단결정 실리콘막 성장시에 PH3 가스를 주입하는 인-시투 도핑에 의해 형성되거나, 단결정 실리콘막 성장 후 N-타입 이온주입이 실시되어 형성된다. 인-시투 도핑 공정은 NMOS 지역의 단결정 실리콘막 성장시, 전기적 저항 감소를 위해 PH3 가스가 증착 챔버에 주입되고 이때, 인 이온이 도핑되도록 실시된다. 또한, NMOS 지역의 단결정 실리콘막 성장후, 전기적 저항 감소를 위한 N-타입 도펀트는 비소 및 인 등의 5 족 이온이 사용된다. 도핑 레벨은 1.0×1018 내지 1021 atoms/㎤이다.
도 1(c)를 참조하면, 상기 N-타입 실리콘 에피택셜막(32)이 형성된 전체 구조상에 층간 절연막(35)를 형성한 후, NMOS 지역의 층간 절연막(35)상에 포토레지스터를 이용한 제 2 마스크층(50)을 형성한다.
상기에서, 층간 절연막(35; IOP: Inter Poly Oxide)은 BPSG 또는 열산화막(Thermal Oxide)을 사용한다.
도 1(d)를 참조하면, 상기 제 2 마스크층(40)을 이용한 식각 공정을 통해 PMOS 지역의 층간 절연막(35) 및 스페이서용 산화막(28)을 순차적으로 식각하고, 이로 인하여 게이트(24) 측벽에 스페이서(30)가 형성된 후, 제 2 마스크(50)를 제거한다. 이후, 세정 공정을 실시한 후, PMOS 지역의 저농도 불순물 영역(26)상에 P-타입 실리콘 에피택셜막(37)을 형성한다.
상기에서, P-타입 실리콘 에피택셜막(32)은 50 내지 2000Å의 두께로 형성되며, 단결정 실리콘막 성장시에 B2H6 가스를 주입하는 인-시투 도핑에 의해 형성되거나, 단결정 실리콘막 성장 후 P-타입 이온주입이 실시되어 형성된다. 인-시투 도핑 공정은 PMOS 지역의 단결정 실리콘막 성장시, 전기적 저항 감소를 위해 B2H6 가스가 증착 챔버에 주입되고 이때, 붕소 이온이 도핑되도록 실시된다. 또한, PMOS 지역의 단결정 실리콘막 성장후, 전기적 저항 감소를 위한 P-타입 도펀트는 붕소 등의 3 족 이온이 사용된다. 도핑 레벨은 1.0×1018 내지 1021 atoms/㎤이다.
이후, 후속 열처리 공정을 실시하여 주입된 불순물의 액티베이션 및 확산 등을 통해 엘리베이티드 소오스/드레인 영역을 완성한다.
(제 2 실시예)
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법의 다른 예를 설명하기 위한 단면도이다.
도 2(a)를 참조하면, NMOS 지역 및 PMOS 지역이 형성되는 실리콘 기판(110)에 필드 산화막(120)을 형성하여 액티브 영역을 정의한다. 상기 액티브 영역상에 게이트 산화막 및 게이트용 폴리실리콘을 증착한 후, 마스크를 이용한 식각 공정을 통해 게이트용 폴리실리콘 및 게이트 산화막을 순차적으로 식각하여 게이트 산화막(122) 및 게이트(124)를 각각 형성한다. 이후 라이틀리 도프트 드레인(Lighty Doped Drain; LDD) 이온주입 공정을 실시하여 저농도 불순물 영역(126)을 형성한 후, 상기 전체 구조상에 스페이서용 산화막(128)을 증착한다. PMOS 지역의 스페이서용 산화막(128)상에 포토레지스터를 이용한 제 1 마스크층(140)을 형성한다.
상기에서, 게이트용 폴리실리콘은 텅스텐 실리사이드를 증착할 수 있다.
도 2(b)를 참조하면, 상기 제 1 마스크층(40)을 이용한 식각 공정을 통해 NMOS 지역의 스페이서용 산화막(128)을 식각하고, 이로 인하여 게이트(124) 측벽에 스페이서(129)가 형성된 후, 제 1 마스크(140)를 제거한다. 이후, 세정 공정을 실시한 후, NMOS 지역의 저농도 불순물 영역(126)상에 N-타입 실리콘 에피택셜막(132)을 형성한다.
상기에서, N-타입 실리콘 에피택셜막(132)은 50 내지 2000Å의 두께로 형성되며, 단결정 실리콘막 성장시에 PH3 가스를 주입하는 인-시투 도핑에 의해 형성되거나, 단결정 실리콘막 성장 후 N-타입 이온주입이 실시되어 형성된다. 인-시투 도핑 공정은 NMOS 지역의 단결정 실리콘막 성장시, 전기적 저항 감소를 위해 PH3 가스가 증착 챔버에 주입되고 이때, 인 이온이 도핑되도록 실시된다. 또한, NMOS 지역의 단결정 실리콘막 성장후, 전기적 저항 감소를 위한 N-타입 도펀트는 비소 및 인 등의 5 족 이온이 사용된다. 도핑 레벨은 1.0×1018 내지 1021 atoms/㎤이다.
상기의 경우, 형성되는 실리콘 에피택셜막 및 불순물의 도핑 정도는 게이트의 높이와 형성될 접합의 깊이를 고려하여 결정한다.
도 1(c)를 참조하면, 상기 N-타입 실리콘 에피택셜막(132)이 형성된 전체 구조상에 층간 절연막(135)를 형성한 후, NMOS 지역의 층간 절연막(135)상에 포토레지스터를 이용한 제 2 마스크층(150)을 형성한다.
상기에서, 층간 절연막(135; IOP: Inter Poly Oxide)은 BPSG 또는 열산화막(Thermal Oxide)을 사용한다.
도 1(d)를 참조하면, 상기 제 2 마스크층(140)을 이용한 식각 공정을 통해 PMOS 지역의 층간 절연막(135), N-타입 실리콘 에피택셜막(132) 및 스페이서용 산화막(28)을 순차적으로 식각하고, 이로 인하여 게이트(124) 측벽에 스페이서(130)가 형성된 후, 제 2 마스크(150)를 제거한다. 이후, 세정 공정을 실시한 후, NMOS 지역 및 PMOS 지역의 전체 구조상에 P-타입 실리콘 에피택셜막(137)을 형성한다.
상기에서, P-타입 실리콘 에피택셜막(132)은 50 내지 2000Å의 두께로 형성되며, 단결정 실리콘막 성장시에 B2H6 가스를 주입하는 인-시투 도핑에 의해 형성되거나, 단결정 실리콘막 성장 후 P-타입 이온주입이 실시되어 형성된다. 인-시투 도핑 공정은 PMOS 지역의 단결정 실리콘막 성장시, 전기적 저항 감소를 위해 B2H6 가스가 증착 챔버에 주입되고 이때, 붕소 이온이 도핑되도록 실시된다. 또한, PMOS 지역의 단결정 실리콘막 성장후, 전기적 저항 감소를 위한 P-타입 도펀트는 붕소 등의 3 족 이온이 사용된다. 도핑 레벨은 1.0×1018 내지 1021 atoms/㎤이다.
도 2(e)를 참조하면, NMOS 지역의 N-타입 실리콘 에피택셜막(132)이 노출되도록 하기 위해, P-타입 실리콘 에피택셜막(137) 및 층간 절연막(135)을 순차적으로 식각한다. 이후, 마스크를 이용한 식각 공정으로 게이트(124) 상부가 개방된 N-타입 및 P-타입 실리콘 에피택셜막(133 및 138)을 형성한다.
이후, 후속 열처리 공정을 실시하여 주입된 불순물의 액티베이션 및 확산 등을 통해 엘리베이티드 소오스/드레인 영역을 완성한다.
상술한 바와 같이, 본 발명에 의하면 게이트 너비가 감소해도 충분한 채널 길이와 접합 깊이를 확보할 수 있으므로 숏트 채널 효과 개선 및 접합 누설전류의 감소에 탁월한 효과가 있다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법의 한 예를 설명하기 위한 단면도.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법의 다른 예를 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 및 110 : 실리콘 기판 20 및 120 : 필드 산화막
22 및 122 : 게이트 산화막 24 및 124 : 게이트
26 및 126 : 저농도 불순물 영역 28 및 128 : 스페이서용 산화막
29, 30, 129 및 130 : 스페이서 35 및 135 : 층간 절연막
32, 132 및 133 : N-타입 실리콘 에피택셜막
37, 137 및 138 : P-타입 실리콘 에피택셜막
40, 50, 140 및 150 : 마스크층
Claims (10)
- NMOS 지역 및 PMOS 지역의 액티브 영역에 게이트 산화막, 게이트 및 저농도 불순물 영역이 각각 형성되는 기판이 제공되는 단계;NMOS 지역의 상기 게이트 측벽에만 스페이서를 형성한 후, 상기 NMOS 지역의 상기 게이트 양측의 기판상에 N-타입 실리콘 에피택셜막을 형성하는 단계;PMOS 지역의 상기 게이트 측벽에 스페이서를 형성한 후, PMOS 지역의 상기 게이트 양측의 기판상에 P-타입 실리콘 에피택셜막을 형성하는 단계; 및열처리 공정을 통해 엘리베이티드 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 N-타입 또는 P-타입 실리콘 에피택셜막은 50 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 N-타입 또는 P-타입 실리콘 에피택셜막은 단결정 실리콘막 성장시의 인-시투 도핑 공정 및 단결정 실리콘막 성장후의 이온주입 공정 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 N-타입 실리콘 에피택셜막에서의 인-시투 도핑 공정은 NMOS 지역의 단결정 실리콘막 성장과 동시에 PH3 가스가 증착 챔버에 주입되는 동안에 인 이온이 도핑되도록 실시되고,상기 P-타입 실리콘 에피택셜막에서의 인-시투 도핑 공정은 PMOS 지역의 단결정 실리콘막 성장과 동시에 B2H6 가스가 증착 챔버에 주입되는 동안에 붕소 이온이 도핑되도록 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 N-타입 실리콘 에피택셜막에서의 이온주입 공정은 NMOS 지역의 단결정 실리콘막 성장후, 비소 또는 인이 N-타입 도펀트로 사용되어 1.0×1018 내지 1021 atoms/㎤의 도핑 레벨로 주입되도록 실시되고,상기 P-타입 실리콘 에피택셜막에서의 이온주입 공정은 PMOS 지역의 단결정 실리콘막 성장후, 붕소가 P-타입 도펀트로 사용되어 1.0×1018 내지 1021 atoms/㎤의 도핑 레벨로 주입되도록 실시되는 것을 특징으로는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- NMOS 지역 및 PMOS 지역의 액티브 영역에 게이트 산화막, 게이트 및 저농도 불순물 영역이 각각 형성되는 기판이 제공되는 단계;NMOS 지역의 상기 게이트 측벽에만 스페이서를 형성한 후, NMOS 지역 및 PMOS 지역의 상기 전체 구조상에 N-타입 실리콘 에피택셜막을 형성하는 단계;PMOS 지역의 상기 N-타입 실리콘 에피택셜막을 제거하고, PMOS 지역의 상기 게이트 측벽에 스페이서를 형성한 후, NMOS 지역 및 PMOS 지역의 상기 전체 구조상에 P-타입 실리콘 에피택셜막을 형성하는 단계;NMOS 지역의 상기 P-타입 실리콘 에피택셜막을 제거하고, NMOS 지역의 상기 N-타입 실리콘 에피택셜막을 노출시킨 후, 식각 공정을 통해 상기 게이트 상부가 개방된 N-타입 및 P-타입 실리콘 에피택셜막을 형성하는 단계; 및열처리 공정을 통해 엘리베이티드 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 6 항에 있어서,상기 N-타입 또는 P-타입 실리콘 에피택셜막은 50 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 6 항에 있어서,상기 N-타입 또는 P-타입 실리콘 에피택셜막은 단결정 실리콘막 성장시의 인-시투 도핑 공정 및 단결정 실리콘막 성장후의 이온주입 공정 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 8 항에 있어서,상기 N-타입 실리콘 에피택셜막에서의 인-시투 도핑 공정은 NMOS 지역의 단결정 실리콘막 성장과 동시에 PH3 가스가 증착 챔버에 주입되는 동안에 인 이온이 도핑되도록 실시되고,상기 P-타입 실리콘 에피택셜막에서의 인-시투 도핑 공정은 PMOS 지역의 단결정 실리콘막 성장과 동시에 B2H6 가스가 증착 챔버에 주입되는 동안에 붕소 이온이 도핑되도록 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 8 항에 있어서,상기 N-타입 실리콘 에피택셜막에서의 이온주입 공정은 NMOS 지역의 단결정 실리콘막 성장후, 비소 또는 인이 N-타입 도펀트로 사용되어 1.0×1018 내지 1021 atoms/㎤의 도핑 레벨로 주입되도록 실시되고,상기 P-타입 실리콘 에피택셜막에서의 이온주입 공정은 PMOS 지역의 단결정 실리콘막 성장후, 붕소가 P-타입 도펀트로 사용되어 1.0×1018 내지 1021 atoms/㎤의 도핑 레벨로 주입되도록 실시되는 것을 특징으로는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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1998
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| Publication number | Publication date |
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| KR20000004252A (ko) | 2000-01-25 |
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