JPH07297275A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07297275A JPH07297275A JP6081590A JP8159094A JPH07297275A JP H07297275 A JPH07297275 A JP H07297275A JP 6081590 A JP6081590 A JP 6081590A JP 8159094 A JP8159094 A JP 8159094A JP H07297275 A JPH07297275 A JP H07297275A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- nitride film
- silicon
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】簡素なプロセスを用い、素子分離領域を微細化
した時に生じる狭チャネル効果を抑制し、かつジャンク
ションリークを低減しデータ保持特性の向上を図り、ま
た、寄生接合容量の低減を図る。さらには、寄生ＭＯＳ
トランジスタのしきい値電圧の低下を防止する。 【構成】シリコン基板１上に酸化シリコン膜２、多結晶
シリコン膜３、第１の窒化シリコン膜４を順次形成し、
フォトリソグラフィ技術を用いて所定の形状にパターニ
ングを行った後選択酸化を行う。その後第１の窒化シリ
コン膜４上に第２の窒化シリコン膜５を全面に形成する
ことにより素子分離領域上に選択酸化前の素子分離領域
よりも狭小な凹部を設け、しかる後にボロンイオン９注
入を行い、選択酸化シリコンによって形成された厚いフ
ィールド絶縁膜７下にＰ型チャネルストッパー層１０を
形成する。
した時に生じる狭チャネル効果を抑制し、かつジャンク
ションリークを低減しデータ保持特性の向上を図り、ま
た、寄生接合容量の低減を図る。さらには、寄生ＭＯＳ
トランジスタのしきい値電圧の低下を防止する。 【構成】シリコン基板１上に酸化シリコン膜２、多結晶
シリコン膜３、第１の窒化シリコン膜４を順次形成し、
フォトリソグラフィ技術を用いて所定の形状にパターニ
ングを行った後選択酸化を行う。その後第１の窒化シリ
コン膜４上に第２の窒化シリコン膜５を全面に形成する
ことにより素子分離領域上に選択酸化前の素子分離領域
よりも狭小な凹部を設け、しかる後にボロンイオン９注
入を行い、選択酸化シリコンによって形成された厚いフ
ィールド絶縁膜７下にＰ型チャネルストッパー層１０を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に半導体基板の選択酸化により形成された厚い
絶縁膜下にチャネルストッパー層を形成する半導体装置
の製造方法に関し、特にこの発明によれば狭チャネル効
果を抑制する従来プロセスの工夫と比較して製造歩留り
やコストを大幅に改善する技術を提供するものである。
係り、特に半導体基板の選択酸化により形成された厚い
絶縁膜下にチャネルストッパー層を形成する半導体装置
の製造方法に関し、特にこの発明によれば狭チャネル効
果を抑制する従来プロセスの工夫と比較して製造歩留り
やコストを大幅に改善する技術を提供するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴って、使
用されるＭＯＳトランジスタ自体の微細化と共に素子分
離領域の微細化も求められている。代表的な素子分離技
術であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法とＬＯＰＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｐｏｌｙ Ｓｉｌｉｃｏ
ｎ）法では素子分離領域を選択酸化して形成する。さら
に寄生ＭＯＳトランジスタのしきい値電圧を高めるため
には選択酸化により形成された厚い絶縁膜下にチャネル
ストッパー層を形成するなどの工夫が成されている。し
かしながら、これらの素子分離形成方法では、選択酸化
による厚い絶縁膜の形成ならびにチャネルストッパー層
形成のための不純物注入を自己整合（セルフアライメン
ト）的に行うため、形成されたチャネルストッパー層が
ＭＯＳトランジスタのアクティブ領域にまで食い込むこ
ととなる。
用されるＭＯＳトランジスタ自体の微細化と共に素子分
離領域の微細化も求められている。代表的な素子分離技
術であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法とＬＯＰＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｐｏｌｙ Ｓｉｌｉｃｏ
ｎ）法では素子分離領域を選択酸化して形成する。さら
に寄生ＭＯＳトランジスタのしきい値電圧を高めるため
には選択酸化により形成された厚い絶縁膜下にチャネル
ストッパー層を形成するなどの工夫が成されている。し
かしながら、これらの素子分離形成方法では、選択酸化
による厚い絶縁膜の形成ならびにチャネルストッパー層
形成のための不純物注入を自己整合（セルフアライメン
ト）的に行うため、形成されたチャネルストッパー層が
ＭＯＳトランジスタのアクティブ領域にまで食い込むこ
ととなる。
【０００３】図１２〜図１５は、以上説明した素子間の
分離方法によって、素子間の分離がなされたＬＳＩの製
造過程を示すウェーハの図である。図中１はシリコ基
板、２は酸化シリコン膜、３は多結晶シリコン膜、４は
窒化シリコン膜、７はフィールド絶縁膜、９はボロンイ
オン、１０はＰ型チャネルストッパー層、１１はゲート
絶縁膜、１２はコンタクト用ホール、１３はゲート電
極、１４はＮ型低濃度不純物層、１５は酸化シリコン膜
のサイドウォール、１６はＮ型高濃度不純物層、１７は
Ｐ型チャネルストッパー層とＮ型高濃度不純物層との間
の重なり部分である。
分離方法によって、素子間の分離がなされたＬＳＩの製
造過程を示すウェーハの図である。図中１はシリコ基
板、２は酸化シリコン膜、３は多結晶シリコン膜、４は
窒化シリコン膜、７はフィールド絶縁膜、９はボロンイ
オン、１０はＰ型チャネルストッパー層、１１はゲート
絶縁膜、１２はコンタクト用ホール、１３はゲート電
極、１４はＮ型低濃度不純物層、１５は酸化シリコン膜
のサイドウォール、１６はＮ型高濃度不純物層、１７は
Ｐ型チャネルストッパー層とＮ型高濃度不純物層との間
の重なり部分である。
【０００４】この構造のＬＳＩでは、図１２に示すよう
に、まず素子分離領域のパターニングを行い、図１３に
示すようにボロンイオン９の注入を行う。その後図１４
に示すように選択酸化を行う。そのため、図１５に示す
ようにＰ型チャネルストッパー層１０を形成しているボ
ロンイオン９が選択酸化時に横方向に拡散し、Ｎ型高濃
度不純物層１６の一部分とＰ型チャネルストッパー層１
０との間に重なり部分１７が形成される。このことによ
り、この重なり部分１７にはｐ+ −Ｎ+ 接合が存在し、
寄生接合容量が増加をもたらし、ジャンクションリーク
が大きくなるためメモリの良好なデータ保持特性が得ら
れないという問題があった。また、図１６の平面図に示
すように、Ｐ型チャネルストッパー層１０はゲート電極
１３の下部にまで食い込むため、本来のトランジスタの
チャネル幅Ｗが狭くなりＷｅとなる狭チャネル効果も生
じる。このチャネル幅の狭小化によりトランジスタの駆
動能力が低下するという問題点もあった。
に、まず素子分離領域のパターニングを行い、図１３に
示すようにボロンイオン９の注入を行う。その後図１４
に示すように選択酸化を行う。そのため、図１５に示す
ようにＰ型チャネルストッパー層１０を形成しているボ
ロンイオン９が選択酸化時に横方向に拡散し、Ｎ型高濃
度不純物層１６の一部分とＰ型チャネルストッパー層１
０との間に重なり部分１７が形成される。このことによ
り、この重なり部分１７にはｐ+ −Ｎ+ 接合が存在し、
寄生接合容量が増加をもたらし、ジャンクションリーク
が大きくなるためメモリの良好なデータ保持特性が得ら
れないという問題があった。また、図１６の平面図に示
すように、Ｐ型チャネルストッパー層１０はゲート電極
１３の下部にまで食い込むため、本来のトランジスタの
チャネル幅Ｗが狭くなりＷｅとなる狭チャネル効果も生
じる。このチャネル幅の狭小化によりトランジスタの駆
動能力が低下するという問題点もあった。
【０００５】この問題を解決するために、いくつかの技
術が提案された。
術が提案された。
【０００６】例えば、昭６４−６８９４３、平１−２９
７８３７では選択酸化時のボロンイオンの横方向拡散を
防止するために選択酸化して素子分離用の厚い絶縁膜を
形成した後にボロンイオンを全面に注入する方法が提示
されている。
７８３７では選択酸化時のボロンイオンの横方向拡散を
防止するために選択酸化して素子分離用の厚い絶縁膜を
形成した後にボロンイオンを全面に注入する方法が提示
されている。
【０００７】しかし、この方法ではトランジスタのチャ
ネル領域の下方及び将来のトランジスタのソース・ドレ
イン領域となるＮ型高濃度不純物の下方にもボロンイオ
ンが注入されるので、トランジスタ特性の変動、寄生接
合容量の増大といった問題点がある。
ネル領域の下方及び将来のトランジスタのソース・ドレ
イン領域となるＮ型高濃度不純物の下方にもボロンイオ
ンが注入されるので、トランジスタ特性の変動、寄生接
合容量の増大といった問題点がある。
【０００８】また、上記問題点を解決したもう一つの例
として、昭６３−２９３８５０があり、これは選択酸化
によって素子分離用の厚い絶縁膜を形成した後にその厚
い絶縁膜上に狭い面積の開口部を設けボロンイオンを注
入するという方法を提示している。この方法によるとト
ランジスタのチャネル領域の下方にはボロンイオンが注
入されず、トランジスタ特性に影響を及ぼさないため、
従来のＬＯＣＯＳ法の問題点を解決している。
として、昭６３−２９３８５０があり、これは選択酸化
によって素子分離用の厚い絶縁膜を形成した後にその厚
い絶縁膜上に狭い面積の開口部を設けボロンイオンを注
入するという方法を提示している。この方法によるとト
ランジスタのチャネル領域の下方にはボロンイオンが注
入されず、トランジスタ特性に影響を及ぼさないため、
従来のＬＯＣＯＳ法の問題点を解決している。
【０００９】しかしながら、この先例の第２の実施例で
は、チャネルストッパー層を形成するためのボロンイオ
ンを注入する際、フォトレジストを使用し、自己整合
（セルフアライメント）的ではないので目ズレが生じ素
子特性のアンバランスが非常に大きくなる。また、逆に
アンバランスを生じない用に目ズレマージンを設計に見
込むと微細化に大きく支障をきたすのは明らかである。
は、チャネルストッパー層を形成するためのボロンイオ
ンを注入する際、フォトレジストを使用し、自己整合
（セルフアライメント）的ではないので目ズレが生じ素
子特性のアンバランスが非常に大きくなる。また、逆に
アンバランスを生じない用に目ズレマージンを設計に見
込むと微細化に大きく支障をきたすのは明らかである。
【００１０】また、先例の第１の実施例では効果及び作
用としては従来技術の問題解決となっているが、以下に
説明するようにプロセスが非常に複雑であり、製造歩留
り低下、コスト増大といった問題点がある。この先例の
技術を用いて素子分離領域を形成する製造過程を図６〜
図１１により以下に説明する。
用としては従来技術の問題解決となっているが、以下に
説明するようにプロセスが非常に複雑であり、製造歩留
り低下、コスト増大といった問題点がある。この先例の
技術を用いて素子分離領域を形成する製造過程を図６〜
図１１により以下に説明する。
【００１１】（１）シリコン基板１の表面を熱酸化し、
厚さが約２０ｎｍの酸化シリコン膜２を形成した後、Ｃ
ＶＤ技術を用い、酸化防止膜となる第１の窒化シリコ膜
４を約１２０ｎｍの厚さで形成し、さらにその上にＣＶ
Ｄ技術を用い、多結晶シリコン膜３を形成し、さらにそ
の上にＣＶＤ技術を用い、第２の窒化シリコン膜５を約
３０ｎｍの厚さで形成する。多結晶シリコン膜３の膜厚
については後述する。ここまでの過程の断面図を図６に
示す。
厚さが約２０ｎｍの酸化シリコン膜２を形成した後、Ｃ
ＶＤ技術を用い、酸化防止膜となる第１の窒化シリコ膜
４を約１２０ｎｍの厚さで形成し、さらにその上にＣＶ
Ｄ技術を用い、多結晶シリコン膜３を形成し、さらにそ
の上にＣＶＤ技術を用い、第２の窒化シリコン膜５を約
３０ｎｍの厚さで形成する。多結晶シリコン膜３の膜厚
については後述する。ここまでの過程の断面図を図６に
示す。
【００１２】（２）フォトリソグラフィ技術を用い、第
２の窒化シリコン膜５、多結晶シリコン膜３、及び第１
の窒化シリコン膜４を素子形成領域にのみ残存させる。
ここまでの過程の断面図を図７に示す。
２の窒化シリコン膜５、多結晶シリコン膜３、及び第１
の窒化シリコン膜４を素子形成領域にのみ残存させる。
ここまでの過程の断面図を図７に示す。
【００１３】（３）ＣＶＤ技術を用い、全面に後にサイ
ドウオールとなる第３の窒化シリコン膜６を約３０ｎｍ
の厚さで形成する。
ドウオールとなる第３の窒化シリコン膜６を約３０ｎｍ
の厚さで形成する。
【００１４】（４）異方性ドライエッチングを行い、前
記第１の窒化シリコン膜４、多結晶シリコン膜３、第２
の窒化シリコン膜５の側面に先の第３の窒化シリコン膜
より成るサイドウォール６が形成される。この窒化シリ
コン膜のサイドウォール６は前記第１及び第２の窒化シ
リコン膜４，５とともに、多結晶シリコン膜３の周囲を
取り囲むことにより、選択酸化時に多結晶シリコン膜３
が酸化されるのを防ぐ役割を果たす。
記第１の窒化シリコン膜４、多結晶シリコン膜３、第２
の窒化シリコン膜５の側面に先の第３の窒化シリコン膜
より成るサイドウォール６が形成される。この窒化シリ
コン膜のサイドウォール６は前記第１及び第２の窒化シ
リコン膜４，５とともに、多結晶シリコン膜３の周囲を
取り囲むことにより、選択酸化時に多結晶シリコン膜３
が酸化されるのを防ぐ役割を果たす。
【００１５】（５）第１の窒化シリコン膜４、多結晶シ
リコン膜３、第２の窒化シリコン膜５及び窒化シリコン
膜のサイドウォール６をマスクにして選択酸化を行い、
素子分離領域に厚いフィールド絶縁膜７を約５００ｎｍ
の厚さで形成する。ここまでの過程の断面図を図８に示
す。
リコン膜３、第２の窒化シリコン膜５及び窒化シリコン
膜のサイドウォール６をマスクにして選択酸化を行い、
素子分離領域に厚いフィールド絶縁膜７を約５００ｎｍ
の厚さで形成する。ここまでの過程の断面図を図８に示
す。
【００１６】（６）ＣＶＤ技術を用い、全面に第２の多
結晶シリコン膜を形成する。
結晶シリコン膜を形成する。
【００１７】（７）異方性ドライエッチングを行い、第
１の窒化シリコン膜４、多結晶シリコン膜３、第２の窒
化シリコン膜５の側面、すなわち窒化シリコン膜のサイ
ドウォール６の上に多結晶シリコン膜のサイドウォール
８を形成する。ここまでの過程の断面図を図９に示す。
１の窒化シリコン膜４、多結晶シリコン膜３、第２の窒
化シリコン膜５の側面、すなわち窒化シリコン膜のサイ
ドウォール６の上に多結晶シリコン膜のサイドウォール
８を形成する。ここまでの過程の断面図を図９に示す。
【００１８】（８）第１の窒化シリコン膜４、多結晶シ
リコン膜３、第２の窒化シリコン膜５及び窒化シリコン
膜のサイドウォール６、多結晶シリコン膜のサイドウォ
ール８をマスクにしてボロンイオン９を打ち込み、Ｐ型
チャネルストッパー層１０を形成する。ここで、前記多
結晶シリコン膜３は、ボロンイオン９が素子形成領域の
シリコン基板１表面まで突き抜けないように、また多結
晶シリコン膜のサイドウォール８は再現性よく形成され
るように膜厚を比較的厚く設定する必要がある。ここま
での過程の断面図を図１０に示す。
リコン膜３、第２の窒化シリコン膜５及び窒化シリコン
膜のサイドウォール６、多結晶シリコン膜のサイドウォ
ール８をマスクにしてボロンイオン９を打ち込み、Ｐ型
チャネルストッパー層１０を形成する。ここで、前記多
結晶シリコン膜３は、ボロンイオン９が素子形成領域の
シリコン基板１表面まで突き抜けないように、また多結
晶シリコン膜のサイドウォール８は再現性よく形成され
るように膜厚を比較的厚く設定する必要がある。ここま
での過程の断面図を図１０に示す。
【００１９】（９）多結晶シリコン膜のサイドウォール
８、窒化シリコン膜のサイドウォール６、第２の窒化シ
リコン膜５、多結晶シリコン膜３、第１の窒化シリコン
膜４、及び酸化シリコン膜２を順次除去する。
８、窒化シリコン膜のサイドウォール６、第２の窒化シ
リコン膜５、多結晶シリコン膜３、第１の窒化シリコン
膜４、及び酸化シリコン膜２を順次除去する。
【００２０】（１０）通常の半導体装置製造方法に従っ
て、ゲート絶縁膜１１を約２０ｎｍの厚さで形成する。
て、ゲート絶縁膜１１を約２０ｎｍの厚さで形成する。
【００２１】（１１）フォトリソグラフィ技術を用い
て、ゲート絶縁膜１１のパターニングを行いコンタクト
用ホール１２を形成する。このコンタクト用ホール１２
の下部は以下に述べるゲート電極形成時のリンの熱拡散
によりＮ型高濃度不純物層１６が形成される。
て、ゲート絶縁膜１１のパターニングを行いコンタクト
用ホール１２を形成する。このコンタクト用ホール１２
の下部は以下に述べるゲート電極形成時のリンの熱拡散
によりＮ型高濃度不純物層１６が形成される。
【００２２】（１２）ＣＶＤ技術を用い、ゲート絶縁膜
１１上にゲート電極１３を約３００ｎｍの厚さで形成す
る。このゲート電極１３は、多結晶シリコンにリンを熱
拡散させ、その後高融点金属であるＴｉやＷとシリコン
の化合物（シリサイド）をスパッタするというポリサイ
ド構造である。
１１上にゲート電極１３を約３００ｎｍの厚さで形成す
る。このゲート電極１３は、多結晶シリコンにリンを熱
拡散させ、その後高融点金属であるＴｉやＷとシリコン
の化合物（シリサイド）をスパッタするというポリサイ
ド構造である。
【００２３】（１３）フォトリソグラフィ技術を用い、
ゲート電極１３をパターニングし、イオン注入技術を用
いて不純物（リン）を注入することによりＮ型低濃度不
純物層１４を形成する。
ゲート電極１３をパターニングし、イオン注入技術を用
いて不純物（リン）を注入することによりＮ型低濃度不
純物層１４を形成する。
【００２４】（１４）ＣＶＤ技術を用い、フィールド絶
縁膜７、ゲート電極１３、Ｎ型低濃度不純物層１４上に
酸化シリコ膜を形成する。
縁膜７、ゲート電極１３、Ｎ型低濃度不純物層１４上に
酸化シリコ膜を形成する。
【００２５】（１５）異方性ドライエッチングを行い、
前記ゲート電極１３の側面に酸化シリコン膜のサイドウ
ォール１５を形成する。
前記ゲート電極１３の側面に酸化シリコン膜のサイドウ
ォール１５を形成する。
【００２６】（１６）イオン注入技術を用い、ゲート電
極１３、酸化シリコン膜のサイドウォール１５をマスク
として不純物（ヒ素）を注入し、Ｎ型高濃度不純物層１
６を形成すると図１１に示す構造となる。
極１３、酸化シリコン膜のサイドウォール１５をマスク
として不純物（ヒ素）を注入し、Ｎ型高濃度不純物層１
６を形成すると図１１に示す構造となる。
【００２７】
【発明が解決しようとする課題】上記従来技術は、素子
分離領域に選択酸化により厚い絶縁膜を形成した後に素
子分離領域上に微細な開口部を設け、しかる後にイオン
注入を行って前記厚い絶縁膜下にチャネルストッパー層
を形成するというものである。
分離領域に選択酸化により厚い絶縁膜を形成した後に素
子分離領域上に微細な開口部を設け、しかる後にイオン
注入を行って前記厚い絶縁膜下にチャネルストッパー層
を形成するというものである。
【００２８】しかしながら、この従来技術によれば、上
記したように素子分離領域上に微細な開口部を設ける
際、選択酸化を行った後、多結晶シリコン膜を全面に形
成し、ドライエッチング技術を用いてエッチバックを行
い、選択酸化のマスクパターン上に多結晶シリコン膜の
サイドウォールを形成する。このように、素子分離領域
上に微細な開口部を設ける際にドライエッチング技術に
よるエッチバックを行っているため、選択酸化によって
形成された厚い絶縁膜もエッチングされ、膜厚は形成当
初よりも薄くなる。このため、近年の素子の微細化に伴
って選択酸化によって形成される厚い絶縁膜の膜厚を薄
くした場合、エッチバックがオーバーになると、前記厚
い絶縁膜が薄くなりすぎ、寄生ＭＯＳトランジスタのし
きい値電圧が低下するという問題点がある。さらに、前
にも述べたように成膜とエッチバックプロセスを少なく
とも２度くり返す必要がありプロセスが複雑である。さ
らにエッチバックの制御が困難であり、製造歩留り低
下、コスト増大の問題がある。
記したように素子分離領域上に微細な開口部を設ける
際、選択酸化を行った後、多結晶シリコン膜を全面に形
成し、ドライエッチング技術を用いてエッチバックを行
い、選択酸化のマスクパターン上に多結晶シリコン膜の
サイドウォールを形成する。このように、素子分離領域
上に微細な開口部を設ける際にドライエッチング技術に
よるエッチバックを行っているため、選択酸化によって
形成された厚い絶縁膜もエッチングされ、膜厚は形成当
初よりも薄くなる。このため、近年の素子の微細化に伴
って選択酸化によって形成される厚い絶縁膜の膜厚を薄
くした場合、エッチバックがオーバーになると、前記厚
い絶縁膜が薄くなりすぎ、寄生ＭＯＳトランジスタのし
きい値電圧が低下するという問題点がある。さらに、前
にも述べたように成膜とエッチバックプロセスを少なく
とも２度くり返す必要がありプロセスが複雑である。さ
らにエッチバックの制御が困難であり、製造歩留り低
下、コスト増大の問題がある。
【００２９】本発明の目的は、Ｐ型チャネルストッパー
層とＮ型高濃度不純物層との間の寄生接合容量の低減、
ジャンクションリークの低減によるデータ保持特性の向
上及び狭チャネル効果によるＭＯＳトランジスタのしき
い値電圧の上昇の抑制に加え、上記の問題点をクリアに
するためのプロセス的に簡素化された半導体装置の製造
方法を提供することにある。
層とＮ型高濃度不純物層との間の寄生接合容量の低減、
ジャンクションリークの低減によるデータ保持特性の向
上及び狭チャネル効果によるＭＯＳトランジスタのしき
い値電圧の上昇の抑制に加え、上記の問題点をクリアに
するためのプロセス的に簡素化された半導体装置の製造
方法を提供することにある。
【００３０】
【課題を解決するための手段】本発明による素子分離形
成方法においては、シリコン基板上に酸化シリコン膜、
多結晶シリコン膜、第１の窒化シリコン膜を順次形成
し、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングを行った後選択酸化を行う。その後第１の窒化
シリコン膜の上に第２の窒化シリコン膜を全面に形成
し、第１の窒化シリコン膜、多結晶シリコン膜及びこれ
らの側面に形成された第２の窒化シリコン膜をマスクと
して、選択酸化によって形成された素子分離用の厚い絶
縁膜下にイオン注入によりチャネルストッパー層を形成
する。
成方法においては、シリコン基板上に酸化シリコン膜、
多結晶シリコン膜、第１の窒化シリコン膜を順次形成
し、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングを行った後選択酸化を行う。その後第１の窒化
シリコン膜の上に第２の窒化シリコン膜を全面に形成
し、第１の窒化シリコン膜、多結晶シリコン膜及びこれ
らの側面に形成された第２の窒化シリコン膜をマスクと
して、選択酸化によって形成された素子分離用の厚い絶
縁膜下にイオン注入によりチャネルストッパー層を形成
する。
【００３１】
【作用】上記手段によれば、選択酸化後に第２の窒化シ
リコン膜厚分だけ狭小化された領域にＰ型チャネルスト
ッパー層形成のためのボロンイオン注入を行うことがで
きる。従ってＰ型チャネルストッパー層の横方向への拡
散によるトランジスタ領域への影響を抑えることができ
るので狭チャネル効果の制御に効果がある。かつ横方向
への拡散が抑制されることでイオン注入のドーズ量を増
す事ができ、このため充分な素子分離能力を保持しつつ
素子分離領域を微細化でき、寄生ＭＯＳトランジスタの
しきい値電圧の低下も防止できる。また、Ｐ型チャネル
ストッパー層とＮ型高濃度不純物層が直接接しておら
ず、ジャンクションリークが低減されるためデータ保持
特性の向上と寄生接合容量の低減が得られる。
リコン膜厚分だけ狭小化された領域にＰ型チャネルスト
ッパー層形成のためのボロンイオン注入を行うことがで
きる。従ってＰ型チャネルストッパー層の横方向への拡
散によるトランジスタ領域への影響を抑えることができ
るので狭チャネル効果の制御に効果がある。かつ横方向
への拡散が抑制されることでイオン注入のドーズ量を増
す事ができ、このため充分な素子分離能力を保持しつつ
素子分離領域を微細化でき、寄生ＭＯＳトランジスタの
しきい値電圧の低下も防止できる。また、Ｐ型チャネル
ストッパー層とＮ型高濃度不純物層が直接接しておら
ず、ジャンクションリークが低減されるためデータ保持
特性の向上と寄生接合容量の低減が得られる。
【００３２】さらに、従来技術において詳述したように
Ｐ形チャンネルストッパー形成用のイオン注入のための
素子分離領域よりも狭生な凹部を設けるための、ドライ
エッチング技術によるエッチバックプロセスでは選択酸
化による素子分離絶縁膜の膜厚減少が生じたが、本発明
の方法ではエッチバックプロセスが不要となり、一度の
絶縁間成長だけを行えばよく、寄生ＭＯＳトランジスタ
のしきい値電圧の低下も抑えられる。
Ｐ形チャンネルストッパー形成用のイオン注入のための
素子分離領域よりも狭生な凹部を設けるための、ドライ
エッチング技術によるエッチバックプロセスでは選択酸
化による素子分離絶縁膜の膜厚減少が生じたが、本発明
の方法ではエッチバックプロセスが不要となり、一度の
絶縁間成長だけを行えばよく、寄生ＭＯＳトランジスタ
のしきい値電圧の低下も抑えられる。
【００３３】さらに上述したように絶縁膜を一度成長
し、素子分離領域よりも狭小な凹部を該領域に設けると
いう簡素なプロセスであるため、製造歩留り低減、コス
ト増大の問題もなくなる。
し、素子分離領域よりも狭小な凹部を該領域に設けると
いう簡素なプロセスであるため、製造歩留り低減、コス
ト増大の問題もなくなる。
【００３４】
【実施例】以下、本発明の実施例を図１〜図５により詳
細に説明する。
細に説明する。
【００３５】（１）シリコン基板１の表面を熱酸化して
厚さが約２０ｎｍの酸化シリコン膜２を形成した後、Ｃ
ＶＤ技術にて多結晶シリコン膜３を形成し、さらにその
上にＣＶＤ法にて第１の窒化シリコン膜４を形成する。
ここで、多結晶シリコン膜３及び窒化シリコン膜４の膜
厚は、後に行うチャネルストッパー層形成のためのボロ
ンイオン９が素子形成領域のシリコン基板１表面まで突
き抜けない膜厚に設定する必要がある。ボロンのイオン
注入は加速電圧１５０ｋＶ，ドーズ量１．５×１０13ｃ
ｍ-2で行なったがこの場合、多結晶シリコン膜３の膜厚
を８０ｎｍ程度、窒化シリコン膜４の膜厚を４００ｎｍ
程度に設定すればよい。ここまでの過程の断面図を図１
に示す。
厚さが約２０ｎｍの酸化シリコン膜２を形成した後、Ｃ
ＶＤ技術にて多結晶シリコン膜３を形成し、さらにその
上にＣＶＤ法にて第１の窒化シリコン膜４を形成する。
ここで、多結晶シリコン膜３及び窒化シリコン膜４の膜
厚は、後に行うチャネルストッパー層形成のためのボロ
ンイオン９が素子形成領域のシリコン基板１表面まで突
き抜けない膜厚に設定する必要がある。ボロンのイオン
注入は加速電圧１５０ｋＶ，ドーズ量１．５×１０13ｃ
ｍ-2で行なったがこの場合、多結晶シリコン膜３の膜厚
を８０ｎｍ程度、窒化シリコン膜４の膜厚を４００ｎｍ
程度に設定すればよい。ここまでの過程の断面図を図１
に示す。
【００３６】（２）フォトリソグラフィ技術を用い、第
１の窒化シリコン膜４、多結晶シリコン膜３を素子形成
領域にのみ残存させる。ここまでの過程の断面図を図２
に示す。
１の窒化シリコン膜４、多結晶シリコン膜３を素子形成
領域にのみ残存させる。ここまでの過程の断面図を図２
に示す。
【００３７】（３）第１の窒化シリコン膜４、多結晶シ
リコン膜３をマスクにして選択酸化を行い、素子分離領
域に厚いフィールド絶縁膜７を約３００ｎｍの厚さで形
成する。ここまでの過程の断面図を図３に示す。
リコン膜３をマスクにして選択酸化を行い、素子分離領
域に厚いフィールド絶縁膜７を約３００ｎｍの厚さで形
成する。ここまでの過程の断面図を図３に示す。
【００３８】（４）ＣＶＤ技術を用い、全面に第２の窒
化シリコン膜５を約２００ｎｍの厚さで形成する。
化シリコン膜５を約２００ｎｍの厚さで形成する。
【００３９】（５）第２の窒化シリコン膜５、第１の窒
化シリコン膜４、多結晶シリコン膜３をマスクにしてボ
ロンイオン９を打ち込み、Ｐ型チャネルストッパー層１
０を形成する。このとき、将来素子形成領域となる部分
に残存している第２の窒化シリコン膜５、第１の窒化シ
リコン膜４、多結晶シリコン膜３の総膜厚と将来素子分
離領域となる部分のフィールド絶縁膜７、第２の窒化シ
リコン膜５の総膜厚の差によって、将来素子形成領域と
なる部分にはボロンイオン９は注入されずセルフアライ
ン（自己整合）的にＰ型チャネルストッパー層１０は形
成される。ここまでの過程の断面図を図４に示す。
化シリコン膜４、多結晶シリコン膜３をマスクにしてボ
ロンイオン９を打ち込み、Ｐ型チャネルストッパー層１
０を形成する。このとき、将来素子形成領域となる部分
に残存している第２の窒化シリコン膜５、第１の窒化シ
リコン膜４、多結晶シリコン膜３の総膜厚と将来素子分
離領域となる部分のフィールド絶縁膜７、第２の窒化シ
リコン膜５の総膜厚の差によって、将来素子形成領域と
なる部分にはボロンイオン９は注入されずセルフアライ
ン（自己整合）的にＰ型チャネルストッパー層１０は形
成される。ここまでの過程の断面図を図４に示す。
【００４０】（６）第２の窒化シリコン膜５、第１の窒
化シリコ膜４、多結晶シリコン膜３、及び酸化シリコン
膜２を順次除去する。
化シリコ膜４、多結晶シリコン膜３、及び酸化シリコン
膜２を順次除去する。
【００４１】（７）通常の半導体装置製造方法に従っ
て、ゲート絶縁膜１１を約２０ｎｍの厚さで形成する。
て、ゲート絶縁膜１１を約２０ｎｍの厚さで形成する。
【００４２】（８）フォトリソグラフィ技術を用いて、
ゲート絶縁膜１１のパターニングを行いコンタクト用ホ
ール１２を形成する。このコンタクト用ホール１２の下
部は以下に述べるゲート電極形成時のリンの熱拡散によ
りＮ型高濃度不純物層１６が形成される。
ゲート絶縁膜１１のパターニングを行いコンタクト用ホ
ール１２を形成する。このコンタクト用ホール１２の下
部は以下に述べるゲート電極形成時のリンの熱拡散によ
りＮ型高濃度不純物層１６が形成される。
【００４３】（９）ＣＶＤ技術を用い、ゲート絶縁膜１
１上にゲート電極１３を約３００ｎｍの厚さで形成す
る。このゲート電極１３は、多結晶シリコンにリンを熱
拡散させ、その後高融点金属であるＴｉやＷとシリコの
化合物（シリサイド）をスパッタするというポリサイド
構造である。
１上にゲート電極１３を約３００ｎｍの厚さで形成す
る。このゲート電極１３は、多結晶シリコンにリンを熱
拡散させ、その後高融点金属であるＴｉやＷとシリコの
化合物（シリサイド）をスパッタするというポリサイド
構造である。
【００４４】（１０）フォトリソグラフィ技術を用い、
ゲート電極１３をパターニングし、イオン注入技術を用
いて不純物（リン）を注入することによりＮ型低濃度不
純物層１４を形成する。
ゲート電極１３をパターニングし、イオン注入技術を用
いて不純物（リン）を注入することによりＮ型低濃度不
純物層１４を形成する。
【００４５】（１１）ＣＶＤ技術を用い、フィールド絶
縁膜７、ゲート電極１３、Ｎ型低濃度不純物層１４上に
酸化シリコン膜を形成する。
縁膜７、ゲート電極１３、Ｎ型低濃度不純物層１４上に
酸化シリコン膜を形成する。
【００４６】（１２）エッチング技術を用い、異方性ド
ライエッチングを行い、ゲート電極１３の側面に酸化シ
リコ膜のサイドウォール１５を形成する。
ライエッチングを行い、ゲート電極１３の側面に酸化シ
リコ膜のサイドウォール１５を形成する。
【００４７】（１３）イオン注入技術を用い、ゲート電
極１３、酸化シリコ膜のサイドウォール１５をマスクと
して不純物（ヒ素）を注入し、Ｎ型高濃度不純物層１６
を形成すると図５に示す構造となる。
極１３、酸化シリコ膜のサイドウォール１５をマスクと
して不純物（ヒ素）を注入し、Ｎ型高濃度不純物層１６
を形成すると図５に示す構造となる。
【００４８】第１実施例では、Ｐ型チャネルストッパー
層１０を形成するためのボロンイオン９注入のマスクと
なる第１の窒化シリコン膜４上の絶縁膜を第２の窒化シ
リコン膜５で形成したが、第２実施例として、第２の多
結晶シリコンで形成する。この時、第２の窒化シリコン
膜５を第２の多結晶シリコン膜に置きかえるだけ図１〜
図５に示す製造方法をそのまま用いることができる。
層１０を形成するためのボロンイオン９注入のマスクと
なる第１の窒化シリコン膜４上の絶縁膜を第２の窒化シ
リコン膜５で形成したが、第２実施例として、第２の多
結晶シリコンで形成する。この時、第２の窒化シリコン
膜５を第２の多結晶シリコン膜に置きかえるだけ図１〜
図５に示す製造方法をそのまま用いることができる。
【００４９】
【発明の効果】選択酸化後に第１の窒化シリコン膜上に
全面に絶縁膜を形成し、ドライエッチング技術によるエ
ッチバックプロセス無しに素子分離領域上に選択酸化前
の素子分離領域よりも狭小な凹部を設け、その狭小な凹
部を通して、Ｐ型チャネルストッパー層形成のためのボ
ロンイオン注入を行うことにより、Ｐ型チャネルストッ
パー層によるトランジスタ領域への影響を抑えることが
できるので、狭チャネル効果の抑制に効果があり、かつ
イオン注入のドーズ量を増す事ができ、これにより素子
分離領域を微細化しても寄生ＭＯＳトランジスタのしき
い値電圧の低下を防止でき、素子分離能力の向上を図る
ことができる。また、Ｐ型チャネルストッパー層とＮ型
高濃度不純物が直接接しておらず、ジャンクションリー
クが低減されるためデータ保持特性の向上が期待でき、
なおかつ寄生接合容量の低減が実現できる。
全面に絶縁膜を形成し、ドライエッチング技術によるエ
ッチバックプロセス無しに素子分離領域上に選択酸化前
の素子分離領域よりも狭小な凹部を設け、その狭小な凹
部を通して、Ｐ型チャネルストッパー層形成のためのボ
ロンイオン注入を行うことにより、Ｐ型チャネルストッ
パー層によるトランジスタ領域への影響を抑えることが
できるので、狭チャネル効果の抑制に効果があり、かつ
イオン注入のドーズ量を増す事ができ、これにより素子
分離領域を微細化しても寄生ＭＯＳトランジスタのしき
い値電圧の低下を防止でき、素子分離能力の向上を図る
ことができる。また、Ｐ型チャネルストッパー層とＮ型
高濃度不純物が直接接しておらず、ジャンクションリー
クが低減されるためデータ保持特性の向上が期待でき、
なおかつ寄生接合容量の低減が実現できる。
【００５０】それに加えて、素子分離領域上に選択酸化
前の素子分離領域よりも狭小な凹部を設ける際に、ドラ
イエッチング技術によるエッチンバックプロセスを使用
していないので、選択酸化によって形成される厚い絶縁
膜の膜厚減少がなく、膜厚減少による寄生ＭＯＳトラン
ジスタのしきい値電圧の低下を抑えることができる。
前の素子分離領域よりも狭小な凹部を設ける際に、ドラ
イエッチング技術によるエッチンバックプロセスを使用
していないので、選択酸化によって形成される厚い絶縁
膜の膜厚減少がなく、膜厚減少による寄生ＭＯＳトラン
ジスタのしきい値電圧の低下を抑えることができる。
【００５１】さらに、本発明による半導体装置の製造法
は絶縁膜を一度成長し、素子分離領域上に選択酸化前の
素子分離領域よりも狭小な凹部を設けるという簡素なプ
ロセスであるため、製造歩留り低下、コスト増大の問題
もない。
は絶縁膜を一度成長し、素子分離領域上に選択酸化前の
素子分離領域よりも狭小な凹部を設けるという簡素なプ
ロセスであるため、製造歩留り低下、コスト増大の問題
もない。
【図１】本発明の第１実施例の製法を示す断面図であ
る。
る。
【図２】本発明の第１実施例の製法を示す断面図であ
る。
る。
【図３】本発明の第１実施例の製法を示す断面図であ
る。
る。
【図４】本発明の第１実施例の製法を示す断面図であ
る。
る。
【図５】本発明の第１実施例の製法を示す断面図であ
る。
る。
【図６】従来技術の製法を示す断面図である。
【図７】従来技術の製法を示す断面図である。
【図８】従来技術の製法を示す断面図である。
【図９】従来技術の製法を示す断面図である。
【図１０】従来技術の製法を示す断面図である。
【図１１】従来技術の製法を示す断面図である。
【図１２】従来技術が提示されるまでの製法を示す断面
図である。
図である。
【図１３】従来技術が提示されるまでの製法を示す断面
図である。
図である。
【図１４】従来技術が提示されるまでの製法を示す断面
図である。
図である。
【図１５】従来技術が提示されるまでの製法を示す断面
図である。
図である。
【図１６】狭チャネル効果を説明するためのトランジス
タ部の平面図である。
タ部の平面図である。
１ シリコン基板 ２ 酸化シリコン膜 ３ 多結晶シリコン膜 ４ 第１の窒化シリコン膜 ５ 第２の窒化シリコン膜 ６ 窒化シリコン膜のサイドウォール ７ フィールド絶縁膜 ８ 多結晶シリコン膜のサイドウォール ９ ボロンイオン １０ Ｐ型チャネルストッパー層 １１ ゲート絶縁膜 １２ コンタクト用ホール １３ ゲート電極 １４ Ｎ型低濃度不純物 １５ 酸化シリコン膜のサイドウォール １６ Ｎ型高濃度不純物層 １７ Ｐ型チャネルストッパー層とＮ型高濃度不純物
層との間の重なり部分
層との間の重なり部分
Claims (1)
- 【請求項１】 シリコン基板上の素子分離領域に素子分
離用絶縁膜を設けて素子間を分離する半導体装置の製造
方法において、 一導電型のシリコン基板上に酸化シリコン膜、多結晶シ
リコン膜、窒化シリコン膜を順に形成する工程と、前記
窒化シリコン膜及び多結晶シリコン膜をフォトリソグラ
フィ技術を用い、選択的に除去する工程と、選択酸化を
行う工程と、前記窒化シリコン膜上に絶縁膜を形成し全
面を覆う工程と、しかる後にチャネルストッパー層を形
成するための不純物注入を行う工程とを含む半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081590A JPH07297275A (ja) | 1994-04-20 | 1994-04-20 | 半導体装置の製造方法 |
| KR1019950009169A KR0171958B1 (ko) | 1994-04-20 | 1995-04-19 | 반도체 장치 제조방법 |
| US08/424,636 US5482889A (en) | 1994-04-20 | 1995-04-19 | Method for producing of semiconductor device having of channel stopper under field insulating layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081590A JPH07297275A (ja) | 1994-04-20 | 1994-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297275A true JPH07297275A (ja) | 1995-11-10 |
Family
ID=13750539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081590A Pending JPH07297275A (ja) | 1994-04-20 | 1994-04-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5482889A (ja) |
| JP (1) | JPH07297275A (ja) |
| KR (1) | KR0171958B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107611168A (zh) * | 2017-08-24 | 2018-01-19 | 长江存储科技有限责任公司 | 一种消除体效应中窄沟道效应影响的mos器件结构 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061339A (ko) * | 1997-12-31 | 1999-07-26 | 윤종용 | 반도체 소자 제조방법 |
| US7910791B2 (en) * | 2000-05-22 | 2011-03-22 | Coffey Arthur C | Combination SIS and vacuum bandage and method |
| US7968424B2 (en) * | 2009-01-16 | 2011-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of implantation |
| US8987033B2 (en) * | 2011-08-02 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming CMOS image sensors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754343A (ja) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Hantenboshiryoikinokeiseihoho |
| JPH05218194A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293850A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01297837A (ja) * | 1988-05-25 | 1989-11-30 | Sony Corp | 半導体装置の製造方法 |
| US5173438A (en) * | 1991-02-13 | 1992-12-22 | Micron Technology, Inc. | Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation |
| US5196367A (en) * | 1991-05-08 | 1993-03-23 | Industrial Technology Research Institute | Modified field isolation process with no channel-stop implant encroachment |
| US5286672A (en) * | 1991-06-28 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Method for forming field oxide regions |
| US5254495A (en) * | 1993-05-07 | 1993-10-19 | United Microelectronics Corporation | Salicide recessed local oxidation of silicon |
| US5372951A (en) * | 1993-10-01 | 1994-12-13 | Advanced Micro Devices, Inc. | Method of making a semiconductor having selectively enhanced field oxide areas |
| US5397727A (en) * | 1994-07-20 | 1995-03-14 | Micron Technology, Inc. | Method of forming a floating gate programmable read only memory cell transistor |
-
1994
- 1994-04-20 JP JP6081590A patent/JPH07297275A/ja active Pending
-
1995
- 1995-04-19 KR KR1019950009169A patent/KR0171958B1/ko not_active IP Right Cessation
- 1995-04-19 US US08/424,636 patent/US5482889A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754343A (ja) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Hantenboshiryoikinokeiseihoho |
| JPH05218194A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107611168A (zh) * | 2017-08-24 | 2018-01-19 | 长江存储科技有限责任公司 | 一种消除体效应中窄沟道效应影响的mos器件结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0171958B1 (ko) | 1999-03-30 |
| US5482889A (en) | 1996-01-09 |
| KR950030307A (ko) | 1995-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4521448A (en) | Method of manufacturing semiconductor device | |
| JP2929419B2 (ja) | 半導体素子の製造方法 | |
| US5679595A (en) | Self-registered capacitor bottom plate-local interconnect scheme for DRAM | |
| US6541345B1 (en) | Semiconductor device with SOI structure | |
| JP3147161B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| US5994190A (en) | Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film | |
| JPH06333944A (ja) | 半導体装置 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| KR100541800B1 (ko) | 반도체 소자 제조방법 | |
| US6232172B1 (en) | Method to prevent auto-doping induced threshold voltage shift | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JP3204872B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| US5956589A (en) | Method of forming narrow thermal silicon dioxide side isolation regions in a semiconductor substrate and MOS semiconductor devices fabricated by this method | |
| JPH0227737A (ja) | 半導体装置の製造方法 | |
| JPS63275181A (ja) | 半導体装置の製造方法 | |
| KR100226259B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100266687B1 (ko) | 트랜지스터 제조방법 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPH0923007A (ja) | 半導体装置およびその製造方法 | |
| JPH0778979A (ja) | 半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPH10189952A (ja) | 半導体装置およびその製造方法 | |
| JPH0685053A (ja) | 半導体集積回路の製造方法 | |
| JPH06216379A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970924 |