KR100370166B1 - Method for forming gate electrode in semiconductor device - Google Patents

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Abstract

본 발명은 게이트 전극으로 금속층을 사용하는 경우 플라즈마 균일성이 우수한 DPS(decoupled plasma source)반응기에서 2 단계로 금속층을 식각하여 게이트 절연층에 손상을 주지 않으면서 게이트 전극을 패터닝하는 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 그 제조 방법은 반도체 기판상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층상에 금속층을 형성한 단계; 상기 금속층상에 마스크 패턴을 형성하는 단계; DPS반응기에서 상기 마스크 패턴을 이용하여 상기 금속층을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어 진다.In the present invention, when the metal layer is used as the gate electrode, the gate electrode of the semiconductor device is patterned without damaging the gate insulating layer by etching the metal layer in two steps in a decoupled plasma source (DPS) reactor having excellent plasma uniformity. A method of manufacturing the method, comprising: forming a gate insulating layer on a semiconductor substrate; Forming a metal layer on the gate insulating layer; Forming a mask pattern on the metal layer; And etching the metal layer using the mask pattern in a DPS reactor to form a gate electrode.

Description

반도체 소자의 게이트 전극 형성 방법{Method for forming gate electrode in semiconductor device}Method for forming gate electrode in semiconductor device

본 발명은 반도체 소자에 관한 것으로, 특히 게이트 전극으로 금속층을 사용하는 경우 플라즈마 균일성이 우수한 DPS(decoupled plasma source)반응기에서 2 단계로 금속층을 식각하여 게이트 절연층에 손상을 주지 않으면서 게이트 전극을 패터닝하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. In particular, when a metal layer is used as the gate electrode, the metal layer is etched in two stages in a decoupled plasma source (DPS) reactor having excellent plasma uniformity, thereby preventing the gate electrode from being damaged. A method of forming a gate electrode of a semiconductor device to be patterned.

반도체 소자가 집적화되면서 게이트 전극의 선폭 및 게이트 절연층의 두께도 따라서 감소한다.As the semiconductor device is integrated, the line width of the gate electrode and the thickness of the gate insulating layer are also reduced.

게이트 전극의 선폭은 감소하지만 반도체 소자에서 요구하는 전도도를 유지해야 되기 때문에 다결정 실리콘층에서 텅스텐층으로 게이트 전극을 형성한다.Since the line width of the gate electrode is reduced but the conductivity required by the semiconductor device must be maintained, the gate electrode is formed from the polycrystalline silicon layer to the tungsten layer.

일반적으로 텅스텐층, 장벽 금속층, 그리고 게이트 절연층으로 이루어진 게이트 전극 구조는 후공정에서 진행되는 재산화 공정에 의해 장벽 금속층이 산화하고, 이로 인해 게이트 전극 구조가 파괴되는 문제가 있다.In general, a gate electrode structure composed of a tungsten layer, a barrier metal layer, and a gate insulating layer has a problem in that the barrier metal layer is oxidized by a reoxidation process performed in a later process, thereby destroying the gate electrode structure.

이를 개선하기 위해 텅스텐층과 게이트 절연층 또는 텅스텐 질화층과 게이트 절연층의 게이트 전극 구조을 사용하지만, 식각 저지층이 존재하지 않고 텅스텐을 식각시 사용하는 불소 계열의 가스가 산화층으로 형성된 게이트 절연층과 식각 선택비가 낮아 게이트 절연층이 식각되어 게이트 전극으로 기능하지 못하는 문제가 발생한다.In order to improve this problem, a gate electrode structure of a tungsten layer and a gate insulating layer or a tungsten nitride layer and a gate insulating layer is used, but there is no etch stop layer and a gate insulating layer having a fluorine-based gas used for etching tungsten as an oxide layer; The low etching selectivity causes a problem that the gate insulating layer is etched and does not function as a gate electrode.

이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 전극 형성방법에 관하여 설명하면 다음과 같다.Hereinafter, a method of forming a gate electrode of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 게이트 전극 형성 방법의 공정 단면도이다.1A to 1C are cross-sectional views of a gate electrode forming method of a semiconductor device of the prior art.

도 1a와 같이, 반도체 기판(1)을 식각하여 트렌치(도면에 도시하지 않음)을형성하고, 트렌치에 산화물을 충진하여 격리층(도면에 도시되지 않음)을 형성한 후, 반도체 기판(1)내에 반도체 소자을 형성하는 데 필요한 웰(도면에 도시되지 않음)을 형성한다.As shown in FIG. 1A, after the semiconductor substrate 1 is etched to form a trench (not shown), an oxide is filled in the trench to form an isolation layer (not shown), and then the semiconductor substrate 1 A well (not shown in the figure) required to form a semiconductor element is formed in the chamber.

그리고 반도체 기판(1)상에 산화층으로 게이트 절연층(2)을 형성하고, 게이트 절연층(2)상에 TiN 또는 TaN으로 장벽 금속층(3)을 형성한다.The gate insulating layer 2 is formed on the semiconductor substrate 1 with an oxide layer, and the barrier metal layer 3 is formed on the gate insulating layer 2 with TiN or TaN.

도 1b와 같이, 장벽 금속층(3)상에 텅스텐층(4)을 형성한다. 텅스텐층(4)는 CVD 방법(chemical vapor deposition method) 또는 스퍼터링 방법(sputtering method)에 의해 증착한다. 텅스텐층(4)을 텅스텐 질화층(WNx)을 증착하고 열처리를 행하여 질화물(nitride)을 침식(denudation)한 텅스텐을 사용하는 경우, 장벽금속층(3)을 형성하지 않을 수 있다 그리고 텅스텐층(4)상에 감광층을 도포하고, 감광층을 노광 및 현상하여 감광층 패턴(5)을 형성한다.As shown in FIG. 1B, a tungsten layer 4 is formed on the barrier metal layer 3. The tungsten layer 4 is deposited by the CVD method (chemical vapor deposition method) or the sputtering method (sputtering method). When tungsten layer 4 is deposited with a tungsten nitride layer (WNx) and subjected to heat treatment, tungsten is used to prevent the barrier metal layer 3 from forming. ), A photosensitive layer is applied, and the photosensitive layer is exposed and developed to form the photosensitive layer pattern 5.

도 1c와 같이, 감광층 패턴(5)을 마스크로 이용하여 텅스텐층(4)을 식각한다.As illustrated in FIG. 1C, the tungsten layer 4 is etched using the photosensitive layer pattern 5 as a mask.

이때 장벽 금속층(3)은 텅스텐층(4) 식각시 식각 저지막(etch stopper)으로 기능하고, 식각 가스로는 텅스텐의 식각 특성이 우수한 불소 계열을 사용한다.In this case, the barrier metal layer 3 functions as an etch stopper when the tungsten layer 4 is etched, and a fluorine series having excellent etching characteristics of tungsten is used as an etching gas.

도 1d와 같이, 염소 계열의 식각 가스를 이용하여 장벽 금속층(3)을 식각한다.As illustrated in FIG. 1D, the barrier metal layer 3 is etched using a chlorine-based etching gas.

이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 문제가 있다.Such a gate electrode formation method of a semiconductor device of the prior art has the following problems.

텅스텐층, 장벽 금속층, 그리고 게이트 절연층으로 이루어진 게이트 전극 구조에서는 후공정에서 진행되는 재산화 공정에 의해 장벽 금속층이 산화하고, 이로 인해 게이트 전극 구조가 파괴되는 문제가 있다.In the gate electrode structure consisting of a tungsten layer, a barrier metal layer, and a gate insulating layer, there is a problem in that the barrier metal layer is oxidized by a reoxidation process which is performed in a later process, thereby destroying the gate electrode structure.

또한 텅스텐층과 게이트 절연층 또는 텅스텐 질화층과 게이트 절연층의 게이트 전극 구조을 사용하지만, 식각 저지층이 존재하지 않고 텅스텐을 식각시 사용하는 불소 계열의 가스가 산화층으로 형성된 게이트 절연층과 식각 선택비가 낮아 게이트 절연층이 식각되어 게이트 전극으로 기능하지 못하는 문제가 발생한다.In addition, although a gate electrode structure of a tungsten layer and a gate insulating layer or a tungsten nitride layer and a gate insulating layer is used, a gate insulating layer and an etching selectivity in which a fluorine-based gas using tungsten is used as an oxide layer without an etch stop layer are present As a result, a problem arises in that the gate insulating layer is etched and cannot function as the gate electrode.

본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법의 문제를 해결하기 위한 것으로, 게이트 전극으로 금속층을 사용하는 경우 플라즈마 균일성이 우수한 DPS(decoupled plasma source)반응기에서 2 단계로 금속층을 식각하여 게이트 절연층에 손상을 주지 않으면서 게이트 전극을 패터닝하는 반도체 소자의 게이트 전극 형성 방법을 제공하는 데 그 목적이 있다.The present invention is to solve the problem of the gate electrode formation method of the prior art semiconductor device, and when the metal layer is used as the gate electrode, the metal layer is etched in two steps in a decoupled plasma source (DPS) reactor having excellent plasma uniformity. Accordingly, an object of the present invention is to provide a method for forming a gate electrode of a semiconductor device, wherein the gate electrode is patterned without damaging the gate insulating layer.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 게이트 전극 형성 방법의 공정 단면도1A to 1C are cross-sectional views of a process for forming a gate electrode of a semiconductor device of the prior art.

도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 식각 방법의 공정 단면도2A to 2D are cross-sectional views of a gate electrode etching method of a semiconductor device according to the present invention.

도 3a내지 도 3c는 발명에 따른 또 다른 실시예의 반도체 소자의 게이트 전극 식각 방법의 공정 단면도3A to 3C are cross-sectional views of a gate electrode etching method of a semiconductor device in accordance with still another embodiment of the inventive concept.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 게이트 절연층21 semiconductor substrate 22 gate insulating layer

23 : 텅스텐층 24 : 경화 마스크층23 tungsten layer 24 cured mask layer

25 : 감광층 26 : 경화 마스크층 패턴25 photosensitive layer 26 cured mask layer pattern

27 : 게이트 전극27: gate electrode

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체 기판상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층상에 금속층을 형성한 단계; 상기 금속층상에 마스크 패턴을 형성하는 단계; DPS반응기에서 상기 마스크 패턴을 이용하여 상기 금속층을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of forming a gate electrode of a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a gate insulating layer on a semiconductor substrate; Forming a metal layer on the gate insulating layer; Forming a mask pattern on the metal layer; And forming a gate electrode by etching the metal layer using the mask pattern in a DPS reactor.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 게이트 전극 식각 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of etching a gate electrode of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 식각 방법의 공정 단면도이다.2A to 2D are cross-sectional views of a gate electrode etching method of a semiconductor device according to the present invention.

도 2a와 같이, 반도체 기판(21)을 식각하여 트렌치(도면에 도시하지 않음)을 형성하고, 트렌치에 산화물을 충진하여 격리층(도면에 도시되지 않음)을 형성한 후, 반도체 기판(21)내에 반도체 소자을 형성하는 데 필요한 웰(도면에 도시되지 않음)을 형성한다.As shown in FIG. 2A, after the semiconductor substrate 21 is etched to form a trench (not shown), an oxide is filled in the trench to form an isolation layer (not shown), and then the semiconductor substrate 21 is formed. A well (not shown in the figure) required to form a semiconductor element is formed in the chamber.

그리고 반도체 기판(21)상에 산화층으로 게이트 절연층(22)을 형성하고, 게이트 절연층(22)상에 텅스텐층(3)을 형성한다.The gate insulating layer 22 is formed on the semiconductor substrate 21 as an oxide layer, and the tungsten layer 3 is formed on the gate insulating layer 22.

텅스텐층(23)은 CVD 방법(chemical vapor deposition method) 또는 스퍼터링 방법(sputtering method)에 의해 증착한 텅스텐을 사용하거나, 텅스텐 질화층(WNx)을 증착하고 열처리를 행하여 질화물(nitride)을 침식(denudation)한 텅스텐을 사용할 수 있다.The tungsten layer 23 uses tungsten deposited by a CVD method (chemical vapor deposition method) or a sputtering method, or deposits a tungsten nitride layer (WNx) and conducts heat treatment to erode nitrides. Tungsten can be used.

이어서, 텅스텐층(23)상에 질화층 또는 산화층으로 경화 마스크층(hard mask)(24)을 형성하고, 경화 마스크층(24)상에 감광층을 도포하고 노광 및 현상 공정을 실시하여 감광층 패턴(25)을 형성한다.Subsequently, a hard mask 24 is formed of a nitride layer or an oxide layer on the tungsten layer 23, a photosensitive layer is coated on the hardened mask layer 24, and an exposure and development process is performed to form a photosensitive layer. The pattern 25 is formed.

도 2b와 같이, 감광층 패턴(25)을 마스크로 이용하여 경화 마스크층(24)을 식각한다. 따라서 감광층 패턴(25)의 형상이 경화 마스크층(25)에 전사되어 경화 마스크층 패턴(26)이 형성된다.As illustrated in FIG. 2B, the cured mask layer 24 is etched using the photosensitive layer pattern 25 as a mask. Thus, the shape of the photosensitive layer pattern 25 is transferred to the cured mask layer 25 to form a cured mask layer pattern 26.

도 2c와 같이, 경화 마스크층 패턴(26)을 이용하여 텅스텐층(23)을 1 차 식각한다.As illustrated in FIG. 2C, the tungsten layer 23 is first etched using the cured mask layer pattern 26.

1 차 식각 방법은 텅스텐의 식각 특성이 우수한 불소 계열의 SF6와 N2혼합 가스를 이용하여 DPS 반응기(decoupled plasma source reactor)에서 텅스텐층(23)의 하지층인 게이트 절연층(22)에 영향이 미치지 않는 범위 내에서 텅스텐층(23)의 20 ~ 90 % 정도, 바람직하게는 70 % 정도를 식각한다.The primary etching method uses the fluorine-based SF 6 and N 2 mixed gas having excellent etching properties of tungsten to affect the gate insulating layer 22, which is the base layer of the tungsten layer 23, in a decoupled plasma source reactor. Within this range, about 20 to 90% of the tungsten layer 23, preferably about 70% is etched.

그리고 1 차 식각 공정은, 소오스 파워는 150 ~ 300 W, 바이어스 파워는 20 ~ 90 %, SF6의 유량은 전체 가스 유량의 30 % 미만, 그리고 N2가스의 유량은 전체 가스의 60 % 이상의 조건하에서 진행한다.In the primary etching process, the source power is 150 to 300 W, the bias power is 20 to 90%, the flow rate of SF 6 is less than 30% of the total gas flow rate, and the flow rate of the N 2 gas is 60% or more of the total gas condition. Proceed under

1 차 식각에서 텅스텐층(23)을 과도하게 식각하면, 텅스텐층(23)의 증착 및 1 차 식각의 불균일성으로 인해 특정 부위의 과도한 식각 현상(loading effect)이 나타나, 산화층에 대해 식각 선택비가 낮은 불소 계열의 식각 가스로 인하여 게이트 절연층(22)에 손상을 주어 게이트 전극 구조를 파괴할 가능성이 있다.Excessive etching of the tungsten layer 23 in the primary etching results in an excessive loading effect of a specific portion due to deposition of the tungsten layer 23 and nonuniformity of the primary etching, resulting in low etching selectivity with respect to the oxide layer. The fluorine-based etching gas may damage the gate insulating layer 22 and destroy the gate electrode structure.

도 2d와 같이, 1 차 식각이후에 남아있는 잔여 텅스텐층(23)을 식각하기 위해 2 차 식각을 실시하여 게이트 전극(27)을 형성한다.As shown in FIG. 2D, the gate electrode 27 is formed by performing secondary etching to etch the remaining tungsten layer 23 remaining after the primary etching.

2 차 식각은 산화층에 대하여 식각 선택비가 높은 Cl2와 O2의 혼합 가스를 사용하여 DPS(decoupled plasma source reactor)방식으로 식각한다.The secondary etching is performed by using a decoupled plasma source reactor (DPS) method using a mixed gas of Cl 2 and O 2 having high etching selectivity with respect to the oxide layer.

그리고 2 차 식각 공정은, 소오스 파워는 150 ~ 300 W, O2의 유량은 전체 가스 유량의 10 ~ 30 % 정도, 그리고 Cl2가스의 유량은 전체 가스의 60 ~ 90 % 정도의 조건하에서 진행한다.DPS 방식은 플라즈마 균일성이 우수하여 식각되는 물질의특정 부위로 전하들이 집중되는 확률이 적어 하지층을 손상시키지 않는 다.In the secondary etching process, the source power is 150 to 300 W, the flow rate of O 2 is about 10 to 30% of the total gas flow rate, and the flow rate of Cl 2 gas is about 60 to 90% of the total gas flow. The DPS method has excellent plasma uniformity, so that the charges are less likely to be concentrated on specific portions of the material to be etched, and thus do not damage the underlying layer.

본 발명에 따른 또 다른 실시예의 반도체 소자의 게이트 전극 식각 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of etching a gate electrode of a semiconductor device according to another embodiment of the present invention will be described in detail.

도 3a내지 도 3c는 본 발명에 따른 또 다른 실시예의 반도체 소자의 게이트 전극 식각 방법의 공정 단면도이다.3A to 3C are cross-sectional views illustrating a gate electrode etching method of a semiconductor device in accordance with still another embodiment of the inventive concept.

도 3a와 같이, 반도체 기판(31)을 식각하여 트렌치(도면에 도시하지 않음)을 형성하고, 트렌치에 산화물을 충진하여 격리층(도면에 도시되지 않음)을 형성한 후, 반도체 기판(31)내에 반도체 소자을 형성하는 데 필요한 웰(도면에 도시되지 않음)을 형성한다.As shown in FIG. 3A, after the semiconductor substrate 31 is etched to form a trench (not shown), an oxide is filled in the trench to form an isolation layer (not shown), and then the semiconductor substrate 31 is formed. A well (not shown in the figure) required to form a semiconductor element is formed in the chamber.

그리고 반도체 기판(31)상에 산화층으로 게이트 절연층(32)을 형성하고, 게이트 절연층(32)상에 텅스텐층(33)을 형성한다.The gate insulating layer 32 is formed of an oxide layer on the semiconductor substrate 31, and the tungsten layer 33 is formed on the gate insulating layer 32.

텅스텐층(33)은 CVD 방법(chemical vapor deposition method) 또는 스퍼터링 방법(sputtering method)에 의해 증착한 텅스텐을 사용하거나, 텅스텐 질화층(WNx)을 증착하고 열처리를 행하여 질화물(nitride)을 침식(denudation)한 텅스텐을 사용할 수 있다.The tungsten layer 33 uses tungsten deposited by the CVD method (chemical vapor deposition method) or the sputtering method, or deposits a tungsten nitride layer (WNx) and conducts heat treatment to erode nitrides. Tungsten can be used.

이어서, 텅스텐층(33)상에 감광층을 도포하고 노광 및 현상 공정을 실시하여 감광층 패턴(34)을 형성한다.Subsequently, a photosensitive layer is coated on the tungsten layer 33 and subjected to an exposure and development process to form a photosensitive layer pattern 34.

도 3b와 같이, 감광층 패턴(34)을 마스크로 이용하여 텅스텐층(33)을 1 차 식각한다. 1 차 식각 방법은 텅스텐의 식각 특성이 우수한 불소 계열의 SF6와 N2혼합 가스를 이용하여 텅스텐층(33)의 하지층인 게이트 절연층(32)에 영향이 미치지 않는 범위 내에서 텅스텐층(33)의 20 ~ 90 % 정도, 바람직하게는 70 % 정도를 식각한다.As shown in FIG. 3B, the tungsten layer 33 is first etched using the photosensitive layer pattern 34 as a mask. The primary etching method uses a fluorine-based SF 6 and N 2 mixed gas having excellent etching properties of tungsten and does not affect the gate insulating layer 32, which is an underlayer of the tungsten layer 33, within a range that does not affect the tungsten layer ( Etch 20 to 90%, preferably 70% of the 33).

도 3c와 같이, 1 차 식각이후에 남아있는 잔여 텅스텐층(33)을 식각하기 위해 2 차 식각을 실시하여 게이트 전극(35)을 형성한다.As illustrated in FIG. 3C, the gate electrode 35 is formed by performing secondary etching to etch the remaining tungsten layer 33 remaining after the primary etching.

2 차 식각은 산화층에 대하여 식각 선택비가 높은 Cl2와 O2의 혼합 가스를 사용하여 DPS(decoupled plasma source reactor)방식으로 식각한다.The secondary etching is performed by using a decoupled plasma source reactor (DPS) method using a mixed gas of Cl 2 and O 2 having high etching selectivity with respect to the oxide layer.

이와 같은 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 효과가 있다.Such a method of forming a gate electrode of a semiconductor device according to the present invention has the following effects.

게이트 전극으로 사용하는 텅스텐층의 대부분을 불소 계열의 식각가스를 이용하여 식각한 후 잔여 텅스텐층을 하지층인 산화층으로 형성된 게이트 절연층과 식각 선택비가 높은 염소 계열의 식각 가스를 이용하여 식각함으로써 게이트 절연층의 손상을 방지하는 효과가 있다.After etching most of the tungsten layer used as the gate electrode using a fluorine-based etching gas, the remaining tungsten layer is etched using a gate insulating layer formed of an oxide layer as an underlying layer and a chlorine-based etching gas having a high etching selectivity. There is an effect of preventing damage to the insulating layer.

일반적으로 게이트 절연층의 손상이 발생하는 시점은 텅스텐층을 부분적으로 식각할 때는 발생하지 않고, 게이트 절연층의 특정 부위가 노출되는 되면서 전하들이 집중되어 발생한다.In general, the point at which the gate insulating layer is damaged does not occur when the tungsten layer is partially etched, but the charge is concentrated as a specific portion of the gate insulating layer is exposed.

그러나 본 발명에서는 플라즈마 균일성이 우수하여 특정 부위로 전하들이 집중될 확률이 적은 DPS 반응기에서 텅스텐층을 식각함으로써 게이트 절연층의 손상을 방지한다.However, the present invention prevents damage to the gate insulating layer by etching the tungsten layer in a DPS reactor having a high plasma uniformity and having a low probability of concentrating charges to a specific site.

Claims (5)

반도체 기판상에 게이트 절연층을 형성하는 단계;Forming a gate insulating layer on the semiconductor substrate; 상기 게이트 절연층상에 금속층을 형성한 단계;Forming a metal layer on the gate insulating layer; 상기 금속층상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on the metal layer; DPS반응기에서 상기 마스크 패턴을 이용하여 상기 금속층을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.Forming a gate electrode by etching the metal layer using the mask pattern in a DPS reactor. 제 1 항에 있어서, 상기 금속층은 텅스텐층으로 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.The method of claim 1, wherein the metal layer is used as a tungsten layer. 제 2 항에 있어서, 상기 텅스텐층을 식각하는 방법은 DPS 반응기(decoupled plasma source reactor)에서 1 단계로 상기 텅스텐층의 20 ~ 90 %을 식각하고, 2 단계로 남아있는 상기 텅스텐층을 식각하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.The method of claim 2, wherein the etching of the tungsten layer comprises etching 20 to 90% of the tungsten layer in one step in a decoupled plasma source reactor (DPS reactor) and etching the remaining tungsten layer in two steps. A method of forming a gate electrode of a semiconductor device. 제 3 항에 있어서, 상기 1 단계의 식각 가스는 SF6와 N2혼합 가스를 이용하고, 2 단계의 식각 가스는 Cl2와 O2의 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.The gate electrode of claim 3, wherein the etching gas of step 1 uses a mixture of SF 6 and N 2 , and the etching gas of step 2 uses a mixture of Cl 2 and O 2 . Forming method. 제 3 항에 있어서, 상기 1 단계의 식각 조건은 소오스 파워는 150 ~ 300 W, 바이어스 파워는 20 ~ 90 %, SF6의 유량은 전체 가스 유량의 30 % 미만, 그리고 N2가스의 유량은 전체 가스의 60 % 이상의 조건하에서 진행하고, 2 단계의 식각 조건은 소오스 파워는 150 ~ 300 W, O2의 유량은 전체 가스 유량의 10 ~ 30 % 정도, 그리고 Cl2가스의 유량은 전체 가스의 60 ~ 90 % 정도의 조건하에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.The method of claim 3, wherein the etching conditions of the first stage include source power of 150 to 300 W, bias power of 20 to 90%, SF 6 flow rate of less than 30% of the total gas flow rate, and N 2 gas flow rate. Proceed under the condition of more than 60% of the gas, the two-step etching conditions, source power is 150 ~ 300 W, O 2 flow rate is about 10-30% of the total gas flow rate, Cl 2 gas flow rate is 60% of the total gas A method of forming a gate electrode of a semiconductor device, characterized in that it proceeds under the condition of ~ 90%.
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