KR100219521B1 - 트렌치 소자분리방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 230000008021 deposition Effects 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
트렌지 소자분리방법이 개시되어 있다. 이 방법은 반도체기판 상에 식각저지막을 형성하는 단계와, 상기 식각저지막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 식각저지막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 선택적으로 식각하여 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역 측벽에 산화막 스페이서를 형성하는 단계와, 상기 결과물 전면에 상기 스페이서가 형성된 트렌치 영역을 채우면서 실리콘막 상에 증착되는 속도가 산화막 상에 증착되는 속도보다 빠른 특성을 갖는 절연막을 형성하는 단계와, 상기 식각저지막 패턴이 노출될 때까지 상기 절연막을 전면식각하여 상기 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 트렌치 영역을 채우는 절연막 내부에 보이드가 형성되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 특히 트렌치 소자분리방법에 관한 것이다.
최근 반도체장치의 집적도가 증가함에 따라 소자분리 영역이 차지하는 면적을 감소시키기 위한 연구가 활발해지고 있다. 지금까지 소자분리 영역을 형성하는 방법으로 반도체기판의 소정영역을 선택적으로 열산화시키어 두꺼운 필드산화막을 형성하는 방법(Local oxidation of silicon; 이하 LOCOS라 한다)이 널리 사용되어 왔다. 그러나, 이러한 LOCOS 방법은 필드산화막의 가장자리에 버즈비크(bird's beak)가 발생하여 서로 이웃한 필드산화막 사이의 활성영역의 폭을 감소시킨다. 따라서, 고집적 반도체장치에 적합한 좁은 활성영역, 예컨대 0.5㎛ 이하의 좁은 활성영역을 형성하는 데에는 적합하지 않은 문제점이 있다. 또한, LOCOS 방법에 의하면 소자분리 영역의 폭에따라 필드산화막의 두께가 다르게 형성된다. 이에 따라, 필드산화막의 두께를 설정하는 데에 어려운 문제점이 있다.
상기한 LOCOS 방법의 문제점을 해결하기 위하여 최근에 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역을 절연막으로 채우는 트렌치 소자분리 방법이 제안된 바 있다.
도 1 및 도 2는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1은 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역이 형성된 결과물 전면에 절연막(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 식각 저지막, 예컨대 실리콘질화막을 형성한다. 이어서, 상기 식각 저지막을 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 식각 저지막 패턴(3)을 형성한다. 다음에, 상기 식각 저지막 패턴(3)을 식각 마스크로하여 상기 노출된 반도체기판(1)을 소정의 깊이로 식각함으로써, 트렌치 영역을 형성한다. 계속해서, 상기 트렌치 영역이 형성된 결과물 전면에 트렌치 영역을 채우는 절연막(5)을 형성한다. 여기서, 상기 절연막(5)은 사일레인(SiH4) 가스 및 산소 가스를 반응가스로 사용하는 CVD 산화막으로 형성한다. 이때, 도시된 바와 같이 트렌치 영역 내에 채워지는 절연막(5)의 내부에 보이드(V)가 형성된다.
도 2는 소자분리막(5a), 게이트 산화막(7), 및 게이트 전극(9)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 식각 저지막 패턴(3)이 노출될 때까지 상기 절연막(5)을 전면식각하거나 화학기계적연마(CMP) 방법으로 연마하여 트렌치 영역 내에 소자분리막(5a)을 형성한다. 이때, 상기 보이드(V)가 노출되면서 소자분리막(5a)의 표면에 홈이 형성된다. 이어서, 상기 노출된 식각 저지막 패턴(5a)을 제거하고, 그 결과물을 열산화시키어 상기 소자분리막(5a) 사이의 반도체기판(1) 표면에 게이트 산화막(7)을 형성한다. 다음에, 상기 게이트 산화막(5a)이 형성된 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막을 형성하고, 이를 패터닝하여 상기 게이트 산화막(7)의 소정영역 및 소자분리막의 소정영역을 덮는 게이트 전극(9)을 형성한다. 이때, 상기 도전막이 식각되어 소자분리막이 노출되는 부분(도시하지 않음)의 홈 내에 스트링거(stringer)로 작용하는 도전막이 잔존한다. 이와 같이 소자분리막(5a)의 홈 내에 잔존하는 스트링거는 서로 이웃한 게이트 전극을 전기적으로 연결시켜주는 역할을 하여 반도체장치의 오동작을 유발시킨다. 이러한 스트링거를 제거하기 위해서는 게이트 전극(9)을 형성하기 위한 패터닝 공정시 도전막을 과도하게 식각하여야 한다. 그러나, 이와 같이 도전막을 과도하게 식각하게 되면, 게이트 산화막(3) 또한 과도하게 식각되어 그 아래의 반도체기판(1)에 식각 손상이 가해진다. 이와 아울러서, 게이트 전극의 선 폭 또한 비정상적으로 감소하여 트랜지스터의 특성을 저하시킨다.
상술한 바와 같이 종래의 트렌치 소자분리방법에 의하면, 트렌치 영역 내에 매립되는 절연막 내부에 보이드가 형성되어 트렌치 영역을 채우는 소자분리막 형성시 그 표면에 홈이 형성되고 이 홈 내에 게이트 전극을 형성하기 위한 도전막이 잔존하여 트랜지스터의 오동작을 유발시킨다. 이러한 문제점을 해결하기 위하여 게이트 전극을 패터닝하기 위한 식각공정시 도전막을 과도식각하게 되면, 반도체기판에 식각손상이 가해짐과 아울러 게이트 전극의 선폭이 감소되어 트랜지스터의 특성을 저하시키는 또 다른 문제점을 야기시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 트렌치 영역을 채우는 절연막 내부에 보이드가 형성되는 것을 방지할 수 있는 트렌치 소자분리방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
도 3 내지 도 5는 본 발명의 트랜치 소자분리방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 트렌치 소자분리방법은 반도체기판 상에 식각저지막을 형성하는 단계와, 상기 식각저지막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 식각저지막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 선택적으로 식각하여 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역 측벽에 산화막 스페이서를 형성하는 단계와, 상기 결과물 전면에 상기 스페이서가 형성된 트렌치 영역을 채우면서 실리콘막 상에 증착되는 속도가 산화막 상에 증착되는 속도보다 빠른 특성을 갖는 절연막을 형성하는 단계와, 상기 식각저지막 패턴이 노출될 때까지 상기 절연막을 전면식각하여 상기 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 트렌치 영역을 채우는 절연막 내부에 보이드가 형성되지 않으므로 소자분리막 표면에 홈이 형성되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 반도체기판(11)의 소정영역에 트렌치 영역을 형성하고, 상기 트렌치 영역 측벽에 산화막으로 이루어진 스페이서(15)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(11), 예컨대 실리콘기판 상에 식각저지막을 형성하고, 식각저지막을 통상의 사진/식각공정으로 패터닝하여 반도체기판(11)의 소정영역을 노출시키는 식각저지막 패턴(13)을 형성한다. 여기서, 상기 식각저지막은 실리콘기판에 대한 식각 선택비가 우수한 실리콘질화막으로 형성하는 것이 바람직하다. 이어서, 상기 식각저지막 패턴(13)을 식각마스크로 사용하여 상기 노출된 반도체기판(11)을 선택적으로 식각함으로써, 반도체기판(11)의 소정영역에 소정의 깊이를 갖는 트렌치 영역을 형성한다. 이때, 상기 노출된 반도체기판(11)을 선택적으로 식각하는 공정에 있어서, 상기 식각저지막 패턴(13)을 형성하기 위한 사진공정에 의하여 형성되는 포토레지스트 패턴(도시하지 않음)을 식각 마스크로 사용할 수도 있다. 다음에, 상기 트렌치 영역이 형성된 결과물 전면에 CVD 실리콘산화막을 형성하고, 이를 이방성 식각하여 트렌치 영역 측벽에 스페이서(15)를 형성한다.
도 4는 소자분리막을 형성하기 위한 절연막(17)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 스페이서(15)가 형성된 결과물 전면에 실리콘막 상에 증착되는 속도가 실리콘산화막 상에 증착되는 속도에 비하여 빠른 특성을 갖는 절연막(17)을 형성한다. 이때, 상기 절연막(17)의 두께는 트렌치 영역이 충분히 채워질 수 있도록 두껍게 형성하여야 한다. 그리고, 상기 절연막(17)은 CVD 방법에 의한 언도우프트 TEOS(tetraethyl orthosilicate) 산화막으로 형성하는 것이 바람직하다. 이는, 언도우프트 TEOS 산화막이 실리콘막 상에 증착되는 속도가 실리콘산화막 상에 증착되는 속도에 비하여 약 두배정도 빠른 특성을 갖기 때문이다. 다시 말해서, 언도우프트 TEOS 산화막은 트렌치 영역의 바닥, 즉 실리콘기판 위에 증착되는 속도가 트렌치 영역의 측벽에 실리콘산화막으로 형성된 스페이서(15) 상에 증착되는 속도보다 2배 정도 빠르기 때문이다. 이와 같이 상기 절연막(17)으로 언도우프트 TEOS 산화막을 형성하면, 도시된 바와 같이 트렌치 영역 내부를 완전히 채우는 절연막(17)을 얻을 수 있다.
도 5는 소자분리막(17a), 게이트 산화막(19), 및 게이트 전극(21)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 식각저지막 패턴(13)이 노출될 때까지 절연막(17)을 전면식각하여 트렌치 영역을 채우는 소자분리막(17a)을 형성한다. 여기서, 상기 절연막(17)을 전면식각하는 방법은 에치백 공정 또는 화학기계적 연마(CMP; chemical mechanical polishing) 공정으로 실시하는 것이 바람직하다. 이와 같이 소자분리막(17a)을 형성하면, 소자분리막(17a)의 내부 또는 그 표면에 보이드나 홈이 형성되는 것을 방지할 수 있다. 이어서, 상기 노출된 식각저지막 패턴(13)을 건식 식각 또는 습식 식각공정으로 제거하여 그 아래의 반도체기판(11), 즉 활성영역을 노출시킨다. 여기서, 상기 식각저지막 패턴(13)을 습식 식각공정으로 제거하는 경우에는 인산용액이 널리 사용된다. 다음에, 상기 결과물을 열산화시키어 상기 노출된 활성영역 표면에 게이트 산화막(19)을 형성하고, 그 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 계속해서, 상기 도전막을 패터닝하여 게이트 산화막(19)의 소정영역 및 소자분리막(17a)의 소정영역을 덮는 게이트 전극(21)을 형성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명의 실시예에 의하면, 소자분리막의 표면에 홈이 형성되는 것을 방지할 수 있으므로, 서로 이웃한 게이트 전극 사이에 도전막으로 이루어진 스트링거가 형성되지 않는다. 이에 따라, 게이트 전극을 구비하는 트랜지스터가 오동작하는 문제점을 제거할 수 있으므로, 반도체장치의 신뢰성 및 수율을 개선시킬 수 있다.
Claims (6)
- 반도체기판 상에 식각저지막을 형성하는 단계;상기 식각저지막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 식각저지막 패턴을 형성하는 단계;상기 노출된 반도체기판을 선택적으로 식각하여 트렌치 영역을 형성하는 단계;상기 트렌치 영역 측벽에 산화막 스페이서를 형성하는 단계;상기 결과물 전면에 상기 스페이서가 형성된 트렌치 영역을 채우면서 실리콘막 상에 증착되는 속도가 산화막 상에 증착되는 속도보다 빠른 특성을 갖는 절연막을 형성하는 단계; 및상기 식각저지막 패턴이 노출될 때까지 상기 절연막을 전면식각하여 상기 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리방법.
- 제1항에 있어서, 상기 반도체기판은 실리콘기판인 것을 특징으로 하는 트렌치 소자분리방법.
- 제2항에 있어서, 상기 식각저지막은 실리콘질화막인 것을 특징으로 하는 트렌치 소자분리방법.
- 제1항에 있어서, 상기 절연막을 전면식각하는 방법은 에치백 공정 및 화학기계적 연마(CMP) 공정중 어느 하나를 이용하여 실시하는 것을 특징으로 하는 트렌치 소자분리방법.
- 제1항에 있어서, 상기 절연막은 언도우프트 TEOS(tetraethyl orthosilicate) 산화막인 것을 특징으로 하는 트렌치 소자분리방법.
- 제5항에 있어서, 상기 언도우프트 TEOS 산화막은 CVD 방법으로 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000527A KR100219521B1 (ko) | 1997-01-10 | 1997-01-10 | 트렌치 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000527A KR100219521B1 (ko) | 1997-01-10 | 1997-01-10 | 트렌치 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980065504A KR19980065504A (ko) | 1998-10-15 |
| KR100219521B1 true KR100219521B1 (ko) | 1999-09-01 |
Family
ID=19494443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970000527A KR100219521B1 (ko) | 1997-01-10 | 1997-01-10 | 트렌치 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219521B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541801B1 (ko) * | 1998-12-23 | 2006-04-12 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
| KR20010053649A (ko) * | 1999-12-01 | 2001-07-02 | 박종섭 | 반도체장치의 소자격리방법 |
| KR100773754B1 (ko) * | 2006-09-19 | 2007-11-09 | 주식회사 아이피에스 | 갭 필 능력을 향상시킨 절연막 증착 방법 |
-
1997
- 1997-01-10 KR KR1019970000527A patent/KR100219521B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980065504A (ko) | 1998-10-15 |
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