KR0161394B1 - 반도체장치의 트랜지스터 제조방법 - Google Patents
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Abstract
게이트전극측벽에 형성되는 험퍼(hump)를 제거하거나 형성을 억제하여 게이트전극과 매몰접촉층간의 유전적 성질의 저하를 막을 수 있는 반도체장치의 트랜지스터 제조방법을 개시한다. 본 발명의 트랜지스터 제조방법은 반도체기판상에 필드 산화막을 형성하는 단계, 상기 반도체 기판상에 게이트 산화막을 형성하는 단계와 상기 게이트 산화막상에 도핑된 다결정실리콘 및 텅스텐 실리사이드를 형성하는 단계, PE-CVD와 HTO를 전용(제1 및 제2실시예) 또는 혼용(제3실시예)하여 산화막을 증착하는 단계와 상기 산화막, 텅스텐 실리사이드 및 도핑된 다결정실리폰을 순차적으로 식각하여 폴리사이드 게이트전극을 형성하는 단계, 상기 게이트전극 형성단계에서 발생하는 게이트전극 측벽의 험퍼를 제거하는 단계(제2실시예), 반도체 기판상에 소오스 및 드레인 영역을 형성하는 단계, 상기 게이트전극의 측벽에 스페이서를 형성하는 단계 및 상기 드레인영역상에 패드 폴리실리콘을 형성하는 단계를 포함한다. 본 발명에 의하면, 상기 게이트전극 측벽의 험퍼(hump)는 텅스텐 실리사이드의 물리적인 상태변화를 고려한 산화막의 선택과 SC-1용액을 이용하여 역제 및 제거할 수 있다. 따라서 게이트전극과 매몰접촉층간의 누설전류를 감소시키는 잇점이 있다.
Description
제1도는 반도체기판상에 형성된 피트를 나타낸 도면이다.
제2a도 내지 제2c도는 종래의 기술을 이용한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제3a도 내지 제3c도는 본 발명의 제1실시예에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제4a도 내지 제4c도는 본 발명의 제2실시예에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제5a도 내지 제5c도는 본 발명의 제3실시예에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
* 도면의 주요부분에 대한 부호의 설명
2,30,60 : 반도체기판 10,38,68 : 텅스텐 실리사이드층 패턴
12,40,70 : 산화막 17a,18,46a,74 : 스페이서
15,42,72 : 험퍼(hump)
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히 폴리사이드 게이트전극형성과 관련하여 게이트전극측벽에 형성되는 험퍼(hump)의 제거 및 계속적인 성장을 억제하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법을 제공한다.
실리사이드는 처음 형성할 때는 아몰퍼스(amorphous) 상태로 형성된다. 이와같은 실리사이드는 외부에서 적절한 열처리를 함으로써 일정온도에서부터 서서히 결정화가 진행된다. 통상 트랜지스터는 게이트전극의 저항을 낮추기 위해서 도핑된 다결정실리콘을 사용하였으나 반도체소자들의 집적화에 따라 보다 낮은 저항의 게이트전극을 사용하게 되었다. 따라서, 실리사이드 하부에 도핑된 다결정실리콘으로 형성된 폴리사이드를 게이트전극으로 사용한다. 폴리사이드는 다결정실리콘보다 선저항이 1/20 정도로 줄어든다. 상기 폴리사이드를 구성하는 실리사이드는 여러 종류가 있으나 텅스텐 실리사이드가 많이 사용된다. 텅스텐 실리사이드도 마찬가지로 실리사이드 형성 후 아몰퍼스 상태로 존재한다. 텅스텐 실리사이드의 경우 WSix의 구조를 이룬다. 아몰퍼스 상태의 경우 하첨자 x는 2.5-2.8 사이의 값을 갖는다. 텅스텐 실리사이드에 외부에서 열을 가함으로서 450℃ 부근에서 결정화가 진행되기 시작한다. 그리고 500-650℃ 사이에서 텅스텐 실리사이드내의 결정구조가 육방정계에서 정방정계로 전이되는데 이때, 상기 x의 값은 2.0-2.2 사이에 있다. 따라서 온도가 증가함에 따라 결정구조의 변화 및 결정의 크기가 성장하는 변화를 나타내고, 실리콘의 외부확산(out-diffusion)이 발생한다.
게이트전극의 경우 외부와의 전기적 접촉을 차단하기 위해서 전극상에 절연막을 형성하는데, 바로 아래의 실리사이드를 고려하여 형성할 것이 요구된다. 왜냐하면 통상 게이트 절연막으로는 고온열산화막(High Temperature Oxide 이하 HTO라 한다)을 사용하는데(참조:USP 4774201) 이때 형성온도가 800℃ 이상의 고온이므로 상기 실리사이드의 결정화가 진행되고 외부확산이 발생한다. 또한 상기 절연막 증착 후 식각 단계에서는 에쳔터(etchant)와 폴리사이드와의 반응으로 인해 많은 부산물(by-product)이 형성된다. 이것은 다음 단계에서 험퍼(hump)를 형성하게 된다. 또한 이것은 상부 금속층과의 연결을 위한 매몰접촉층의 패드폴리실리콘과 폴리사이드 게이트 전극사이의 유전적 특성을 저하시키고 이로 인해 누설전류를 발생시킨다. 이것은 디바이스의 결함을 유발할 수 있다.
제1도에서 도시된 것처럼 다결정 실리콘층(P-Si)과 텅스텐 실리사이드층(WSi)을 패터닝하기 위해 포토레지스트막(PR)을 마스크로 사용한다면, HTO를 마스크로 사용할 때처럼 험퍼(hump)를 형성하지는 않는다. 하지만 포토레지스트를 마스크로 사용할 경우에도 제1도의 (a)의 경우처럼 마스크 사이의 간격이 좁을때는 아무런 영향을 받지 않지만, 제1도의 (b)의 경우처럼 마스크 사이의 간격이 넓을 때는 식각율이 달라지는 로딩효과(loading dffect)가 발생된다. 이러한 효과는 게이트산화막의 두께가 150Å 이하인 얇은 디바이스에서, 포토레지스트막을 이용한 폴리사이드 식각시 게이트산화막이 부분적으로 모두 식각되어 반도체기판에 피팅(pitting:b1)이 형성된다. 따라서 포토레지스트막 대신 산화막을 마스크로 사용하는 것이 일반적인 추세이다. 주로 사용되는 산화막 마스크가 HTO인데 HTO는 상술한 문제점들이 초래되어 새로운 방법이 요구된다.
종래의 기술을 이용한 반도체장치의 트랜지스터 제조방법을 첨부된 도면과 함께 상세하게 설명한다.
제2a도 내지 제2c도는 종래의 기술을 이용한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제2a도는 게이트전극 패턴을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(1)상에 필드산화막(3)을 두껍게 형성하여 활성영역과 비활성영역을 구분한다. 계속해서 상기 반도체기판(1)전면에 게이트산화막(5)을 증착한다. 상기 게이트산화막상(5)에 도핑된 다결정실리콘층(미도시)을 증착한다. 계속해서 상기 도핑된 다결정실리콘층 상에 텅스텐을 증착시켜서 열처리를 하든가, 또는 텅스텐과 실리콘을 동시에 증착시키겨 열처리하여 텅스텐 실리사이드층(미도시)을 형성한다. 상기 텅스텐 실리사이드층 상에 산화막(미도시)을 증착한다. 상기 산화막 상에 포토레지스트막(미도시)을 도포한 다음, 패터닝하여 상기 산화막의 소정영역을 한정하는 포토마스크(p1)를 형성한다. 포토마스크(p1)를 식각 마스크로 이용해서 산화막을 식각하여 산화막 패턴(11)을 형성한 다음, 포토마스크(p1)를 제거한다. 상기 산화막 패턴(11)을 식각 마스크로 이용하여 상기 텅스텐 실리사이드층과 다결정실리콘층을 순차적으로 드라이 에칭한다. 이 결과, 텅스텐 실리사이드층 패턴(9)과 다결정실리콘층 패턴(7)이 형성된다. 이어서 반도체기판(1)과 동일한 도전성 불순물을 기판(1) 전면에 저농도로 이온주입하여 소오스(13a) 및 드레인(13)을 형성한다.
제2b도는 산화막 스페이서를 형성하는 단계를 나타낸다. 구체적으로, 제2a도의 결과물 전면에 절연막(17)을 증착한다. 상기 절연막(17)을 반응성이온식각(Reactive Ion Etching 이하 RIE라 한다)하면 도시된 점선을 따라서 식각이 진행되어 게이트전극의 측벽에 산화막 스페이서(spacer:17a)가 형성된다.
제2c도는 패드용 다결정 실리콘층을 형성하는 단계를 나타낸다. 구체적으로, 상기 게이트전극측면의 산화막 스페이서(17a)를 마스크로 활용하여 반도체 기판과 동일한 도전성 불순물을 깊게 이온주입하여 상기 소오스 및 드레인영역에 깊은 불순물층(19,19a)을 형성하여 LDD구조를 형성한다. 계속해서 상기 드레인영역(13)상에 상부 금속층과의 접촉을 위한 패드용 다결정 실리콘층(21)을 형성한다. 이후 공정은 통상의 단계로써 트랜지스터를 완성한다. 상기 게이트산화막은 100Å, 도핑된 다결정 실리콘층은 1,000Å 두께로 형성한다. 그리고 텅스텐 실리사이드층(WSix)은 1,500Å 두께로 형성한다. 또한 산화막은 1,000-4,000Å 두께로 형성한다. 산화막 및 스페이서(spacer)는 HTO를 사용하여 형성한다. 그리고 상기 텅스텐 실리사이드층 및 도핑된 다결정실리콘층은 2단계 에칭으로 식각하는데 1단계로서 텅스텐 실리사이드층을 에칭할 때는 SF6 및 Cl2가스를 사용한다. 다음 단계로서 도핑된 다결정실리콘층은 Cl2, HBr 및 He-O2가스를 이용하여 에칭한다. 종래의 기술을 이용하는 반도체장치의 트랜지스터 제조방법에 있어서, HTO를 이용한 상기 산화막 및 스페이서(spacer)를 형성할 때와 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 식각할 때 많은 고체형 부산물들(by-products:표 1 참조)이 발생한다.
이와 같은 고체형 부산물은 게이트전극의 스페이서(spacer)를 형성할 때, 게이트라인 측면에 불규칙적인 산화막덩어리인 험퍼(hump:15)를 형성한다. 이 험퍼(hump)는 후속공정으로서 소오스나 드레인상에 콘택홀을 형성할 때, 게이트전극과 콘택홀매립층간의 유전적성질을 약화시킨다. 따라서, 층간의 바람직하지 못한 누설전류가 급격히 증가되고 이것은 디바이스에 결함을 발생시킨다.
본 발명의 목적은 상술한 종래의 문제점을 해결하기 위한 것으로 텅스텐 실리사이드층의 물리적상태를 고려하여 산화막을 선택적으로 증착함으로써 험퍼(hump)의 형성을 억제 내지는 형성된 험퍼(hump)를 제거하여 층간의 누설전류의 감소 및 유전적성질을 향상시키는 반도체장치의 트랜지스터 제조방법을 제공하는 것이다.
상기 목적달성을 위해, 본 발명의 제1실시예는 반도체 기판상에 활성영역과 비활성영역을 구분하는 필드산화막(field-oxide)을 형성하는 단계;
상기 활성영역상에 게이트산화막을 형성하는 단계;
상기 게이트산화막상에 도핑된 다결정실리콘층을 형성하는 단계;
상기 도핑된 다결정실리콘층상에 텅스텐 실리사이드층을 형성하는 단계;
상기 텅스텐 실리사이드층상에 플라즈마 강화 화학기상증착(PECVD)을 이용한 산화막을 형성하는 단계;
상기 산화막, 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 순차적으로 식각하여 폴리사이드 게이트전극을 형성하는 단계;
상기 반도체 기판상에 드레인 및 소오스영역을 형성하는 단계;
상기 게이트전극의 측면에 플라즈마 강화 화학기상증착(PECVD)을 이용하여 산화막 스페이서(spacer)를 형성하는 단계; 및
상기 드레인영역상에 매몰접촉층을 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 제2실시예는 반도체 기판상에 게이트산화막, 도핑된 다결정실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성하는 단계;
상기 텅스텐 실리사이드층상에 HTO막을 형성하는 단계;
상기 HTO막, 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 건식식각하여 측면에 험퍼(hump)를 갖는 폴리사이드 게이트전극을 형성하는 단계;
상기 게이트전극 측면에 형성된 험퍼(hump)를 제거하는 단계; 및
상기 게이트전극 측면을 완전히 감싸는 형태로 HTO 스페이서(spacer)를 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법을 제공한다.
상기 목적 달성을 위한 본 발명의 제3실시예는 반도체 기판상에 게이트산화막, 도핑된 다결정실리콘층, 텅스텐 실리사이드층 및 HTO막을 순차적으로 형성하는 단계;
상기 HTO막, 텅스텐 실리사이드층, 및 도핑된 다결정실리콘층을 건식식각하여 측면에 험퍼(hump)를 갖는 폴리사이드 게이트전극을 형성하는 단계; 및
상기 게이트전극측면에 형성된 험퍼(hump)를 포함하면서 측면전체를 완전히 감싸는 형태로 PE-CVD를 이용하여 게이트전극측면상에 산화막 스페이서(spacer)를 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법을 제공한다.
상기 제1실시예에서 플라즈마 강화 화학기상증착(Plasma Enhanced CVD 이하 PE_CVD라 한다)을 이용한 산화막은 400℃ 부근에서 형성된다. 따라서, 상기 텅스텐 실리사이드층은 아몰퍼스(amorphous) 상태로 형성된다. 상기 게이트전극의 측면 또한 PE-CVD를 이용하여 형성함으로써 상기 제1실시예의 경우 텅스텐 실리사이드층은 아몰퍼스(amorphous) 상태를 계속 유지한다. 따라서 험퍼(hump)를 형성하지 않는다.
상기 제2실시예에 있어서, HTO막은 고온에서 형성되고 따라서 텅스텐 실리사이드층은 결정화된다. 이어서 게이트전극을 형성하는 단계에서 에칭에 의해 W-O-F-Cl계의 폴리머(polymer)가 부산물로서 형성된다. 상기 폴리머는 NH3OH + H2O2 + H2O(증류수)로 이루어진 SC-1용액으로 10분이상 처리함으로써 제거된다. 사용하는 게이트 마스크의 종류와 SC-1 용액의 클리닝(cleaning)시간에 따라 험퍼(hump)성 결함의 발생유무는 아래의 표2를 참조한다.
여기서 게이트 마스크의 종류에 관계없이 SC-1용액으로 10분이상 처리할 경우 험퍼(hump)성 결함은 발생되지 않는 것을 알 수 있다.
이어서 게이트전극의 측면에 HTO스페이서(spacer)를 형성할 때, 상기 텅스텐 실리사이드층은 결정화가 완료된 뒤이므로 별도의 부산물은 형성되지 않는다.
상기 제3실시예에 있어서 산화막은 HTO막을 사용하여 형성한다. 따라서 제2실시예와 마찬가지로 텅스텐 실리사이드층은 결정화된다. 따라서 에칭 후 W-O-F-Cl계의 폴리머(polymer)가 측면에 일부 형성된다. 상기 폴리머위에 PE-CVD를 이용하여 게이트전극 스페이서를 형성함으로써 더 이상의 폴리머를 발생시키지 않는다. 상기 제1, 제2 및 제3실시예의 산화막은 공히 1,000-4,000Å 두께로 형성한다.
본 발명은 텅스텐 실리사이드층의 물리적상태를 고려하여 산화막을 형성한다. 따라서 게이트전극의 측면에서 험퍼(hump)의 형성을 최소화하거나 또는 형성된 험퍼(hump)를 제거할 수 있다. 이것은 층간의 유전적 성질을 향상시키고, 누설전류를 감소시킬 수 있다.
이하, 본 발명을 첨부된 도면과 함께 상세하게 설명한다.
제3a도 내지 제3c도는 본 발명의 제1실시예에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제3a도는 게이트전극을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(2)상에 필드산화막(4)을 형성하여 활성 및 비활성영역을 구분한다. 상기 활성영역상에 게이트산화막(6)을 증착한다. 상기 게이트산화막(6)상에 도핑된 다결정실리콘층(미도시)을 증착한다. 상기 텅스텐 실리사이드층 상에 산화막(미도시)을 증착한다. 상기 산화막상에 포토레지스트막(미도시)을 도포한 다음, 패터닝하여 상기 산화막의 소정영역을 한정하는 포토 마스크(P2)를 형성한다. 상기 포토마스크(P2)를 식각 마스크로 사용하여 상기 산화막을 패터닝하여 산화막 패턴(12)을 형성한 다음 상기 포토 마스크(P2)는 제거된다. 상기 산화막 패턴(12)을 식각 마스크로 이용하여 상기 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 순차적으로 건식식각한다. 이 결과, 텅스텐 실리사이드층 패턴(10)과 다결정 실리콘층 패턴(18)을 구성요소로 하는 게이트전극이 형성된다.
이어서 상기 게이트전극을 마스크로 사용하여 반도체기판과 반대되는 저농도의 도전성 불순물을 얕게 주입하여 드레인(14a) 및 소오스(14) 영역을 형성한다. 상기 산화막은 PE-CVD를 이용해서 1,000-4,000Å 두께로 형성한다. 이때 형성온도는 400℃ 부근이고 상기 텅스텐 실리사이드층은 형성된 상태 그대로 아몰퍼스(amorphous) 상태를 유지하며 험퍼(hump)는 형성되지 않는다. 즉, 텅스텐 실리사이드층은 내부에서 물리적인 상태변화가 일어나지 않으므로 상기 건식식각시 게이트전극측면에 형성되는 부산물인 W-O-Cl-F 게열의 폴리머(polymer)는 HTO막을 사용할 때보다 극히 적은 양이 형성된다.
제3b도는 스페이서(spacer) 산화막을 형성하는 단계를 나타낸다. 구체적으로, 제3a도의 결과물 전면에 PE-CVD를 이용하여 1,000-4,000Å 두께로 스페이서 산화막(16)을 형성한다. 계속해서 상기 스페이서 산화막(16) 전면에 반응성 이온 식각(RIE)을 실시하면 결과적으로 일점쇄선으로 도시된 스페이서(18)가 게이트전극 측면에 형성된다.
제3c도는 산화막 스페이서(18)가 형성된 상태에서 패드용 다결정 실리콘층을 형성하는 단계를 나타낸다. 구체적으로, 상기 스페이서(18)를 마스크로 하여 소오스 및 드레인 영역에 기판과 반대되는 저농도의 깊은 도전성불순물층(20, 20a)을 형성하여 LDD 구조가 되게 한다. 상기 LDD 구조는 게이트의 폭이 좁아짐에 따른 전계 집중을 예방한다. 계속해서 드레인상에 상부 금속배선층(비트라인 등)과의 접촉을 위한 패드용 다결정 실리콘층(22)을 형성한다. 상기 제1실시예는 산화막을 PECVD를 이용하여 형성함으로서 실리사이드층을 아몰퍼스(amorphous) 상태로 유지하여 Si의 외부확산을 억제하여 게이트측면에 형성되는 부산물의 양을 최소화한다. 따라서 게이트전극과 상기 콘택홀의 매립층간에 누설전류가 10 (A) 정도로서 양호한 유전적 특성을 유지할 수 있다.
제4a도 내지 제4c도는 본 발명의 제2실시예에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제4a도는 게이트전극을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(30)상에 게이트산화막(34)을 증착한 다음, 상기 게이트산화막(34)상에 도피된 다결정 실리콘층(미도시), 텅스텐 실리사이드층(미도시) 및 HTO막(미도시)을 순차적으로 증착한다. 상기 HTO막 상에 포토 마스크(P3)를 형성한다. 상기 포토마스크(P3)를 이용하여 상기 HTO막을 패터닝하면, 상기 텅스텐 실리사이드층 상에 HTO막 패턴(40)이 형성된다. 상기 포토마스크(P3)를 제거한 다음, 상기 HTO막 패턴(40)을 식각마스크로 사용하여 상기 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 건식식각한다. 이 결과, 텅스텐 실리사이드층 패턴(38)과 다결정 실리콘층 패턴(36)을 포함하는 게이트 전극이 형성된다. 이때, 상기 제1실시예와 달리 텅스텐 실리사이드층은 결정화되면서 WSix에서 x의 값이 2.2에서 2.0으로 작아진다. 따라서 실리콘의 외부확산이 일어나고 결정구조가 육방정계에서 정방정계로 변화하며, 결정의 크기도 커진다. 이와같은 텅스텐 실리사이드층의 물리적인 변화와 함께 텅스텐 실리사이드층을 식각할 때 사용하는 SF6와 Cl2 및 도핑된 다결정실리콘층을 건식식각할 때 사용하는 Cl2, HBr, 및 He-O2가스와의 반응으로 인해 다량의 부산물(by-product) 즉, 험퍼(hump:42)가 게이트전극의 측면에 형성된다. 상기 게이트전극 형성후 게이트전극의 측면에 형성된 험퍼(hump:42)는 SC-1용액(NGOH + HO+ HO(증류수))을 이용하여 10분이상 처리한다. 이렇게 하여, 상기 험퍼(hump)는 완전히 제거된다.
제4b도 및 제4c도는 스페이스 산화막 및 패드용 다결정 실리콘층을 형성하는 단계를 나타낸다. 구체적으로, 상기 제4a도의 결과물 전면에 산화막(46)을 증착한다. 상기 산화막(46)은 HTO막이다. 계속해서 상기 산화막(46)을 RIE하면 일점쇄선으로 도시된 스페이서 형성을 위한 산화막(46a)이 형성된다(제4b도). 계속되는 LDD구조 및 패드용 다결정실리콘층 형성단계(제4c도)는 상기 제1실시예와 동일하다. 제2실시예는 상기 제1실시예와의 큰 차이가 HTO막을 사용하여 산화막 및 스페이서를 형성하는 것과 이에 따른 텅스텐 실리사이드층의 물리적인 상태변화이다. 즉, 제2실시예에서는 HTO막 형성 단계에서 텅스텐 실리사이드층의 결정화가 이루어진다. 따라서 HTO막을 이용하여 산화막을 형성할 때 발생된 험퍼(hump)를 제거하면 이후의 게이트전극의 측면스페이서를 형성할 때는 그 형성수단에 관계없이 거의 영향을 받지 않는다. 따라서 게이트전극 형성단계에서 생성된 험퍼(hump)를 화학용액을 이용하여 처리함으로서 제1실시예와 마찬가지로 게이트전극과 매몰접촉층간에 양호한 유전적 특성을 유지할 수 있다. 상기 텅스텐 실리사이드층 형성단계까지는 상기 제1실시예와 동일하다. 또한 스페이서 형성 이후의 단계도 동일하다.
제4c도에서 참조번호 44, 50 및 44a, 50a는 각각 LDD 구조를 이루는 불순물층들이고, 참조번호 52는 패드용 다결정 실리콘층이다.
제5a도 내지 제5c도는 본 발명의 제3실시예에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제5a도는 게이트전극을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(60)상에 게이트산화막(64)을 형성한다. 포토마스크(P4)를 이용한 HTO막 패턴(70) 형성과 이를 이용한 도핑된 다결정실리콘층 패턴(66) 및 텅스텐 실리사이드층 패턴(68)을 포함하는 폴리사이드 게이트전극을 형성하는 단계까지는 상기 제2실시예와 동일하게 진행한다. 이때, 폴리사이드 게이트전극의 측면에 험퍼(hump:72)가 적은 양이 형성되고 텅스텐 실리사이드층은 결정화된다. 이어서 소오스 및 드레인영역(73,75)을 형성한다. 계속해서 제5b도의 산화막(73) 증착 및 스페이서(74) 형성단계와 제5c도의 패드용 다결정실리콘층(78) 형성단계는 상기 제1실시예에 따른다. 이렇게 하여 상기 험퍼(hump)가 형성된 게이트전극의 측면을 완전히 감싸는 형태로 산화막 스페이서(spacer:74)가 형성된다.
제3실시예에서 스페이서(74)는 PE-CVD를 이용하여 형성함으로써 상기 HTO 막 형성 및 텅스텐 실리사이드층과 도핑된 다결정실리콘층의 식각식 발생된 험퍼(hump)의 계속되는 성장을 억제한다. 따라서 종래의 기술을 사용할 때보다 작은 양의 험퍼(hump)를 형성한다. 이렇게 함으로써 제1, 제2실시예와는 다른 방법으로 험퍼(hump)의 형성을 억제할 수 있는 또 하나의 방법을 제공한다. 상기 제1, 제2 및 제3실시예에서 공히, 산화막은 1,000-4,000Å 두께로 형성한다.
이상 본 발명은 텅스텐 실리사이드층의 물리적인 상태를 고려하여 산화막과 산화막 스페이서(spacer)를 형성한다. 즉, 산화막과 산화막 스페이서(spacer)를 모두 PE-CVD를 이용하여 형성하거나 또는 산화막을 형성할 때는 HTO막을 이용한 다음, 험퍼(hump)를 제거한 후 산화막 스페이서를 HTO막으로 형성하고, 산화막을 형성할 때는 HTO막을 사용하고 산화막 스페이서를 형성할때는 PE-CVD를 이용한다. 이와같이 PE-CVD나 HTO막을 전용 또는 혼용함으로써 폴리사이드 게이트전극 측면의 험퍼(hump)의 제거 또는 성장을 억제하여 게이트전극과 매몰접촉층과의 유전적 성질을 향상시키고, 누설전류를 감소시키는 다양한 트랜지스터 제조방법을 제공한다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.
Claims (7)
- 반도체 기판상에 활성영역과 비활성영역을 구분하는 필드산화막(field-oxide)을 형성하는 단계; 상기 활성영역상에 게이트산화막을 형성하는 단계; 상기 게이트산화막상에 도핑된 다결정실리콘층을 형성하는 단계; 상기 도핑된 다결정실리콘층상에 텅스텐 실리사이드층을 형성하는 단계; 상기 텅스텐 실리사이드층상의 플라즈마 강화 화학기상증착(PE-CVD)을 이용한 산화막을 형성하는 단계; 상기 산화막, 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 순차적으로 식각하여 폴리사이드 게이트전극을 형성하는 단계; 상기 반도체 기판상에 드레인 및 소오스영역을 형성하는 단계; 상기 게이트전극의 측면에 플라즈마 강화 화학기상증착(PE-CVD)을 이용하여 산화막 스페이서(spacer)를 형성하는 단계; 및 상기 드레인영역상에 매몰접촉층을 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드층은 아몰퍼스(amorphous) 상태로 형성되는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 반도체 기판상에 게이트산화막, 도핑된 다결정실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성하는 단계; 상기 텅스텐 실리사이드층상에 HTO막을 형성하는 단계; 상기 HTO막, 텅스텐 실리사이드층 및 도핑된 다결정실리콘층을 건식식각하여 측면에 험퍼(hump)를 갖는 폴리사이드 게이트전극을 형성하는 단계; 상기 게이트전극 측면에 형성된 험퍼(hump)를 제거하는 단계; 및 상기 게이트전극 측면을 완전히 감싸는 형태로 HTO 스페이서(spacer)를 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법.
- 제3항에 있어서, 상기 텅스텐 실리사이드층은 결정상태로 형성되는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제3항에 있어서, 상기 험퍼(hump)는 SC-1(NH3OH + H2O2 + H2O) 용액을 사용하여 10분 이상 처리하여 제거하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 반도체 기판상에 게이트산화막, 도핑된 다결정실리콘층, 텅스텐 실리사이드층 및 HTO막을 순차적으로 형성하는 단계; 상기 HTO막, 텅스텐 실리사이드층, 및 도핑된 다결정실리콘층을 건식식각하여 측면에 험퍼(hump)를 갖는 폴리사이드 게이트전극을 형성하는 단계; 및 상기 게이트전극 측면에 형성된 험퍼(hump)를 포함하면서 측면 전체를 완전히 감싸는 형태로 PE-CVD를 이용하여 게이트전극 측면상에 산화막 스페이서(spacer)를 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법.
- 제6항에 있어서, 상기 텅스텐 실리사이드층은 결정상태로 형성되는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
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