JPH11102913A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 第１，第２，第３配線部のプラズマエッチン
グに際し、マイクロローディング効果により第１配線部
が第２配線部から孤立化することに因る、第１配線部に
接続された部分のダメージを防止する。 【解決手段】 複数の配線５ａ…が間隔をあけて並列に
形成された第１配線部５と、接地された第３配線部７
と、複数の配線６ａ…が間隔をあけて並列に形成された
もので第３配線部７と第１配線部５との間に設けられた
第２配線部６とを備えた半導体装置１において、第２配
線部６の配線６ａは、その配線ピッチＳ₂ が、第１配線
部５の配線ピッチＳ₁ と略等しいかまたはそれよりも小
さくなる状態で並列に形成されている構成になってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、特に半導体装置の配線部
に適用される半導体装置とその配線部の形成に適用され
る半導体装置の製造方法とに関する。

【０００２】

【従来の技術】半導体装置の製造分野では、高集積化に
伴う基板の大口径化やパターンの高アスペクト化から、
プラズマによるエッチングが必要な技術になっている。
一方、半導体装置の高集積化に伴うトランジスタのゲー
ト絶縁膜の薄膜化や配線の微細化にしたがって、上記プ
ラズマエッチングを使用することによるダメージの問題
が顕在化してきている。そこで、例えばプラズマを生成
できるエッチング装置の一つであるＩＣＰ（誘導結合）
型プラズマエッチング装置では、プラズマを発生させる
際に印加するＲＦバイアスをパルス化しプラズマを制御
するというような対策が図られつつある。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
技術では、プラズマエッチングによって例えばアルミニ
ウム合金からなる配線を形成する場合に、次のような問
題も顕在化してきている。例えばメモリセル領域と周辺
回路領域とを備えたフラッシュメモリを形成する半導体
装置の製造では、エッチングによって、メモリセル領域
および周辺回路領域にそれぞれ、複数の配線が間隔をあ
けて並列に形成された配線部を形成し、また周辺回路領
域の周辺でかつメモリセル領域を避けた位置に、接地さ
れたグランド配線部を形成する。

【０００４】このとき図５に示すように、メモリセル領
域３１に形成する配線部（以下、メモリ配線部と記す）
２１は、一般的には、隣り合う配線の間隔（以下、配線
ピッチと記す）が狭小な状態で密集して並列に形成され
るように設計される。なお、メモリ配線部２１は、メモ
リ配線部２１の下層の絶縁膜２４に形成されたコンタク
ト部２５を介して、ゲート酸化膜２６に接続する状態で
形成される。一方、周辺回路領域３２に形成する配線部
（以下、周辺配線部と記す）２２は、比較的広い配線ピ
ッチで配線が形成されるように設計される。

【０００５】このように従来では、メモリ配線部２１の
配線ピッチに比べて周辺配線部２２の配線ピッチが広く
設計される。そのため、絶縁膜２４上に配線材料膜２７
を成膜し、配線材料膜２７上にレジストパターン２８を
形成し、これをマスクにしたプラズマエッチングによっ
て配線材料膜２７をパターニングする際には、配線ピッ
チの微細化に伴うマイクロローディング効果の増大によ
って、メモリ配線部２１の配線間となる部分２７ａのエ
ッチングレートが低下する。その結果、周辺配線部２２
のエッチングが終了してもメモリ配線部２１のエッチン
グが終了していない状態になり、メモリ配線部２１が島
状化する。つまり、周辺配線部２２から孤立する。

【０００６】周辺配線部２２から孤立していない状態で
は、配線材料膜２７に入射したプラズマの電荷が周辺回
路領域３２の周辺に形成されるグランド配線部２３側に
逃げるが、周辺配線部２２から孤立すると上記電荷の逃
げ道が失われた状態になる。しかも孤立したメモリ配線
部２１は、エッチングが終了していないことからオーバ
ーエッチングされる状態になる。したがって、メモリ配
線部２１と接続しているゲート酸化膜２６の部分にプラ
ズマの電荷が流れて過剰に蓄積し、ゲート酸化膜２６が
ダメージを受けるという不具合が発生する。

【０００７】

【課題を解決するための手段】そこで、上記課題を解決
するために本発明の半導体装置は、複数の配線が間隔を
あけて並列に形成された第１配線部と接地された第３配
線部との間に、複数の配線が間隔をあけて並列に形成さ
れた第２配線部が設けられたものにおいて、その第２配
線部の隣り合う配線の間隔が、第１配線部の隣り合う配
線の間隔と略等しいかまたはそれよりも小さくなってい
る。

【０００８】この発明では、第２配線部の隣り合う配線
の間隔が第１配線部の隣り合う配線の間隔と略等しいか
またはそれよりも小さく形成されているため、エッチン
グにより配線材料膜を加工して第１配線部と第２配線部
と第３配線部とを形成する場合に、第１配線部を形成す
るためのマスクパターンの隣り合うパターンの間隔が第
２配線部を形成するためのマスクパターンの隣り合うパ
ターンの間隔と略等しいかまたはそれよりも小さくなる
ように設計されたマスクを用いることになる。よって、
このマスクを用いた配線材料膜のエッチングの際には、
第１配線部の配線間となる部分のマイクロローディング
効果によるエッチングレートの低下が抑えられて、第１
配線部の配線間となる部分が第２配線部の配線間となる
部分と略等しいエッチングレートまたはそれよりも速い
エッチングレートでエッチングされ、その結果、第１配
線部のエッチングが終了すると略同時にあるいは第１配
線部のエッチングが終了した後に第２配線部のエッチン
グが終了することになる。したがって、この発明の半導
体装置は、例えばプラズマを用いたエッチングによって
第１配線部と第２配線部と第３配線部とを形成するに際
して、少なくとも第１配線部のエッチングが終了するま
で、第１配線部を形成する部分が第２配線部を形成する
部分から孤立化せず、第２配線部を形成する部分を介し
て、接地された第３配線部を形成する部分に接続された
状態が維持されるので、配線材料膜に入射したプラズマ
の電荷が第３配線部方向に逃げるものとなる。

【０００９】また本発明に係る半導体装置の製造方法
は、基体上に配線材料膜を形成し、マスクを用いたエッ
チングによって配線材料膜をパターニングすることによ
り、接地された第３配線部を形成し、複数の配線が間隔
をあけて並列に形成される状態で第１配線部を設け、こ
れらの間に複数の配線が間隔をあけて並列に形成される
状態で第２配線部を設ける方法において、上記マスクに
は、第２配線部の隣り合う配線の間隔が、第１配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されるようにパターニングされたマスクを用いる
ことを特徴としている。

【００１０】この発明では、第２配線部の隣り合う配線
の間隔が、第１配線部の隣り合う配線の間隔と略等しい
かまたはそれよりも小さく形成されるようにパターニン
グされたマスクを用いてエッチングを行うため、マイク
ロローディング効果による第１配線部の配線間となる部
分のエッチングレートの低下が抑えられて、第１配線部
の配線間となる部分が第２配線部の配線間となる部分と
略等しいエッチングレートまたはそれよりも速いエッチ
ングレートでエッチングされる。その結果、第１配線部
のエッチングが終了すると略同時にあるいは第１配線部
のエッチングが終了した後に第２配線部のエッチングが
終了する。よって、少なくとも第１配線部のエッチング
が終了するまで、第１配線部を形成する部分が第２配線
部を形成する部分から孤立化せず、第２配線部を形成す
る部分を介して、接地された第３配線部を形成する部分
と接続した状態が維持されるので、エッチングにプラズ
マエッチングを採用した場合に、配線材料膜に入射した
プラズマの電荷を第３配線部方向に逃がすことが可能に
なる。

【００１１】

【発明の実施の形態】以下、本発明に係る半導体装置お
よび半導体装置の製造方法の実施形態を説明する。図１
は本発明の半導体装置の一実施形態を示す要部断面図で
あり、メモリセル領域とその周辺に形成された周辺回路
領域とを備えた半導体記憶装置に本発明を適用した例を
示したものである。図１に示すようにこの半導体装置１
では、メモリセル領域２における基体４上に第１配線部
５が形成されており、周辺回路領域３における基体４上
に第２配線部６が形成されている。また、周辺回路領域
３の周辺でメモリセル領域２を避けた位置の基体４上に
は第３配線部７が形成されている。ここで、第１配線部
５、第２配線部６および第３配線部７は、例えばアルミ
ニウムまたはその合金で形成されている。

【００１２】基体４は、例えば、シリコンからなりかつ
接地された基板４ａと、基板４ａにメモリセル領域２を
電気的に分離する状態で形成された素子分離膜４ｂと、
メモリセル領域２の基板４ａの表面に形成されたゲート
絶縁膜４ｃと、ゲート絶縁膜４ｃ覆う状態で基板４ａ上
に形成された絶縁膜４ｄとを有して構成されている。な
お、上記第１配線部５の位置の絶縁膜４ｄにはゲート絶
縁膜４ｃに接続するコンタクト部４ｅが形成され、第３
配線部７の位置の絶縁膜４ｄには基板４ａに接続するコ
ンタクト部４ｆが形成されている。

【００１３】上記の第１配線部５は、このような基体４
上に複数の配線５ａ…が間隔をあけて並列に形成された
ものからなり、コンタクト部４ｅを介してゲート絶縁膜
４ｃに接続する状態で設けられている。また第２配線部
６も、基体４上に複数の配線６ａ…が間隔をあけて並列
に形成されて構成されている。ただし、第２配線部６に
おいて隣り合う配線の間隔Ｓ₂ は、すなわち第１配線部
５の最も第２配線部６側の配線５ａとこの配線５ａに隣
接する第２配線部６の配線６ａとの間隔、第２配線部６
における配線６ａの間隔、第３配線部７とこれに隣接す
る第２配線部６の配線６ａとの間隔Ｓ₂ （以下、これら
を総称して配線ピッチＳ₂ と記す）は、第１配線部５の
隣り合う配線５ａの間隔Ｓ₁ （以下、配線ピッチＳ₁ と
記す）と略等しいかまたはそれよりも小さくなってい
る。

【００１４】またここでは、例えば、図２に示すように
第１配線部５の配線５ａの配列方向に対して、第２配線
部６の配線６ａの配列方向が略垂直になる状態で第２配
線部６が設けられている。そして、第２配線部６の配線
６ａは、第２配線部６における配線ピッチＳ₂ が、第１
配線部５における配線ピッチＳ₁ よりも小さくなるよう
に形成されている。また第３配線部７は、例えば、基体
２上の周辺回路領域３のメモリセル領域２と反対側に、
第２配線部６の配線６ａの配列方向に対して略平行に形
成されており、接地されている基板４ａにコンタクト部
４ｆを介して接続されたグランド配線となっている。

【００１５】次に、上記のように構成された半導体装置
１の第１配線部５、第２配線部６および第３配線部７を
形成する方法に基づき、本発明に係る半導体装置の製造
方法の一実施形態を説明する。図３は一実施形態の方法
を工程順に示す要部断面図であり、（ａ）はエッチング
前、（ｂ）はエッチング中、（ｃ）はエッチング終了後
の様子をそれぞれ示している。また、図３において上記
実施形態と同一の形成要素には同一の符号が付してあ
る。

【００１６】第１配線部５、第２配線部６および第３配
線部７を形成するにあたっては、予め前述のように構成
された基体４を作製しておく。そしてまず図３（ａ）に
示すように、基体４上に配線材料膜８を形成し、リソグ
ラフィ技術（レジスト塗布、露光、現像、ベーキング
等）によって配線材料膜８上に本発明のマスクとなるレ
ジストパターン９を形成する。

【００１７】この際には、次工程のレジストパターン９
を用いたエッチングにおいて、上記実施形態の第１配線
部５、第２配線部６および第３配線部７が形成されるよ
うなレジストパターン９を形成する。すなわち、第１配
線部５を形成するための第１パターン部９ａ、第２配線
部６を形成するための第２パターン部９ｂ、第３配線部
７を形成するための第３パターン部９ｃを有し、かつ上
記エッチングにより第１配線部５の配線ピッチＳ₁ より
も第２配線部６の配線ピッチＳ₂ が小さく形成されるよ
うなレジストパターン９を形成する。また第１配線部５
の配線５ａの配列方向に対して、第２配線部６の配線６
ａの配列方向が略垂直になる状態で第２配線部６が形成
されるようなレジストパターン９を形成する。

【００１８】具体的には、第２パターン部９ｂにおい
て、最も第１パターン部９ａ側のパターンとこれに隣り
合う第１パターン部９ａのパターンとの間隔、第２パタ
ーン部９ｂにおいて隣り合うパターンの間隔、最も第３
パターン部９ｃ側のパターンとこれに隣り合う第３パタ
ーン部９ｃのパターンとの間隔Ｒ₂ （以下、これらを総
称してパターンピッチＲ₂ と記す）が、第１パターン部
９ａにおける隣り合うパターンの間隔Ｒ₁ （以下、パタ
ーンピッチＲ₁ と記す）よりも小さいレジストパターン
９を形成する。また、第１パターン部９ａのパターンの
配列方向に対して、第２パターン部９ｂのパターンの配
列方向が略垂直になるようにレジストパターン９を形成
する。

【００１９】このようなレジストパターン９を形成する
には、製造する半導体装置１の設計段階で、第１配線部
５の配線ピッチＳ₁ よりも、第２配線部６の配線ピッチ
Ｓ₂が小さく形成されるようにこれらの設計を行ってお
くことになる。そしてレジストパターン９を形成するた
めのリソグラフィの露光工程において、例えば光露光を
行う場合には、その設計に基づいてフォトマスクを作製
し、このフォトマスクを用いた露光を行って、上記のよ
うなレジストパターン９を形成する。また、レジストパ
ターン９を形成するための露光工程において、例えば電
子ビームで直接描画露光を行う場合には、上記設計に基
づいて電子ビームを走査させる。

【００２０】こうしてレジストパターン９を形成した後
は、図３（ｂ）に示すようにレジストパターン９をマス
クとして例えばプラズマを用いたエッチングを行い、配
線材料膜８をパターニングする。これによって図３
（ｃ）に示すように、メモリセル領域２の基体４上に、
所定の配線ピッチＳ₁ で並列に配列された複数の配線５
ａからなる第１配線部５を、コンタクト部４ｅを介して
ゲート絶縁膜４ｃに接続した状態で形成する。これとと
もに、周辺回路領域３の基体４上に、第１配線部５の配
線５ａの配線ピッチＳ₁ よりも小さい配線ピッチＳ₂ で
並列に配列された複数の配線６ａからなる第２配線部６
を形成し、周辺回路領域３の周辺でかつメモリセル領域
２を避けた位置の基体４上に第３配線部７を形成する。
その際、第３配線部７を、コンタクト部４ｆを介して基
板２に接続した状態で形成し、グランド配線として形成
する。

【００２１】その後は、レジストパターン９を除去する
ことにより、図１に示すように、メモリセル領域２に第
１配線部５、周辺回路領域３に第２配線部６、周辺回路
領域３の周辺でかつメモリセル領域２を避けた位置に第
３配線部７がそれぞれ形成され、さらに図２に示すよう
に第１配線部５の配線５ａの配列方向に対して、第２配
線部６の配線６ａの配列方向が略垂直になる状態で第２
配線部６が設けられている半導体装置１が製造される。

【００２２】この実施形態の方法では、第２配線部６を
形成するための第２パターン部９ｂのパターンピッチＲ
₂ が、第１配線部５を形成するための第１パターン部９
ａのパターンピッチＲ₁ よりも小さいレジストパターン
９をマスクとして配線材料膜８のプラズマエッチングを
行う。そのため、このエッチングの際には、図３（ｂ）
に示すように第１配線部５の配線５ａ間となる部分８ａ
のマイクロローディング効果によるエッチングレートの
低下が抑えられて、第１配線部５の配線５ａ間となる部
分８ａが、第２配線部６において配線６ａ間になる部分
８ｂ、配線６ａとこれに隣り合う配線５ａとの間になる
部分８ｂ、および配線６ａとこれに隣り合う第３配線部
７との間になる部分８ｂよりも速いエッチングレートで
エッチングされる。

【００２３】その結果、第１配線部５のエッチングが終
了した後に第２配線部６のエッチングが終了することに
なり、エッチング中は、第１配線部５を形成する部分が
第２配線部６を形成する部分から孤立しないため、第１
配線部５を形成する部分の配線材料膜８に入射したプラ
ズマの電荷を第２配線部６を形成する部分を介して、接
地された第３配線部７を形成する部分に逃がすことがで
きる。よって、第１配線部５のエッチングが終了してい
ない間、第１配線部５を形成する部分の配線材料膜８に
入射したプラズマの電荷を第２配線部６を形成する部分
を介して第３配線部７を形成する部分に逃がすことがで
きるので、第１配線部５に接続しているゲート絶縁膜４
ｃにプラズマの電荷が流れて過剰に蓄積し、ゲート絶縁
膜４ｃがダメージを受けるという不具合を防止できる。

【００２４】さらに、用いるレジストパターン９は、第
１パターン部９ａのパターンの配列方向に対して、第２
パターン部９ｂのパターンの配列方向が略垂直となって
いる。このため、前述したように第２パターン部９ｂの
パターンピッチＲ₂ が第１パターン部９ａのパターンピ
ッチＲ₁ よりも小さく形成されることで第１配線部５の
エッチング終了後でかつ第２配線部６のエッチングが終
了していない間でも、第１配線部５の全ての配線５ａ
は、その第２配線部６側が第２配線部６を形成する部分
に接続され、結果として接地された第３配線部７を形成
する部分に接続されている状態になる。よって、第１配
線部５のエッチングが終了した後も第２配線部６のエッ
チングが終了するまでの間は、第１配線部５に入射した
プラズマの電荷を第２配線部６を形成する部分を介して
第３配線部７を形成する部分に逃がすことができる。

【００２５】したがって、この実施形態の方法によれ
ば、エッチングの際に、接地されている第３配線部７に
第１配線部５を形成する部分が接続されている時間を長
く取ることができるので、第１配線部５に接続している
ゲート絶縁膜４ｃのプラズマの電荷によるダメージを確
実に回避でき、デバイス特性の良好な半導体装置１を得
ることができる。

【００２６】また、前述した実施形態の半導体装置１
は、第２配線部６の複数の配線６ａ…が第１配線部５の
配線ピッチＳ₁ よりも小さい配線ピッチＳ₂ で形成され
ており、しかも第１配線部５の配線５ａの配列方向に対
して、第２配線部６の配線６ａの配列方向が略垂直にな
る状態で第２配線部６が設けられていることから、第１
配線部５、第２配線部６および第３配線部７を形成する
ためのエッチングでは、上記実施形態の方法で用いたレ
ジストパターン９をマスクに使用することになる。この
ため、上記実施形態の方法と同様、そのエッチングに際
して、接地されている第３配線部７に第１配線部５を形
成する部分が接続された状態とすることができ、第１配
線部５に接続しているゲート絶縁膜４ｃのプラズマの電
荷によるダメージを防止できる効果が得られるので、デ
バイス特性の良好な半導体装置１を実現できる。

【００２７】なお、上記実施形態では、第２配線部の複
数の配線…が第１配線部の配線ピッチよりも小さい配線
ピッチで形成されている半導体装置について説明した
が、第２配線部の配線が第１配線部の配線ピッチと略等
しい配線ピッチで形成されていてもよい。このような半
導体装置を製造する場合には、第１配線部、第２配線部
および第３配線部を形成するためのエッチングに際し
て、第２配線部を形成するための第２パターン部のパタ
ーンピッチが、第１配線部を形成するための第１パター
ン部のパターンピッチと略等しいレジストパターンをマ
スクとして用いることになる。

【００２８】そのため、このエッチングの際にも、第１
配線部の配線間となる部分の配線材料膜のマイクロロー
ディング効果によるエッチングレートの低下が抑えられ
て、第１配線部の配線間となる部分が、第２配線部にお
いて配線間になる部分と、最も第１配線部側の配線とこ
れに隣り合う第１配線部の配線との間になる部分と、第
２配線部の配線とこれに隣り合う第３配線部との間にな
る部分とに略等しいエッチングレートでエッチングされ
る。この結果、第１配線部のエッチングが終了と略同時
に第２配線部のエッチングが終了することになる。よっ
て、エッチング中において、第１配線部を形成する部分
が第２配線部を形成する部分から孤立するのを防止でき
るので、上記実施形態に係る半導体装置１およびその製
造方法と同様の効果を得ることができる。

【００２９】ただし、実施形態のように、第１配線部の
配線の配列方向に対して、第２配線部の配線の配列方向
が略垂直になる状態で第２配線部が設けられた半導体装
置を形成する場合には、第２配線部の複数の配線を第１
配線部の配線ピッチよりも小さい配線ピッチに設計する
ことで、前述したようにエッチングに際して第１配線部
が第２配線部を形成する部分に接続している時間を長く
取ることができることから、第１配線部に接続するゲー
ト絶縁膜のダメージを確実に回避できる点で非常に有効
である。

【００３０】また、上記の実施形態では、第１配線部の
配線の配列方向に対して、第２配線部の配線の配列方向
が略垂直になる状態で第２配線部が設けられている半導
体装置について述べたが、例えば図４に示すように第１
配線部５の配線５ａの配列方向に対して、第２配線部６
の配線６ａの配列方向が並列になる状態で第２配線部６
が設けられている半導体装置１としてもよい。この際に
も、第２配線部６の複数の配線６ａ…を第１配線部５の
配線ピッチＳ₁ と略等しいかそれよりも小さい配線ピッ
チＳ₂ に設計する。

【００３１】このような半導体装置１を製造する場合に
は、第１配線部５、第２配線部６および第３配線部７を
形成するためのエッチングに際して、第２配線部６を形
成するための第２パターン部のパターンピッチが、第１
配線部５を形成するための第１パターン部のパターンピ
ッチと略等しいかあるいはそれよりも小さいレジストパ
ターンをマスクとして用いることになる。またこのレジ
ストパターンでは、第１パターン部のパターンの配列方
向に対して、第２パターン部のパターンの配列方向が並
列となっている。

【００３２】このレジストパターンをマスクとしたエッ
チングでは、例えば、第２パターン部のパターンピッチ
が第１パターン部のパターンピッチよりも小さく形成さ
れていると、第１配線部５のエッチングが終了した時点
で第２配線部６のエッチングが終了していない状態にな
る。つまり第１配線部５が第２配線部６を形成する部分
が孤立化していない状態になる。しかしながら、レジス
トパターンの第１パターン部のパターンの配列方向に対
して、第２パターン部のパターンの配列方向が並列にな
っているため、第１配線部５の最も第２配線部６側の配
線５だけが第２配線部６を形成する部分の配線材料膜と
接続されている状態になる。よって、第１配線部５のエ
ッチングが終了した後でかつ第２配線部６のエッチング
が終了するまでの間に、第１配線部５に入射したプラズ
マの電荷を第２配線部６を形成する部分を介して第３配
線部７を形成する部分に逃がせる効果が少ない。

【００３３】一方、例えば、レジストパターンの第２パ
ターン部のパターンピッチが第１パターン部のパターン
ピッチと略等しく形成されていると、第１配線部５のエ
ッチングが終了すると略同時に第２配線部６のエッチン
グが終了する。このため、エッチング中は第１配線部５
を形成する部分の配線材料膜に入射したプラズマの電荷
を第２配線部６を形成する部分を介して第３配線部７を
形成する部分に逃がすことができ、かつ第１配線部５の
エッチング終了後のオーバーエッチングを少なく抑える
ことができる。よって、エッチングの際に、第１配線部
５に接続しているゲート絶縁膜４ｃのプラズマの電荷に
よるダメージを確実に回避でき、デバイス特性の良好な
半導体装置１を得ることができる。

【００３４】したがって、第１配線部５の配線５ａの配
列方向に対して、第２配線部６の配線６ａの配列方向が
並列になる状態で第２配線部６が設けられている半導体
装置１の場合には、第２配線部６の複数の配線６ａ…を
第１配線部５の配線ピッチＳ ₁ と略等しい配線ピッチＳ
₂ に設計することがより好適である。またこのような半
導体装置１を製造する場合には、第１配線部５、第２配
線部６および第３配線部７を形成するためのエッチング
に際して、第２パターン部のパターンピッチが第１パタ
ーン部のパターンピッチと略等しく形成されているよう
なレジストパターンをマスクに用いることが好適であ
る。

【００３５】

【発明の効果】以上説明したように本発明の半導体装置
では、第２配線部の隣り合う配線の間隔が第１配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されているため、エッチングにより配線材料膜を
加工して第１配線部と第２配線部と第３配線部とを形成
する際には、第１配線部を形成するためのマスクパター
ンの隣り合うパターンの間隔が第２配線部を形成するた
めのマスクパターンの隣り合うパターンの間隔と略等し
いかまたはそれよりも小さくなるように設計されたマス
クを用いることになる。よって、このマスクを用いた配
線材料膜のプラズマエッチングでは、第１配線部の配線
間となる部分のマイクロローディング効果によるエッチ
ングレートの低下が抑えられて、少なくとも第１配線部
のエッチングが終了するまで第１配線部を形成する部分
の配線材料膜に入射したプラズマの電荷を接地された第
３配線部方向に逃がすことができる。したがってこの発
明の半導体装置は、第１配線部に接続された部分のプラ
ズマの電荷によるダメージのない、デバイス特性の良好
なものとなる。

【００３６】また本発明に係る半導体装置の製造方法で
は、第２配線部の隣り合う配線の間隔が、第１配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されるようにパターニングされたマスクを用いて
エッチングを行うため、第１配線部の配線間となる部分
のマイクロローディング効果によるエッチングレートの
低下を抑えることができる。よって、少なくとも第１配
線部のエッチングが終了するまで、第１配線部を形成す
る部分が第２配線部を形成する部分から孤立化しないた
め、プラズマを用いたエッチングを行った場合に、第１
配線部を形成する部分の配線材料膜に入射したプラズマ
の電荷を接地された第３配線部を形成する部分側に逃が
すことができる。したがって、第１配線部に接続された
部分のプラズマの電荷によるダメージを回避でき、デバ
イス特性の良好な半導体装置を製造できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施形態を示す要部断
面図である。

【図２】一実施形態に係る半導体装置の要部平面図であ
る。

【図３】（ａ）〜（ｃ）は本発明の半導体装置の製造方
法の一実施形態を工程順に示す要部断面図である。

【図４】実施形態の半導体装置の変形例を示す要部平面
図である。

【図５】本発明の課題を説明するための要部断面図であ
る。

【符号の説明】

１…半導体装置、２…メモリセル領域、３…周辺回路領
域、４…基体、４ｃ…ゲート絶縁膜、５…第１配線部、
５ａ，６ａ…配線、６…第２配線部、７…第３配線部、
８…配線材料膜、９…レジストパターン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の配線が間隔をあけて並列に形成さ
   れた第１配線部と、接地された第３配線部と、複数の配
   線が間隔をあけて並列に形成されたもので前記第１配線
   部と前記第３配線部との間に設けられた第２配線部とを
   備えた半導体装置において、 前記第２配線部の配線は、隣り合う配線の間隔が、前記
   第１配線部の隣り合う配線の間隔と略等しいかまたはそ
   れよりも小さくなる状態で並列に形成されてなることを
   特徴とする半導体装置。
2. 【請求項２】 基体に形成されたメモリセル領域と、前
   記基体のメモリセル領域の周辺に形成された周辺回路領
   域とを備えてなり、 前記第１配線部は前記メモリセル領域に形成され、 前記第２配線部は前記周辺回路領域に形成され、 前記第３配線部は前記周辺回路領域の周辺でかつ前記メ
   モリセル領域を避けた位置に形成されていることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 前記メモリセル領域には、前記第１配線
   部に接続されたゲート絶縁膜が形成されていることを特
   徴とする請求項２記載の半導体装置。
4. 【請求項４】 基体上に配線材料膜を形成し、マスクを
   用いたエッチングによって該配線材料膜をパターニング
   することにより、接地された第３配線部を形成し、複数
   の配線が間隔をあけて並列に形成される状態で第１配線
   部を設け、複数の配線が間隔をあけて並列に形成される
   状態で第２配線部を前記第３配線と前記第１配線部との
   間に設ける半導体装置の製造方法において、 前記エッチングの際のマスクには、前記第２配線部の隣
   り合う配線の間隔が、前記第１配線部の隣り合う配線の
   間隔と略等しいかまたはそれよりも小さくなる状態で並
   列に形成されるようにパターニングされたマスクを用い
   ることを特徴とする半導体装置の製造方法。
5. 【請求項５】 前記基体に形成されたメモリセル領域と
   前記基体のメモリセル領域の周辺に形成された周辺回路
   領域とを備えた半導体装置を製造する方法であって、 前記エッチングの際には、前記基体上の前記メモリセル
   領域に前記第１配線部を形成し、前記基体上の前記周辺
   回路領域に前記第２配線部を形成し、前記周辺回路領域
   の周辺でかつ前記メモリセル領域を避けた位置の前記基
   体上に前記第３配線を形成することを特徴とする請求項
   ４記載の半導体装置の製造方法。
6. 【請求項６】 前記基体には、前記メモリセル領域にゲ
   ート絶縁膜が形成されたものを用い、 前記エッチングの際には、前記ゲート絶縁膜に接続する
   状態で前記メモリセル領域に前記第１配線部を形成する
   ことを特徴とする請求項５記載の半導体装置の製造方
   法。