JPH11102913A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
- Publication number
- JPH11102913A JPH11102913A JP9263035A JP26303597A JPH11102913A JP H11102913 A JPH11102913 A JP H11102913A JP 9263035 A JP9263035 A JP 9263035A JP 26303597 A JP26303597 A JP 26303597A JP H11102913 A JPH11102913 A JP H11102913A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring portion
- etching
- semiconductor device
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005530 etching Methods 0.000 claims description 75
- 239000000463 material Substances 0.000 claims description 26
- 230000002093 peripheral effect Effects 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 230000000694 effects Effects 0.000 abstract description 9
- 238000001020 plasma etching Methods 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 2
- 238000013461 design Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 第1,第2,第3配線部のプラズマエッチン
グに際し、マイクロローディング効果により第1配線部
が第2配線部から孤立化することに因る、第1配線部に
接続された部分のダメージを防止する。 【解決手段】 複数の配線5a…が間隔をあけて並列に
形成された第1配線部5と、接地された第3配線部7
と、複数の配線6a…が間隔をあけて並列に形成された
もので第3配線部7と第1配線部5との間に設けられた
第2配線部6とを備えた半導体装置1において、第2配
線部6の配線6aは、その配線ピッチS2 が、第1配線
部5の配線ピッチS1 と略等しいかまたはそれよりも小
さくなる状態で並列に形成されている構成になってい
る。
グに際し、マイクロローディング効果により第1配線部
が第2配線部から孤立化することに因る、第1配線部に
接続された部分のダメージを防止する。 【解決手段】 複数の配線5a…が間隔をあけて並列に
形成された第1配線部5と、接地された第3配線部7
と、複数の配線6a…が間隔をあけて並列に形成された
もので第3配線部7と第1配線部5との間に設けられた
第2配線部6とを備えた半導体装置1において、第2配
線部6の配線6aは、その配線ピッチS2 が、第1配線
部5の配線ピッチS1 と略等しいかまたはそれよりも小
さくなる状態で並列に形成されている構成になってい
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、特に半導体装置の配線部
に適用される半導体装置とその配線部の形成に適用され
る半導体装置の製造方法とに関する。
半導体装置の製造方法に関し、特に半導体装置の配線部
に適用される半導体装置とその配線部の形成に適用され
る半導体装置の製造方法とに関する。
【0002】
【従来の技術】半導体装置の製造分野では、高集積化に
伴う基板の大口径化やパターンの高アスペクト化から、
プラズマによるエッチングが必要な技術になっている。
一方、半導体装置の高集積化に伴うトランジスタのゲー
ト絶縁膜の薄膜化や配線の微細化にしたがって、上記プ
ラズマエッチングを使用することによるダメージの問題
が顕在化してきている。そこで、例えばプラズマを生成
できるエッチング装置の一つであるICP(誘導結合)
型プラズマエッチング装置では、プラズマを発生させる
際に印加するRFバイアスをパルス化しプラズマを制御
するというような対策が図られつつある。
伴う基板の大口径化やパターンの高アスペクト化から、
プラズマによるエッチングが必要な技術になっている。
一方、半導体装置の高集積化に伴うトランジスタのゲー
ト絶縁膜の薄膜化や配線の微細化にしたがって、上記プ
ラズマエッチングを使用することによるダメージの問題
が顕在化してきている。そこで、例えばプラズマを生成
できるエッチング装置の一つであるICP(誘導結合)
型プラズマエッチング装置では、プラズマを発生させる
際に印加するRFバイアスをパルス化しプラズマを制御
するというような対策が図られつつある。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
技術では、プラズマエッチングによって例えばアルミニ
ウム合金からなる配線を形成する場合に、次のような問
題も顕在化してきている。例えばメモリセル領域と周辺
回路領域とを備えたフラッシュメモリを形成する半導体
装置の製造では、エッチングによって、メモリセル領域
および周辺回路領域にそれぞれ、複数の配線が間隔をあ
けて並列に形成された配線部を形成し、また周辺回路領
域の周辺でかつメモリセル領域を避けた位置に、接地さ
れたグランド配線部を形成する。
技術では、プラズマエッチングによって例えばアルミニ
ウム合金からなる配線を形成する場合に、次のような問
題も顕在化してきている。例えばメモリセル領域と周辺
回路領域とを備えたフラッシュメモリを形成する半導体
装置の製造では、エッチングによって、メモリセル領域
および周辺回路領域にそれぞれ、複数の配線が間隔をあ
けて並列に形成された配線部を形成し、また周辺回路領
域の周辺でかつメモリセル領域を避けた位置に、接地さ
れたグランド配線部を形成する。
【0004】このとき図5に示すように、メモリセル領
域31に形成する配線部(以下、メモリ配線部と記す)
21は、一般的には、隣り合う配線の間隔(以下、配線
ピッチと記す)が狭小な状態で密集して並列に形成され
るように設計される。なお、メモリ配線部21は、メモ
リ配線部21の下層の絶縁膜24に形成されたコンタク
ト部25を介して、ゲート酸化膜26に接続する状態で
形成される。一方、周辺回路領域32に形成する配線部
(以下、周辺配線部と記す)22は、比較的広い配線ピ
ッチで配線が形成されるように設計される。
域31に形成する配線部(以下、メモリ配線部と記す)
21は、一般的には、隣り合う配線の間隔(以下、配線
ピッチと記す)が狭小な状態で密集して並列に形成され
るように設計される。なお、メモリ配線部21は、メモ
リ配線部21の下層の絶縁膜24に形成されたコンタク
ト部25を介して、ゲート酸化膜26に接続する状態で
形成される。一方、周辺回路領域32に形成する配線部
(以下、周辺配線部と記す)22は、比較的広い配線ピ
ッチで配線が形成されるように設計される。
【0005】このように従来では、メモリ配線部21の
配線ピッチに比べて周辺配線部22の配線ピッチが広く
設計される。そのため、絶縁膜24上に配線材料膜27
を成膜し、配線材料膜27上にレジストパターン28を
形成し、これをマスクにしたプラズマエッチングによっ
て配線材料膜27をパターニングする際には、配線ピッ
チの微細化に伴うマイクロローディング効果の増大によ
って、メモリ配線部21の配線間となる部分27aのエ
ッチングレートが低下する。その結果、周辺配線部22
のエッチングが終了してもメモリ配線部21のエッチン
グが終了していない状態になり、メモリ配線部21が島
状化する。つまり、周辺配線部22から孤立する。
配線ピッチに比べて周辺配線部22の配線ピッチが広く
設計される。そのため、絶縁膜24上に配線材料膜27
を成膜し、配線材料膜27上にレジストパターン28を
形成し、これをマスクにしたプラズマエッチングによっ
て配線材料膜27をパターニングする際には、配線ピッ
チの微細化に伴うマイクロローディング効果の増大によ
って、メモリ配線部21の配線間となる部分27aのエ
ッチングレートが低下する。その結果、周辺配線部22
のエッチングが終了してもメモリ配線部21のエッチン
グが終了していない状態になり、メモリ配線部21が島
状化する。つまり、周辺配線部22から孤立する。
【0006】周辺配線部22から孤立していない状態で
は、配線材料膜27に入射したプラズマの電荷が周辺回
路領域32の周辺に形成されるグランド配線部23側に
逃げるが、周辺配線部22から孤立すると上記電荷の逃
げ道が失われた状態になる。しかも孤立したメモリ配線
部21は、エッチングが終了していないことからオーバ
ーエッチングされる状態になる。したがって、メモリ配
線部21と接続しているゲート酸化膜26の部分にプラ
ズマの電荷が流れて過剰に蓄積し、ゲート酸化膜26が
ダメージを受けるという不具合が発生する。
は、配線材料膜27に入射したプラズマの電荷が周辺回
路領域32の周辺に形成されるグランド配線部23側に
逃げるが、周辺配線部22から孤立すると上記電荷の逃
げ道が失われた状態になる。しかも孤立したメモリ配線
部21は、エッチングが終了していないことからオーバ
ーエッチングされる状態になる。したがって、メモリ配
線部21と接続しているゲート酸化膜26の部分にプラ
ズマの電荷が流れて過剰に蓄積し、ゲート酸化膜26が
ダメージを受けるという不具合が発生する。
【0007】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明の半導体装置は、複数の配線が間隔を
あけて並列に形成された第1配線部と接地された第3配
線部との間に、複数の配線が間隔をあけて並列に形成さ
れた第2配線部が設けられたものにおいて、その第2配
線部の隣り合う配線の間隔が、第1配線部の隣り合う配
線の間隔と略等しいかまたはそれよりも小さくなってい
る。
するために本発明の半導体装置は、複数の配線が間隔を
あけて並列に形成された第1配線部と接地された第3配
線部との間に、複数の配線が間隔をあけて並列に形成さ
れた第2配線部が設けられたものにおいて、その第2配
線部の隣り合う配線の間隔が、第1配線部の隣り合う配
線の間隔と略等しいかまたはそれよりも小さくなってい
る。
【0008】この発明では、第2配線部の隣り合う配線
の間隔が第1配線部の隣り合う配線の間隔と略等しいか
またはそれよりも小さく形成されているため、エッチン
グにより配線材料膜を加工して第1配線部と第2配線部
と第3配線部とを形成する場合に、第1配線部を形成す
るためのマスクパターンの隣り合うパターンの間隔が第
2配線部を形成するためのマスクパターンの隣り合うパ
ターンの間隔と略等しいかまたはそれよりも小さくなる
ように設計されたマスクを用いることになる。よって、
このマスクを用いた配線材料膜のエッチングの際には、
第1配線部の配線間となる部分のマイクロローディング
効果によるエッチングレートの低下が抑えられて、第1
配線部の配線間となる部分が第2配線部の配線間となる
部分と略等しいエッチングレートまたはそれよりも速い
エッチングレートでエッチングされ、その結果、第1配
線部のエッチングが終了すると略同時にあるいは第1配
線部のエッチングが終了した後に第2配線部のエッチン
グが終了することになる。したがって、この発明の半導
体装置は、例えばプラズマを用いたエッチングによって
第1配線部と第2配線部と第3配線部とを形成するに際
して、少なくとも第1配線部のエッチングが終了するま
で、第1配線部を形成する部分が第2配線部を形成する
部分から孤立化せず、第2配線部を形成する部分を介し
て、接地された第3配線部を形成する部分に接続された
状態が維持されるので、配線材料膜に入射したプラズマ
の電荷が第3配線部方向に逃げるものとなる。
の間隔が第1配線部の隣り合う配線の間隔と略等しいか
またはそれよりも小さく形成されているため、エッチン
グにより配線材料膜を加工して第1配線部と第2配線部
と第3配線部とを形成する場合に、第1配線部を形成す
るためのマスクパターンの隣り合うパターンの間隔が第
2配線部を形成するためのマスクパターンの隣り合うパ
ターンの間隔と略等しいかまたはそれよりも小さくなる
ように設計されたマスクを用いることになる。よって、
このマスクを用いた配線材料膜のエッチングの際には、
第1配線部の配線間となる部分のマイクロローディング
効果によるエッチングレートの低下が抑えられて、第1
配線部の配線間となる部分が第2配線部の配線間となる
部分と略等しいエッチングレートまたはそれよりも速い
エッチングレートでエッチングされ、その結果、第1配
線部のエッチングが終了すると略同時にあるいは第1配
線部のエッチングが終了した後に第2配線部のエッチン
グが終了することになる。したがって、この発明の半導
体装置は、例えばプラズマを用いたエッチングによって
第1配線部と第2配線部と第3配線部とを形成するに際
して、少なくとも第1配線部のエッチングが終了するま
で、第1配線部を形成する部分が第2配線部を形成する
部分から孤立化せず、第2配線部を形成する部分を介し
て、接地された第3配線部を形成する部分に接続された
状態が維持されるので、配線材料膜に入射したプラズマ
の電荷が第3配線部方向に逃げるものとなる。
【0009】また本発明に係る半導体装置の製造方法
は、基体上に配線材料膜を形成し、マスクを用いたエッ
チングによって配線材料膜をパターニングすることによ
り、接地された第3配線部を形成し、複数の配線が間隔
をあけて並列に形成される状態で第1配線部を設け、こ
れらの間に複数の配線が間隔をあけて並列に形成される
状態で第2配線部を設ける方法において、上記マスクに
は、第2配線部の隣り合う配線の間隔が、第1配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されるようにパターニングされたマスクを用いる
ことを特徴としている。
は、基体上に配線材料膜を形成し、マスクを用いたエッ
チングによって配線材料膜をパターニングすることによ
り、接地された第3配線部を形成し、複数の配線が間隔
をあけて並列に形成される状態で第1配線部を設け、こ
れらの間に複数の配線が間隔をあけて並列に形成される
状態で第2配線部を設ける方法において、上記マスクに
は、第2配線部の隣り合う配線の間隔が、第1配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されるようにパターニングされたマスクを用いる
ことを特徴としている。
【0010】この発明では、第2配線部の隣り合う配線
の間隔が、第1配線部の隣り合う配線の間隔と略等しい
かまたはそれよりも小さく形成されるようにパターニン
グされたマスクを用いてエッチングを行うため、マイク
ロローディング効果による第1配線部の配線間となる部
分のエッチングレートの低下が抑えられて、第1配線部
の配線間となる部分が第2配線部の配線間となる部分と
略等しいエッチングレートまたはそれよりも速いエッチ
ングレートでエッチングされる。その結果、第1配線部
のエッチングが終了すると略同時にあるいは第1配線部
のエッチングが終了した後に第2配線部のエッチングが
終了する。よって、少なくとも第1配線部のエッチング
が終了するまで、第1配線部を形成する部分が第2配線
部を形成する部分から孤立化せず、第2配線部を形成す
る部分を介して、接地された第3配線部を形成する部分
と接続した状態が維持されるので、エッチングにプラズ
マエッチングを採用した場合に、配線材料膜に入射した
プラズマの電荷を第3配線部方向に逃がすことが可能に
なる。
の間隔が、第1配線部の隣り合う配線の間隔と略等しい
かまたはそれよりも小さく形成されるようにパターニン
グされたマスクを用いてエッチングを行うため、マイク
ロローディング効果による第1配線部の配線間となる部
分のエッチングレートの低下が抑えられて、第1配線部
の配線間となる部分が第2配線部の配線間となる部分と
略等しいエッチングレートまたはそれよりも速いエッチ
ングレートでエッチングされる。その結果、第1配線部
のエッチングが終了すると略同時にあるいは第1配線部
のエッチングが終了した後に第2配線部のエッチングが
終了する。よって、少なくとも第1配線部のエッチング
が終了するまで、第1配線部を形成する部分が第2配線
部を形成する部分から孤立化せず、第2配線部を形成す
る部分を介して、接地された第3配線部を形成する部分
と接続した状態が維持されるので、エッチングにプラズ
マエッチングを採用した場合に、配線材料膜に入射した
プラズマの電荷を第3配線部方向に逃がすことが可能に
なる。
【0011】
【発明の実施の形態】以下、本発明に係る半導体装置お
よび半導体装置の製造方法の実施形態を説明する。図1
は本発明の半導体装置の一実施形態を示す要部断面図で
あり、メモリセル領域とその周辺に形成された周辺回路
領域とを備えた半導体記憶装置に本発明を適用した例を
示したものである。図1に示すようにこの半導体装置1
では、メモリセル領域2における基体4上に第1配線部
5が形成されており、周辺回路領域3における基体4上
に第2配線部6が形成されている。また、周辺回路領域
3の周辺でメモリセル領域2を避けた位置の基体4上に
は第3配線部7が形成されている。ここで、第1配線部
5、第2配線部6および第3配線部7は、例えばアルミ
ニウムまたはその合金で形成されている。
よび半導体装置の製造方法の実施形態を説明する。図1
は本発明の半導体装置の一実施形態を示す要部断面図で
あり、メモリセル領域とその周辺に形成された周辺回路
領域とを備えた半導体記憶装置に本発明を適用した例を
示したものである。図1に示すようにこの半導体装置1
では、メモリセル領域2における基体4上に第1配線部
5が形成されており、周辺回路領域3における基体4上
に第2配線部6が形成されている。また、周辺回路領域
3の周辺でメモリセル領域2を避けた位置の基体4上に
は第3配線部7が形成されている。ここで、第1配線部
5、第2配線部6および第3配線部7は、例えばアルミ
ニウムまたはその合金で形成されている。
【0012】基体4は、例えば、シリコンからなりかつ
接地された基板4aと、基板4aにメモリセル領域2を
電気的に分離する状態で形成された素子分離膜4bと、
メモリセル領域2の基板4aの表面に形成されたゲート
絶縁膜4cと、ゲート絶縁膜4c覆う状態で基板4a上
に形成された絶縁膜4dとを有して構成されている。な
お、上記第1配線部5の位置の絶縁膜4dにはゲート絶
縁膜4cに接続するコンタクト部4eが形成され、第3
配線部7の位置の絶縁膜4dには基板4aに接続するコ
ンタクト部4fが形成されている。
接地された基板4aと、基板4aにメモリセル領域2を
電気的に分離する状態で形成された素子分離膜4bと、
メモリセル領域2の基板4aの表面に形成されたゲート
絶縁膜4cと、ゲート絶縁膜4c覆う状態で基板4a上
に形成された絶縁膜4dとを有して構成されている。な
お、上記第1配線部5の位置の絶縁膜4dにはゲート絶
縁膜4cに接続するコンタクト部4eが形成され、第3
配線部7の位置の絶縁膜4dには基板4aに接続するコ
ンタクト部4fが形成されている。
【0013】上記の第1配線部5は、このような基体4
上に複数の配線5a…が間隔をあけて並列に形成された
ものからなり、コンタクト部4eを介してゲート絶縁膜
4cに接続する状態で設けられている。また第2配線部
6も、基体4上に複数の配線6a…が間隔をあけて並列
に形成されて構成されている。ただし、第2配線部6に
おいて隣り合う配線の間隔S2 は、すなわち第1配線部
5の最も第2配線部6側の配線5aとこの配線5aに隣
接する第2配線部6の配線6aとの間隔、第2配線部6
における配線6aの間隔、第3配線部7とこれに隣接す
る第2配線部6の配線6aとの間隔S2 (以下、これら
を総称して配線ピッチS2 と記す)は、第1配線部5の
隣り合う配線5aの間隔S1 (以下、配線ピッチS1 と
記す)と略等しいかまたはそれよりも小さくなってい
る。
上に複数の配線5a…が間隔をあけて並列に形成された
ものからなり、コンタクト部4eを介してゲート絶縁膜
4cに接続する状態で設けられている。また第2配線部
6も、基体4上に複数の配線6a…が間隔をあけて並列
に形成されて構成されている。ただし、第2配線部6に
おいて隣り合う配線の間隔S2 は、すなわち第1配線部
5の最も第2配線部6側の配線5aとこの配線5aに隣
接する第2配線部6の配線6aとの間隔、第2配線部6
における配線6aの間隔、第3配線部7とこれに隣接す
る第2配線部6の配線6aとの間隔S2 (以下、これら
を総称して配線ピッチS2 と記す)は、第1配線部5の
隣り合う配線5aの間隔S1 (以下、配線ピッチS1 と
記す)と略等しいかまたはそれよりも小さくなってい
る。
【0014】またここでは、例えば、図2に示すように
第1配線部5の配線5aの配列方向に対して、第2配線
部6の配線6aの配列方向が略垂直になる状態で第2配
線部6が設けられている。そして、第2配線部6の配線
6aは、第2配線部6における配線ピッチS2 が、第1
配線部5における配線ピッチS1 よりも小さくなるよう
に形成されている。また第3配線部7は、例えば、基体
2上の周辺回路領域3のメモリセル領域2と反対側に、
第2配線部6の配線6aの配列方向に対して略平行に形
成されており、接地されている基板4aにコンタクト部
4fを介して接続されたグランド配線となっている。
第1配線部5の配線5aの配列方向に対して、第2配線
部6の配線6aの配列方向が略垂直になる状態で第2配
線部6が設けられている。そして、第2配線部6の配線
6aは、第2配線部6における配線ピッチS2 が、第1
配線部5における配線ピッチS1 よりも小さくなるよう
に形成されている。また第3配線部7は、例えば、基体
2上の周辺回路領域3のメモリセル領域2と反対側に、
第2配線部6の配線6aの配列方向に対して略平行に形
成されており、接地されている基板4aにコンタクト部
4fを介して接続されたグランド配線となっている。
【0015】次に、上記のように構成された半導体装置
1の第1配線部5、第2配線部6および第3配線部7を
形成する方法に基づき、本発明に係る半導体装置の製造
方法の一実施形態を説明する。図3は一実施形態の方法
を工程順に示す要部断面図であり、(a)はエッチング
前、(b)はエッチング中、(c)はエッチング終了後
の様子をそれぞれ示している。また、図3において上記
実施形態と同一の形成要素には同一の符号が付してあ
る。
1の第1配線部5、第2配線部6および第3配線部7を
形成する方法に基づき、本発明に係る半導体装置の製造
方法の一実施形態を説明する。図3は一実施形態の方法
を工程順に示す要部断面図であり、(a)はエッチング
前、(b)はエッチング中、(c)はエッチング終了後
の様子をそれぞれ示している。また、図3において上記
実施形態と同一の形成要素には同一の符号が付してあ
る。
【0016】第1配線部5、第2配線部6および第3配
線部7を形成するにあたっては、予め前述のように構成
された基体4を作製しておく。そしてまず図3(a)に
示すように、基体4上に配線材料膜8を形成し、リソグ
ラフィ技術(レジスト塗布、露光、現像、ベーキング
等)によって配線材料膜8上に本発明のマスクとなるレ
ジストパターン9を形成する。
線部7を形成するにあたっては、予め前述のように構成
された基体4を作製しておく。そしてまず図3(a)に
示すように、基体4上に配線材料膜8を形成し、リソグ
ラフィ技術(レジスト塗布、露光、現像、ベーキング
等)によって配線材料膜8上に本発明のマスクとなるレ
ジストパターン9を形成する。
【0017】この際には、次工程のレジストパターン9
を用いたエッチングにおいて、上記実施形態の第1配線
部5、第2配線部6および第3配線部7が形成されるよ
うなレジストパターン9を形成する。すなわち、第1配
線部5を形成するための第1パターン部9a、第2配線
部6を形成するための第2パターン部9b、第3配線部
7を形成するための第3パターン部9cを有し、かつ上
記エッチングにより第1配線部5の配線ピッチS1 より
も第2配線部6の配線ピッチS2 が小さく形成されるよ
うなレジストパターン9を形成する。また第1配線部5
の配線5aの配列方向に対して、第2配線部6の配線6
aの配列方向が略垂直になる状態で第2配線部6が形成
されるようなレジストパターン9を形成する。
を用いたエッチングにおいて、上記実施形態の第1配線
部5、第2配線部6および第3配線部7が形成されるよ
うなレジストパターン9を形成する。すなわち、第1配
線部5を形成するための第1パターン部9a、第2配線
部6を形成するための第2パターン部9b、第3配線部
7を形成するための第3パターン部9cを有し、かつ上
記エッチングにより第1配線部5の配線ピッチS1 より
も第2配線部6の配線ピッチS2 が小さく形成されるよ
うなレジストパターン9を形成する。また第1配線部5
の配線5aの配列方向に対して、第2配線部6の配線6
aの配列方向が略垂直になる状態で第2配線部6が形成
されるようなレジストパターン9を形成する。
【0018】具体的には、第2パターン部9bにおい
て、最も第1パターン部9a側のパターンとこれに隣り
合う第1パターン部9aのパターンとの間隔、第2パタ
ーン部9bにおいて隣り合うパターンの間隔、最も第3
パターン部9c側のパターンとこれに隣り合う第3パタ
ーン部9cのパターンとの間隔R2 (以下、これらを総
称してパターンピッチR2 と記す)が、第1パターン部
9aにおける隣り合うパターンの間隔R1 (以下、パタ
ーンピッチR1 と記す)よりも小さいレジストパターン
9を形成する。また、第1パターン部9aのパターンの
配列方向に対して、第2パターン部9bのパターンの配
列方向が略垂直になるようにレジストパターン9を形成
する。
て、最も第1パターン部9a側のパターンとこれに隣り
合う第1パターン部9aのパターンとの間隔、第2パタ
ーン部9bにおいて隣り合うパターンの間隔、最も第3
パターン部9c側のパターンとこれに隣り合う第3パタ
ーン部9cのパターンとの間隔R2 (以下、これらを総
称してパターンピッチR2 と記す)が、第1パターン部
9aにおける隣り合うパターンの間隔R1 (以下、パタ
ーンピッチR1 と記す)よりも小さいレジストパターン
9を形成する。また、第1パターン部9aのパターンの
配列方向に対して、第2パターン部9bのパターンの配
列方向が略垂直になるようにレジストパターン9を形成
する。
【0019】このようなレジストパターン9を形成する
には、製造する半導体装置1の設計段階で、第1配線部
5の配線ピッチS1 よりも、第2配線部6の配線ピッチ
S2が小さく形成されるようにこれらの設計を行ってお
くことになる。そしてレジストパターン9を形成するた
めのリソグラフィの露光工程において、例えば光露光を
行う場合には、その設計に基づいてフォトマスクを作製
し、このフォトマスクを用いた露光を行って、上記のよ
うなレジストパターン9を形成する。また、レジストパ
ターン9を形成するための露光工程において、例えば電
子ビームで直接描画露光を行う場合には、上記設計に基
づいて電子ビームを走査させる。
には、製造する半導体装置1の設計段階で、第1配線部
5の配線ピッチS1 よりも、第2配線部6の配線ピッチ
S2が小さく形成されるようにこれらの設計を行ってお
くことになる。そしてレジストパターン9を形成するた
めのリソグラフィの露光工程において、例えば光露光を
行う場合には、その設計に基づいてフォトマスクを作製
し、このフォトマスクを用いた露光を行って、上記のよ
うなレジストパターン9を形成する。また、レジストパ
ターン9を形成するための露光工程において、例えば電
子ビームで直接描画露光を行う場合には、上記設計に基
づいて電子ビームを走査させる。
【0020】こうしてレジストパターン9を形成した後
は、図3(b)に示すようにレジストパターン9をマス
クとして例えばプラズマを用いたエッチングを行い、配
線材料膜8をパターニングする。これによって図3
(c)に示すように、メモリセル領域2の基体4上に、
所定の配線ピッチS1 で並列に配列された複数の配線5
aからなる第1配線部5を、コンタクト部4eを介して
ゲート絶縁膜4cに接続した状態で形成する。これとと
もに、周辺回路領域3の基体4上に、第1配線部5の配
線5aの配線ピッチS1 よりも小さい配線ピッチS2 で
並列に配列された複数の配線6aからなる第2配線部6
を形成し、周辺回路領域3の周辺でかつメモリセル領域
2を避けた位置の基体4上に第3配線部7を形成する。
その際、第3配線部7を、コンタクト部4fを介して基
板2に接続した状態で形成し、グランド配線として形成
する。
は、図3(b)に示すようにレジストパターン9をマス
クとして例えばプラズマを用いたエッチングを行い、配
線材料膜8をパターニングする。これによって図3
(c)に示すように、メモリセル領域2の基体4上に、
所定の配線ピッチS1 で並列に配列された複数の配線5
aからなる第1配線部5を、コンタクト部4eを介して
ゲート絶縁膜4cに接続した状態で形成する。これとと
もに、周辺回路領域3の基体4上に、第1配線部5の配
線5aの配線ピッチS1 よりも小さい配線ピッチS2 で
並列に配列された複数の配線6aからなる第2配線部6
を形成し、周辺回路領域3の周辺でかつメモリセル領域
2を避けた位置の基体4上に第3配線部7を形成する。
その際、第3配線部7を、コンタクト部4fを介して基
板2に接続した状態で形成し、グランド配線として形成
する。
【0021】その後は、レジストパターン9を除去する
ことにより、図1に示すように、メモリセル領域2に第
1配線部5、周辺回路領域3に第2配線部6、周辺回路
領域3の周辺でかつメモリセル領域2を避けた位置に第
3配線部7がそれぞれ形成され、さらに図2に示すよう
に第1配線部5の配線5aの配列方向に対して、第2配
線部6の配線6aの配列方向が略垂直になる状態で第2
配線部6が設けられている半導体装置1が製造される。
ことにより、図1に示すように、メモリセル領域2に第
1配線部5、周辺回路領域3に第2配線部6、周辺回路
領域3の周辺でかつメモリセル領域2を避けた位置に第
3配線部7がそれぞれ形成され、さらに図2に示すよう
に第1配線部5の配線5aの配列方向に対して、第2配
線部6の配線6aの配列方向が略垂直になる状態で第2
配線部6が設けられている半導体装置1が製造される。
【0022】この実施形態の方法では、第2配線部6を
形成するための第2パターン部9bのパターンピッチR
2 が、第1配線部5を形成するための第1パターン部9
aのパターンピッチR1 よりも小さいレジストパターン
9をマスクとして配線材料膜8のプラズマエッチングを
行う。そのため、このエッチングの際には、図3(b)
に示すように第1配線部5の配線5a間となる部分8a
のマイクロローディング効果によるエッチングレートの
低下が抑えられて、第1配線部5の配線5a間となる部
分8aが、第2配線部6において配線6a間になる部分
8b、配線6aとこれに隣り合う配線5aとの間になる
部分8b、および配線6aとこれに隣り合う第3配線部
7との間になる部分8bよりも速いエッチングレートで
エッチングされる。
形成するための第2パターン部9bのパターンピッチR
2 が、第1配線部5を形成するための第1パターン部9
aのパターンピッチR1 よりも小さいレジストパターン
9をマスクとして配線材料膜8のプラズマエッチングを
行う。そのため、このエッチングの際には、図3(b)
に示すように第1配線部5の配線5a間となる部分8a
のマイクロローディング効果によるエッチングレートの
低下が抑えられて、第1配線部5の配線5a間となる部
分8aが、第2配線部6において配線6a間になる部分
8b、配線6aとこれに隣り合う配線5aとの間になる
部分8b、および配線6aとこれに隣り合う第3配線部
7との間になる部分8bよりも速いエッチングレートで
エッチングされる。
【0023】その結果、第1配線部5のエッチングが終
了した後に第2配線部6のエッチングが終了することに
なり、エッチング中は、第1配線部5を形成する部分が
第2配線部6を形成する部分から孤立しないため、第1
配線部5を形成する部分の配線材料膜8に入射したプラ
ズマの電荷を第2配線部6を形成する部分を介して、接
地された第3配線部7を形成する部分に逃がすことがで
きる。よって、第1配線部5のエッチングが終了してい
ない間、第1配線部5を形成する部分の配線材料膜8に
入射したプラズマの電荷を第2配線部6を形成する部分
を介して第3配線部7を形成する部分に逃がすことがで
きるので、第1配線部5に接続しているゲート絶縁膜4
cにプラズマの電荷が流れて過剰に蓄積し、ゲート絶縁
膜4cがダメージを受けるという不具合を防止できる。
了した後に第2配線部6のエッチングが終了することに
なり、エッチング中は、第1配線部5を形成する部分が
第2配線部6を形成する部分から孤立しないため、第1
配線部5を形成する部分の配線材料膜8に入射したプラ
ズマの電荷を第2配線部6を形成する部分を介して、接
地された第3配線部7を形成する部分に逃がすことがで
きる。よって、第1配線部5のエッチングが終了してい
ない間、第1配線部5を形成する部分の配線材料膜8に
入射したプラズマの電荷を第2配線部6を形成する部分
を介して第3配線部7を形成する部分に逃がすことがで
きるので、第1配線部5に接続しているゲート絶縁膜4
cにプラズマの電荷が流れて過剰に蓄積し、ゲート絶縁
膜4cがダメージを受けるという不具合を防止できる。
【0024】さらに、用いるレジストパターン9は、第
1パターン部9aのパターンの配列方向に対して、第2
パターン部9bのパターンの配列方向が略垂直となって
いる。このため、前述したように第2パターン部9bの
パターンピッチR2 が第1パターン部9aのパターンピ
ッチR1 よりも小さく形成されることで第1配線部5の
エッチング終了後でかつ第2配線部6のエッチングが終
了していない間でも、第1配線部5の全ての配線5a
は、その第2配線部6側が第2配線部6を形成する部分
に接続され、結果として接地された第3配線部7を形成
する部分に接続されている状態になる。よって、第1配
線部5のエッチングが終了した後も第2配線部6のエッ
チングが終了するまでの間は、第1配線部5に入射した
プラズマの電荷を第2配線部6を形成する部分を介して
第3配線部7を形成する部分に逃がすことができる。
1パターン部9aのパターンの配列方向に対して、第2
パターン部9bのパターンの配列方向が略垂直となって
いる。このため、前述したように第2パターン部9bの
パターンピッチR2 が第1パターン部9aのパターンピ
ッチR1 よりも小さく形成されることで第1配線部5の
エッチング終了後でかつ第2配線部6のエッチングが終
了していない間でも、第1配線部5の全ての配線5a
は、その第2配線部6側が第2配線部6を形成する部分
に接続され、結果として接地された第3配線部7を形成
する部分に接続されている状態になる。よって、第1配
線部5のエッチングが終了した後も第2配線部6のエッ
チングが終了するまでの間は、第1配線部5に入射した
プラズマの電荷を第2配線部6を形成する部分を介して
第3配線部7を形成する部分に逃がすことができる。
【0025】したがって、この実施形態の方法によれ
ば、エッチングの際に、接地されている第3配線部7に
第1配線部5を形成する部分が接続されている時間を長
く取ることができるので、第1配線部5に接続している
ゲート絶縁膜4cのプラズマの電荷によるダメージを確
実に回避でき、デバイス特性の良好な半導体装置1を得
ることができる。
ば、エッチングの際に、接地されている第3配線部7に
第1配線部5を形成する部分が接続されている時間を長
く取ることができるので、第1配線部5に接続している
ゲート絶縁膜4cのプラズマの電荷によるダメージを確
実に回避でき、デバイス特性の良好な半導体装置1を得
ることができる。
【0026】また、前述した実施形態の半導体装置1
は、第2配線部6の複数の配線6a…が第1配線部5の
配線ピッチS1 よりも小さい配線ピッチS2 で形成され
ており、しかも第1配線部5の配線5aの配列方向に対
して、第2配線部6の配線6aの配列方向が略垂直にな
る状態で第2配線部6が設けられていることから、第1
配線部5、第2配線部6および第3配線部7を形成する
ためのエッチングでは、上記実施形態の方法で用いたレ
ジストパターン9をマスクに使用することになる。この
ため、上記実施形態の方法と同様、そのエッチングに際
して、接地されている第3配線部7に第1配線部5を形
成する部分が接続された状態とすることができ、第1配
線部5に接続しているゲート絶縁膜4cのプラズマの電
荷によるダメージを防止できる効果が得られるので、デ
バイス特性の良好な半導体装置1を実現できる。
は、第2配線部6の複数の配線6a…が第1配線部5の
配線ピッチS1 よりも小さい配線ピッチS2 で形成され
ており、しかも第1配線部5の配線5aの配列方向に対
して、第2配線部6の配線6aの配列方向が略垂直にな
る状態で第2配線部6が設けられていることから、第1
配線部5、第2配線部6および第3配線部7を形成する
ためのエッチングでは、上記実施形態の方法で用いたレ
ジストパターン9をマスクに使用することになる。この
ため、上記実施形態の方法と同様、そのエッチングに際
して、接地されている第3配線部7に第1配線部5を形
成する部分が接続された状態とすることができ、第1配
線部5に接続しているゲート絶縁膜4cのプラズマの電
荷によるダメージを防止できる効果が得られるので、デ
バイス特性の良好な半導体装置1を実現できる。
【0027】なお、上記実施形態では、第2配線部の複
数の配線…が第1配線部の配線ピッチよりも小さい配線
ピッチで形成されている半導体装置について説明した
が、第2配線部の配線が第1配線部の配線ピッチと略等
しい配線ピッチで形成されていてもよい。このような半
導体装置を製造する場合には、第1配線部、第2配線部
および第3配線部を形成するためのエッチングに際し
て、第2配線部を形成するための第2パターン部のパタ
ーンピッチが、第1配線部を形成するための第1パター
ン部のパターンピッチと略等しいレジストパターンをマ
スクとして用いることになる。
数の配線…が第1配線部の配線ピッチよりも小さい配線
ピッチで形成されている半導体装置について説明した
が、第2配線部の配線が第1配線部の配線ピッチと略等
しい配線ピッチで形成されていてもよい。このような半
導体装置を製造する場合には、第1配線部、第2配線部
および第3配線部を形成するためのエッチングに際し
て、第2配線部を形成するための第2パターン部のパタ
ーンピッチが、第1配線部を形成するための第1パター
ン部のパターンピッチと略等しいレジストパターンをマ
スクとして用いることになる。
【0028】そのため、このエッチングの際にも、第1
配線部の配線間となる部分の配線材料膜のマイクロロー
ディング効果によるエッチングレートの低下が抑えられ
て、第1配線部の配線間となる部分が、第2配線部にお
いて配線間になる部分と、最も第1配線部側の配線とこ
れに隣り合う第1配線部の配線との間になる部分と、第
2配線部の配線とこれに隣り合う第3配線部との間にな
る部分とに略等しいエッチングレートでエッチングされ
る。この結果、第1配線部のエッチングが終了と略同時
に第2配線部のエッチングが終了することになる。よっ
て、エッチング中において、第1配線部を形成する部分
が第2配線部を形成する部分から孤立するのを防止でき
るので、上記実施形態に係る半導体装置1およびその製
造方法と同様の効果を得ることができる。
配線部の配線間となる部分の配線材料膜のマイクロロー
ディング効果によるエッチングレートの低下が抑えられ
て、第1配線部の配線間となる部分が、第2配線部にお
いて配線間になる部分と、最も第1配線部側の配線とこ
れに隣り合う第1配線部の配線との間になる部分と、第
2配線部の配線とこれに隣り合う第3配線部との間にな
る部分とに略等しいエッチングレートでエッチングされ
る。この結果、第1配線部のエッチングが終了と略同時
に第2配線部のエッチングが終了することになる。よっ
て、エッチング中において、第1配線部を形成する部分
が第2配線部を形成する部分から孤立するのを防止でき
るので、上記実施形態に係る半導体装置1およびその製
造方法と同様の効果を得ることができる。
【0029】ただし、実施形態のように、第1配線部の
配線の配列方向に対して、第2配線部の配線の配列方向
が略垂直になる状態で第2配線部が設けられた半導体装
置を形成する場合には、第2配線部の複数の配線を第1
配線部の配線ピッチよりも小さい配線ピッチに設計する
ことで、前述したようにエッチングに際して第1配線部
が第2配線部を形成する部分に接続している時間を長く
取ることができることから、第1配線部に接続するゲー
ト絶縁膜のダメージを確実に回避できる点で非常に有効
である。
配線の配列方向に対して、第2配線部の配線の配列方向
が略垂直になる状態で第2配線部が設けられた半導体装
置を形成する場合には、第2配線部の複数の配線を第1
配線部の配線ピッチよりも小さい配線ピッチに設計する
ことで、前述したようにエッチングに際して第1配線部
が第2配線部を形成する部分に接続している時間を長く
取ることができることから、第1配線部に接続するゲー
ト絶縁膜のダメージを確実に回避できる点で非常に有効
である。
【0030】また、上記の実施形態では、第1配線部の
配線の配列方向に対して、第2配線部の配線の配列方向
が略垂直になる状態で第2配線部が設けられている半導
体装置について述べたが、例えば図4に示すように第1
配線部5の配線5aの配列方向に対して、第2配線部6
の配線6aの配列方向が並列になる状態で第2配線部6
が設けられている半導体装置1としてもよい。この際に
も、第2配線部6の複数の配線6a…を第1配線部5の
配線ピッチS1 と略等しいかそれよりも小さい配線ピッ
チS2 に設計する。
配線の配列方向に対して、第2配線部の配線の配列方向
が略垂直になる状態で第2配線部が設けられている半導
体装置について述べたが、例えば図4に示すように第1
配線部5の配線5aの配列方向に対して、第2配線部6
の配線6aの配列方向が並列になる状態で第2配線部6
が設けられている半導体装置1としてもよい。この際に
も、第2配線部6の複数の配線6a…を第1配線部5の
配線ピッチS1 と略等しいかそれよりも小さい配線ピッ
チS2 に設計する。
【0031】このような半導体装置1を製造する場合に
は、第1配線部5、第2配線部6および第3配線部7を
形成するためのエッチングに際して、第2配線部6を形
成するための第2パターン部のパターンピッチが、第1
配線部5を形成するための第1パターン部のパターンピ
ッチと略等しいかあるいはそれよりも小さいレジストパ
ターンをマスクとして用いることになる。またこのレジ
ストパターンでは、第1パターン部のパターンの配列方
向に対して、第2パターン部のパターンの配列方向が並
列となっている。
は、第1配線部5、第2配線部6および第3配線部7を
形成するためのエッチングに際して、第2配線部6を形
成するための第2パターン部のパターンピッチが、第1
配線部5を形成するための第1パターン部のパターンピ
ッチと略等しいかあるいはそれよりも小さいレジストパ
ターンをマスクとして用いることになる。またこのレジ
ストパターンでは、第1パターン部のパターンの配列方
向に対して、第2パターン部のパターンの配列方向が並
列となっている。
【0032】このレジストパターンをマスクとしたエッ
チングでは、例えば、第2パターン部のパターンピッチ
が第1パターン部のパターンピッチよりも小さく形成さ
れていると、第1配線部5のエッチングが終了した時点
で第2配線部6のエッチングが終了していない状態にな
る。つまり第1配線部5が第2配線部6を形成する部分
が孤立化していない状態になる。しかしながら、レジス
トパターンの第1パターン部のパターンの配列方向に対
して、第2パターン部のパターンの配列方向が並列にな
っているため、第1配線部5の最も第2配線部6側の配
線5だけが第2配線部6を形成する部分の配線材料膜と
接続されている状態になる。よって、第1配線部5のエ
ッチングが終了した後でかつ第2配線部6のエッチング
が終了するまでの間に、第1配線部5に入射したプラズ
マの電荷を第2配線部6を形成する部分を介して第3配
線部7を形成する部分に逃がせる効果が少ない。
チングでは、例えば、第2パターン部のパターンピッチ
が第1パターン部のパターンピッチよりも小さく形成さ
れていると、第1配線部5のエッチングが終了した時点
で第2配線部6のエッチングが終了していない状態にな
る。つまり第1配線部5が第2配線部6を形成する部分
が孤立化していない状態になる。しかしながら、レジス
トパターンの第1パターン部のパターンの配列方向に対
して、第2パターン部のパターンの配列方向が並列にな
っているため、第1配線部5の最も第2配線部6側の配
線5だけが第2配線部6を形成する部分の配線材料膜と
接続されている状態になる。よって、第1配線部5のエ
ッチングが終了した後でかつ第2配線部6のエッチング
が終了するまでの間に、第1配線部5に入射したプラズ
マの電荷を第2配線部6を形成する部分を介して第3配
線部7を形成する部分に逃がせる効果が少ない。
【0033】一方、例えば、レジストパターンの第2パ
ターン部のパターンピッチが第1パターン部のパターン
ピッチと略等しく形成されていると、第1配線部5のエ
ッチングが終了すると略同時に第2配線部6のエッチン
グが終了する。このため、エッチング中は第1配線部5
を形成する部分の配線材料膜に入射したプラズマの電荷
を第2配線部6を形成する部分を介して第3配線部7を
形成する部分に逃がすことができ、かつ第1配線部5の
エッチング終了後のオーバーエッチングを少なく抑える
ことができる。よって、エッチングの際に、第1配線部
5に接続しているゲート絶縁膜4cのプラズマの電荷に
よるダメージを確実に回避でき、デバイス特性の良好な
半導体装置1を得ることができる。
ターン部のパターンピッチが第1パターン部のパターン
ピッチと略等しく形成されていると、第1配線部5のエ
ッチングが終了すると略同時に第2配線部6のエッチン
グが終了する。このため、エッチング中は第1配線部5
を形成する部分の配線材料膜に入射したプラズマの電荷
を第2配線部6を形成する部分を介して第3配線部7を
形成する部分に逃がすことができ、かつ第1配線部5の
エッチング終了後のオーバーエッチングを少なく抑える
ことができる。よって、エッチングの際に、第1配線部
5に接続しているゲート絶縁膜4cのプラズマの電荷に
よるダメージを確実に回避でき、デバイス特性の良好な
半導体装置1を得ることができる。
【0034】したがって、第1配線部5の配線5aの配
列方向に対して、第2配線部6の配線6aの配列方向が
並列になる状態で第2配線部6が設けられている半導体
装置1の場合には、第2配線部6の複数の配線6a…を
第1配線部5の配線ピッチS 1 と略等しい配線ピッチS
2 に設計することがより好適である。またこのような半
導体装置1を製造する場合には、第1配線部5、第2配
線部6および第3配線部7を形成するためのエッチング
に際して、第2パターン部のパターンピッチが第1パタ
ーン部のパターンピッチと略等しく形成されているよう
なレジストパターンをマスクに用いることが好適であ
る。
列方向に対して、第2配線部6の配線6aの配列方向が
並列になる状態で第2配線部6が設けられている半導体
装置1の場合には、第2配線部6の複数の配線6a…を
第1配線部5の配線ピッチS 1 と略等しい配線ピッチS
2 に設計することがより好適である。またこのような半
導体装置1を製造する場合には、第1配線部5、第2配
線部6および第3配線部7を形成するためのエッチング
に際して、第2パターン部のパターンピッチが第1パタ
ーン部のパターンピッチと略等しく形成されているよう
なレジストパターンをマスクに用いることが好適であ
る。
【0035】
【発明の効果】以上説明したように本発明の半導体装置
では、第2配線部の隣り合う配線の間隔が第1配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されているため、エッチングにより配線材料膜を
加工して第1配線部と第2配線部と第3配線部とを形成
する際には、第1配線部を形成するためのマスクパター
ンの隣り合うパターンの間隔が第2配線部を形成するた
めのマスクパターンの隣り合うパターンの間隔と略等し
いかまたはそれよりも小さくなるように設計されたマス
クを用いることになる。よって、このマスクを用いた配
線材料膜のプラズマエッチングでは、第1配線部の配線
間となる部分のマイクロローディング効果によるエッチ
ングレートの低下が抑えられて、少なくとも第1配線部
のエッチングが終了するまで第1配線部を形成する部分
の配線材料膜に入射したプラズマの電荷を接地された第
3配線部方向に逃がすことができる。したがってこの発
明の半導体装置は、第1配線部に接続された部分のプラ
ズマの電荷によるダメージのない、デバイス特性の良好
なものとなる。
では、第2配線部の隣り合う配線の間隔が第1配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されているため、エッチングにより配線材料膜を
加工して第1配線部と第2配線部と第3配線部とを形成
する際には、第1配線部を形成するためのマスクパター
ンの隣り合うパターンの間隔が第2配線部を形成するた
めのマスクパターンの隣り合うパターンの間隔と略等し
いかまたはそれよりも小さくなるように設計されたマス
クを用いることになる。よって、このマスクを用いた配
線材料膜のプラズマエッチングでは、第1配線部の配線
間となる部分のマイクロローディング効果によるエッチ
ングレートの低下が抑えられて、少なくとも第1配線部
のエッチングが終了するまで第1配線部を形成する部分
の配線材料膜に入射したプラズマの電荷を接地された第
3配線部方向に逃がすことができる。したがってこの発
明の半導体装置は、第1配線部に接続された部分のプラ
ズマの電荷によるダメージのない、デバイス特性の良好
なものとなる。
【0036】また本発明に係る半導体装置の製造方法で
は、第2配線部の隣り合う配線の間隔が、第1配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されるようにパターニングされたマスクを用いて
エッチングを行うため、第1配線部の配線間となる部分
のマイクロローディング効果によるエッチングレートの
低下を抑えることができる。よって、少なくとも第1配
線部のエッチングが終了するまで、第1配線部を形成す
る部分が第2配線部を形成する部分から孤立化しないた
め、プラズマを用いたエッチングを行った場合に、第1
配線部を形成する部分の配線材料膜に入射したプラズマ
の電荷を接地された第3配線部を形成する部分側に逃が
すことができる。したがって、第1配線部に接続された
部分のプラズマの電荷によるダメージを回避でき、デバ
イス特性の良好な半導体装置を製造できる。
は、第2配線部の隣り合う配線の間隔が、第1配線部の
隣り合う配線の間隔と略等しいかまたはそれよりも小さ
く形成されるようにパターニングされたマスクを用いて
エッチングを行うため、第1配線部の配線間となる部分
のマイクロローディング効果によるエッチングレートの
低下を抑えることができる。よって、少なくとも第1配
線部のエッチングが終了するまで、第1配線部を形成す
る部分が第2配線部を形成する部分から孤立化しないた
め、プラズマを用いたエッチングを行った場合に、第1
配線部を形成する部分の配線材料膜に入射したプラズマ
の電荷を接地された第3配線部を形成する部分側に逃が
すことができる。したがって、第1配線部に接続された
部分のプラズマの電荷によるダメージを回避でき、デバ
イス特性の良好な半導体装置を製造できる。
【図1】本発明の半導体装置の一実施形態を示す要部断
面図である。
面図である。
【図2】一実施形態に係る半導体装置の要部平面図であ
る。
る。
【図3】(a)〜(c)は本発明の半導体装置の製造方
法の一実施形態を工程順に示す要部断面図である。
法の一実施形態を工程順に示す要部断面図である。
【図4】実施形態の半導体装置の変形例を示す要部平面
図である。
図である。
【図5】本発明の課題を説明するための要部断面図であ
る。
る。
1…半導体装置、2…メモリセル領域、3…周辺回路領
域、4…基体、4c…ゲート絶縁膜、5…第1配線部、
5a,6a…配線、6…第2配線部、7…第3配線部、
8…配線材料膜、9…レジストパターン
域、4…基体、4c…ゲート絶縁膜、5…第1配線部、
5a,6a…配線、6…第2配線部、7…第3配線部、
8…配線材料膜、9…レジストパターン
Claims (6)
- 【請求項1】 複数の配線が間隔をあけて並列に形成さ
れた第1配線部と、接地された第3配線部と、複数の配
線が間隔をあけて並列に形成されたもので前記第1配線
部と前記第3配線部との間に設けられた第2配線部とを
備えた半導体装置において、 前記第2配線部の配線は、隣り合う配線の間隔が、前記
第1配線部の隣り合う配線の間隔と略等しいかまたはそ
れよりも小さくなる状態で並列に形成されてなることを
特徴とする半導体装置。 - 【請求項2】 基体に形成されたメモリセル領域と、前
記基体のメモリセル領域の周辺に形成された周辺回路領
域とを備えてなり、 前記第1配線部は前記メモリセル領域に形成され、 前記第2配線部は前記周辺回路領域に形成され、 前記第3配線部は前記周辺回路領域の周辺でかつ前記メ
モリセル領域を避けた位置に形成されていることを特徴
とする請求項1記載の半導体装置。 - 【請求項3】 前記メモリセル領域には、前記第1配線
部に接続されたゲート絶縁膜が形成されていることを特
徴とする請求項2記載の半導体装置。 - 【請求項4】 基体上に配線材料膜を形成し、マスクを
用いたエッチングによって該配線材料膜をパターニング
することにより、接地された第3配線部を形成し、複数
の配線が間隔をあけて並列に形成される状態で第1配線
部を設け、複数の配線が間隔をあけて並列に形成される
状態で第2配線部を前記第3配線と前記第1配線部との
間に設ける半導体装置の製造方法において、 前記エッチングの際のマスクには、前記第2配線部の隣
り合う配線の間隔が、前記第1配線部の隣り合う配線の
間隔と略等しいかまたはそれよりも小さくなる状態で並
列に形成されるようにパターニングされたマスクを用い
ることを特徴とする半導体装置の製造方法。 - 【請求項5】 前記基体に形成されたメモリセル領域と
前記基体のメモリセル領域の周辺に形成された周辺回路
領域とを備えた半導体装置を製造する方法であって、 前記エッチングの際には、前記基体上の前記メモリセル
領域に前記第1配線部を形成し、前記基体上の前記周辺
回路領域に前記第2配線部を形成し、前記周辺回路領域
の周辺でかつ前記メモリセル領域を避けた位置の前記基
体上に前記第3配線を形成することを特徴とする請求項
4記載の半導体装置の製造方法。 - 【請求項6】 前記基体には、前記メモリセル領域にゲ
ート絶縁膜が形成されたものを用い、 前記エッチングの際には、前記ゲート絶縁膜に接続する
状態で前記メモリセル領域に前記第1配線部を形成する
ことを特徴とする請求項5記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9263035A JPH11102913A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9263035A JPH11102913A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11102913A true JPH11102913A (ja) | 1999-04-13 |
Family
ID=17383975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9263035A Pending JPH11102913A (ja) | 1997-09-29 | 1997-09-29 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11102913A (ja) |
-
1997
- 1997-09-29 JP JP9263035A patent/JPH11102913A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3600544B2 (ja) | 半導体装置の製造方法 | |
KR950011555B1 (ko) | 반도체 접속장치 및 그 제조방법 | |
US20160211344A1 (en) | Modified self-aligned contact process and semiconductor device | |
KR20000066340A (ko) | 반도체 소자의 배선 형성 방법 | |
JPH11102913A (ja) | 半導体装置および半導体装置の製造方法 | |
JP3172998B2 (ja) | 半導体装置及びその製造方法 | |
KR100307424B1 (ko) | 반도체디바이스제조방법 | |
KR100715600B1 (ko) | 반도체소자의 미세패턴 형성방법 | |
JP3117004B2 (ja) | 電子線露光方法 | |
KR100339414B1 (ko) | 반도체 파워 라인 분석용 패드의 형성 방법 | |
KR100989481B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR0166488B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
KR0158903B1 (ko) | 반도체소자의 게이트전극 콘택 및 그 제조방법 | |
JPH02262338A (ja) | 半導体装置の製造方法 | |
KR100464660B1 (ko) | 반도체 소자의 식각부산물 제거방법 | |
JPS61172336A (ja) | 半導体装置電極開口部の形成方法 | |
JPH07161633A (ja) | 半導体装置を形成する方法 | |
KR100632623B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
KR0167243B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR0124487B1 (ko) | 고집적 반도체소자의 미세 콘택 형성방법 | |
KR0138963B1 (ko) | 금속배선 형성방법 | |
KR960006703B1 (ko) | 반도체 소자의 배선 제조방법 | |
JPH03101229A (ja) | 半導体集積回路装置の製造方法 | |
JP2008098417A (ja) | 加速度センサー製造用基板及びその製造方法 | |
JPH0481323B2 (ja) |