KR100330991B1 - 반도체소자및그테스트및동작방법 - Google Patents

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Abstract

본 발명은 반도체 칩의 메인 표면내에 또는 메인 표면상에 형성된 전자 회로, 및 반도체 칩의 메인 표면상에 배치되어 상기 전자 회로에 전기 접속된, 회로와 외부 세계의 통신을 위한 단자 표면 또는 패드(1, 2)을 포함하는 반도체 소자에 관한 것이며, 상기 전자 회로가 반도체 칩의 웨이퍼 본드에서 정상적으로 수행되는 테스트 모드 및 동작 모드로 동작될 수있으며, 상기 테스트 모드에서는 외부로부터 공급된 테스트 신호가 예정된 단자 표면(1, 2)에 인가하고, 상기 동작 모드에서는 동작 신호가 단자 표면(1, 2)에 인가된다. 이러한 반도체 소자에서, 적어도 하나의 단자 표면(1, 2)에 상기 단자 표면(1, 2)의 기능을 테스트 모드로부터 동작 모드로 전환시키는 스위칭 장치(12)가 할당된다.

Description

반도체 소자 및 그 테스트 및 동작 방법{SEMICONDUCTOR ELEMENT AND METHOD FOR TESTING AND OPERATING SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자가 반도체 칩의 메인 표면내에 또는 메인 표면상에 형성된 전자 회로, 및 반도체 칩의 메인 표면상에 배치되어 상기 전자 회로에 전기 접속된, 회로와 외부 세계의 통신을 위한 단자 표면("패드")을 포함하고, 전자 회로가 반도체 칩의 웨이퍼 본드에서 정상적으로 수행되는 테스트 모드 및 동작 모드로 동작될 수있으며, 상기 테스트 모드에서는 외부로부터 공급된 테스트 신호가 예정된 단자 표면에 인가되고, 상기 동작 모드에서는 동작 신호가 단자 표면 또는 상기 단자 표면에 전기 접속된, 소자의 외부로 안내되는 단자 브랜치에 인가되도록 구성된, 반도체 소자, 및 상기 반도체 소자의 테스트 및 동작 방법에 관한 것이다.
이러한 반도체 소자의 예로서 동기 다이내믹 반도체 메모리(SDRAM)는 예컨대 Y. Takai 등저, "250Mbyte/s Synchronous DRAM Using a 3-Stage-Pipeline Architecture", IEEE Journal of Solid-State Circuits, 29권, 1994년, 4월, 페이지 526 및 Yuno Choy 등저, "16-Mb Synchronous DRAM with 125-Mbyte/s Data Rate", IEEE Journal of Solid-State Circuits, 29권, 1994년, 4월, 페이지 529에 공지되어 있다. JEDEC-표준 No. 21-C에 따라 전형적으로 50개의 외부 단자 브랜치(1M x 16 SDRAM, 1M x 18 SDRAM, 256k x 16 SDRAM) 또는 54개의 단자 브랜치(16M x 4 SDRAM, 8M x 8 SDRAM, 4M x 16 SDRAM)를 가진 소위 TSOP-2-하우징 형태의 SDRAM-반도체 메모리가 판매된다. 반도체 칩의 메인 표면의 가장자리 영역에는 금속 단자 표면, 소위 패드가 형성된다. 상기 패드는 반도체 칩상에 형성된 회로 구성 부분과 외부 세계의 전기적 통신을 위해 사용되며, 전형적으로 수 ㎛ x ㎛의 치수를 가진 정방형 형상을 갖는다. 상기 단자 표면의 일부는 반도체 소자의 하우징내에서 조립되는 경우 예컨대 본딩 와이어를 통해 외부 돌출 단자영역에 접속된다. 단자 표면의 미소한 부분도 하우징내에 반도체 소자가 조립된 후에는 외부로 부터 접근될 수 없다; 외부로부터의 접근은 웨이퍼 결합상태인 하우징되지 않은 반도체 칩이 결합되는 경우의 테스트 모드에서만 필요하다.
도 2에는 본 발명에 기초가 되는 과제를 설명하기 위해 필요한, 종래의 동기다이내믹 반도체 메모리(SDRAM)의 구성 부분이 개략적으로 도시된다. 단자 표면(1) 및 (2)에 할당된 SDRAM의 2개의 DQM-단자, LDQM(Lower Input Mask/Output Enable) 및 UDQM(Upper Input Mask/Output Enable)이 도시된다. 상기 단자 표면(1) 및 (2)은 정방형 금속 패드로서 반도체 칩의 메인 표면상에 형성되고, 라인(3), (4) 및 드라이버(5), (6)를 통해 반도체 칩에 배치된 제어 및 논리 회로에 전기적으로 접속된다. 이것은 도 2에 도면 부호 (LDQM intern) 및 (UDQM intern)으로 표시된다. 또한, 테스트 목적을 위해 필요한 테스트 단자 표면(7)이 제공되며, 테스트 모드시 외부로 부터 테스트 활성화 신호(EXTADDR)가 상기 테스트 단자 표면(7)에 인가된다. 특히, 웨이퍼 결합상태에 있는, 하우징을 갖지 않은 반도체 메모리를 워드 라인 등의 개방시 용장 및 비용장 비트 라인의 기능에 대해 테스트하기 위해 사용되는 소위, IPL-코드 형태의 고유 테스트 모드-시퀀스가 제어 회로(9)로부터 신호(TMEXTADDR)의 형태로 공급된다. 상기 시퀀스는 AND 게이트(10)의 한 입력에 인가된다. AND-게이트(10)의 출력으로부터 중요 회로 부분을 테스트하기 위해 사용되는 신호(Ax)가 출력된다. 테스트 모드는 외부로부터 테스트 단자 표면(7)에 인가되는 테스트 활성화 신호(EXTADDR)에 의해 활성화되며, 제어 회로와 출력되는 테스트 모드 시퀀스를 접속 및 차단에 의해 제어한다. 상기 테스트 활성화 신호(EXTADDR)는 드라이버(8)를 통해 AND 게이트(10)의 제 2 입력에 인가된다. 반도체 칩의 메인 표면상에 형성된 금속 테스트 단자 표면(7)은 테스트 목적을 위해서만 필요하고, 그 다음에는 더 이상 필요치 않다.
본 발명의 목적은 테스트 목적을 위해서만 필요하며 상당한 칩 표면을 필요로 하는 테스트 단자 표면이 절약될 수 있는 반도체 소자, 특히 랜덤 액세스 타입의 동기 다이내믹 반도체 메모리, 및 상기 반도체 소자의 테스트 및 동작 방법을 제공하는 것이다.
도 1은 본 발명에 따른 동기 다이내믹 반도체 메모리(SDRAM)의 개략도.
도 2는 종래의 반도체 메모리의 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2: 단자 표면 3, 4, 16: 라인
5, 6, 8: 드라이버7: 테스트 단자 표면
9: 제어 회로10: AND 게이트
12: 스위칭 장치13: 인에이블 입력
장치에 관련한 상기 목적은 청구범위 제 1항에 따른 반도체 소자에 의해 달성되고, 방법에 관련한 상기 목적은 청구범위 제 8항에 따른 방법에 의해 달성된다.
본 발명에 따르면, 적어도 하나의 단자 표면에 상기 단자 표면의 기능을 테스트 모드로부터 동작 모드로 전환시키는 스위칭 장치가 할당된다. 본 발명에 의해, 테스트 목적만을 위해 필요한 테스트 단자 표면이 절약될 수 있다. 관련 단자 표면을 나중의 동작 모드로 전환하기 위해 스위칭 장치에 부가적으로 필요한, 반도체 칩의 메인 표면상의 장소는, 일반적으로 반도체 회로와 외부 세계의 매크로스코픽 액세스 접속을 위해 사용되는 단자 표면에 필요한 장소보다 훨씬 작다. 이것은 다수의 트랜지스터를 가진 비교적 복잡하게 구성된 스위칭 장치에도 적용된다. 스위칭 장치는 가장 간단히는 반도체 칩의 메인 표면상에 고정 결선되도록 설계될 수 있다. 스위칭 장치는 일반적으로 테스트 목적을 위해서만 필요하기 때문에, 스위칭 장치가 그것과 결합된 단자 표면을 비가역적으로 동작 모드로 스위칭할 수 있다. 이러한 목적을 위해 스위칭 장치는 예컨대 모든 테스트의 실행 후에 상기 스위칭 장치를 비활성화 시키기 위해 용융될 수 있는 하나 또는 다수의 퓨즈와 결합될 수 있다.
스위칭 장치는, 바람직한 용도의 경우 회로 기술상으로 간단히 구현되는 멀티플렉스 회로이다. 멀티플렉스 회로에서는 특히 듀얼 코드로 인가되는 어드레스 워드의 인가에 의해 N 신호 입력 및 입력 채널 중 하나가 출력 및 출력 채널로 스위칭된다. 멀티플렉스 회로의 입출력 사이의 신호 통로가 특히 인에이블 신호에 의해 차단될 수 있다.
본 발명의 특히 바람직한 실시예에서, 스위칭 장치에 결합된 적어도 하나의 단자 표면이 반도체 소자의 데이터 입력 및 출력에 할당된다. 특히, 반도체 소자는 랜덤 액세스 타입의 동기 다이내믹 반도체 메모리 소자(SDRAM)이고, 이러한 반도체 메모리 소자에서 LDQM 또는 UDQM 단자 표면 중 적어도 하나가 스위칭 장치에 의해 테스트 모드로부터 동작 모드로 전환될 수 있다. 특히 반도체 소자는 x 16 구성의 SDRAM이고, 상기 SDRAM에서 8개의 데이터 입출력(DQ0), (DQ1), ... , (DQ7)의 각각의 그룹에는 2개의 DQM 단자 표면이 존재한다. 테스트 모드에서는 스위칭 장치에 의해 예컨대 스위칭 장치에 결합된 UDQM 단자 표면이 테스트 모드에서 모든 데이터 입출력(DQ)에 대한 DQM 단자(Input Mask/Output Enable)로 전환되고, 마찬가지로 스위칭 장치에 결합된 LDQM-단자 표면에 확장 어드레스 비트로서 접속된다. 본 발명은 SDRAM에서 통상적인 모든 테스트 모드 시퀀스의 수행과 관련해서 완전한 유연성을 가지면서 특성화 패드의 절약을 가능하게 한다.
본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명을 첨부된 도면에 도시된 실시예를 참고로 구체적으로 설명하면 하기와 같다.
도 1에 도시된 본 발명에 따른 반도체 메모리의 실시예에서 도 2의 회로에서와 동일한 소자는 동일한 도면 부호를 가지며, 반복해서 설명하지 않는다. 도 2에 따른 장치와는 달리, 도 1에 따른 장치는 본 발명에 따라 인에이블 입력(13)을 가진 2:1 멀티플렉스-회로의 형태인 스위칭 장치(12)를 포함한다. 제어 회로(9)로부터 출력된, 신호(TMEXTADDR) 형태의 테스트 시퀀스가 상기 인에이블 입력(13)에 인가되고(이 신호는 신호(Ax)로서 AND-게이트(11)의 출력에 전달된다), 스위칭 장치(12)의 입력(14) 및 (15)에는 (LDQM) 또는 (UDQM)이 공급된다. 멀티플렉서(12)의 출력은 신호(LDQM intern)를 공급하는 한편, 신호(UDQM intern)는 라인(16)을 통해 직접 전달된다. 스위칭 장치(12)는 하기 표의 레벨을 갖는다. 하기 표에서, 숫자는 논리적 스위치 상태 0 및 1을 나타낸다:
입력 출력
TMEXTADDR LDQM UDQM LDQM intern UDQM intern Ax
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 0 0
1 0 1 1 1 0
1 1 0 0 0 1
1 1 1 1 1 1
신호(Ax)는 회로의 비-용장 및 용해된 소자의 표준 활성화 및 표준 선택의 경우 0이고, 용장 소자의 활성화 및 선택의 경우 1이다. 또한, 테스트 모드에서 신호(UDQM)는 반도체 메모리의 모든 데이터 입력 및 출력 단자(DQ)에 대한 신호(DQM)로 되고, 이 경우 신호(LDQM)는 확장 어드레스 비트로 접속된다. 실시예는 8 DQ 단자의 각각의 그룹에 대해 2개의 DQM-단자 표면(1) 및 (2)이 존재하는 x16-구성의 SDRAM에 관련된다. 그러나, 본 발명은 예컨대 x 4-구성 또는 x 8-구성과 같은 다른 구성에도 적합하다.
본 발명은 용장 또는 비-용장 소자가 어드레스되어야 하는지에 대한 정보에 대해 하나의 부가 테스트 단자 표면을 필요로 하지 않으면서, 용장 워드 라인 및 비트 라인을 포함하는 메모리 셀의 완전히 유연한 테스트 가능성을 제공한다.
본 발명에 의해, 테스트 목적을 위해서만 필요하며 상당한 칩 표면을 필요로 하는 테스트 단자 표면이 절약될 수 있는 반도체 소자, 특히 랜덤 액세스 타입의 동기 다이내믹 반도체 메모리, 및 상기 반도체 소자의 테스트 및 동작 방법이 제공된다.

Claims (14)

  1. 반도체 소자가, 반도체 칩의 메인 표면내에 또는 상기 메인 표면상에 형성된 전자 회로(9), 및 상기 반도체 칩의 상기 메인 표면상에 배치되어 상기 전자 회로(9)에 전기적으로 접속된, 상기 전자 회로(9)와 외부 세계의 통신을 위한 단자 표면("패드")(1, 2)을 포함하며,
    상기 전자 회로(9)가 반도체 칩의 웨이퍼 결합상태에서 정상적으로 수행되는 테스트 모드 및 동작 모드로 동작될 수있으며, 상기 테스트 모드에서는 외부로부터 공급된 테스트 신호가 예정된 단자 표면(1, 2)에 인가되고, 상기 동작 모드에서는 동작 신호가 상기 단자 표면(1, 2) 또는 상기 단자 표면(1, 2)에 전기 접속된, 소자의 외부로 안내되는 단자 브랜치에 인가되도록 구성된, 반도체 소자로서,
    적어도 하나의 단자 표면(1, 2)에 상기 단자 표면(1, 2)의 기능을 상기 테스트 모드로부터 상기 동작 모드로 전환시키는 스위칭 장치가 할당되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 스위칭 장치가 상기 반도체 칩의 상기 메인 표면상에 고정 결선되도록 설계되는 것을 특징으로 하는 반도체 소자.
  3. 제 1항 또는 2항에 있어서, 상기 스위칭 장치가 그것에 결합된 단자 표면(1,2)을 비가역적으로 상기 테스트 모드에서 상기 동작 모드로 스위칭하는 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서, 상기 스위칭 장치에 결합된 적어도 하나의 단자 표면(1, 2)이 상기 반도체 소자의 데이터 입력 및 출력에 할당되는 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서, 상기 스위칭 장치는 상기 제어 회로(9)로부터 나온 제어 신호(TMEXTADDR)에 의해 스위칭되는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서, 상기 반도체 소자가 LDQM 또는 UDQM 단자 표면(1,2) 중 적어도 하나가 상기 스위칭 장치(12)에 의해 테스트 모드로 전환되는 랜덤 액세스 타입의 동기 다이내믹 반도체 메모리 소자(SDRAM)인 것을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서, 상기 스위칭 장치와 결합된 LDQM 단자 표면 또는 UDQM 단자 표면(1, 2)이 테스트 모드에서 "확장 어드레스 비트"로서 스위칭되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 소자가, 반도체 칩의 메인 표면내에 또는 상기 메인 표면상에 형성된 전자 회로(9), 및 상기 반도체 칩의 상기 메인 표면상에 배치되어 상기 전자회로(9)에 전기 접속된, 상기 전자 회로(9)와 외부 세계의 통신을 위한 단자 표면("패드")(1, 2)을 포함하며,
    상기 전자 회로(9)는 상기 반도체 칩의 웨이퍼 결합상태에서 정상적으로 수행되는 테스트 모드 및 동작 모드로 동작될 수있으며, 상기 테스트 모드에서는 외부로부터 공급된 테스트 신호가 예정된 상기 단자 표면(1, 2)에 인가되고, 상기 동작 모드에서는 동작 신호가 단자 표면(1, 2) 또는 상기 단자 표면(1, 2)에 전기 접속된, 소자의 외부로 안내되는 단자 브랜치에 인가되도록 구성된, 반도체 소자의 테스트 및 동작 방법으로서,
    적어도 하나의 단자 표면(1, 2)에 상기 단자 표면(1, 2)의 기능을 테스트 모드로부터 상기 동작 모드로 전환시키는 스위칭 장치가 할당되는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 스위칭 장치가 상기 반도체 칩의 상기 메인 표면상에 고정 결선되도록 설계되는 것을 특징으로 하는 방법.
  10. 제 8항 또는 9항에 있어서, 상기 스위칭 장치와 결합된 단자 표면(1,2)이 비가역적으로 상기 동작 모드로 스위칭되는 것을 특징으로 하는 방법.
  11. 제 8항에 있어서, 상기 스위칭 장치와 결합된 적어도 하나의 단자 표면(1, 2)이 반도체 소자의 데이터 입력 및 출력에 할당되는 것을 특징으로 하는 방법.
  12. 제 8항에 있어서, 상기 스위칭 장치가 제어회로(9)로부터 나온 제어 신호에 의해 스위칭되는 것을 특징으로 하는 방법.
  13. 제 8항에 있어서, 상기 반도체 소자가 LDQM 또는 UDQM 단자 표면(1,2) 중 적어도 하나가 상기 스위칭 장치(12)에 의해 테스트 모드로 전환되는 랜덤 액세스 타입의 동기 다이내믹 반도체 메모리 소자(SDRAM)인 것을 특징으로 방법.
  14. 제 8항에 있어서, 상기 스위칭 장치와 결합된 LDQM 단자 표면 또는 UDQM 단자 표면(1, 2)이 상기 테스트 모드에서 "확장 어드레스 비트"로서 스위칭되는 것을 특징으로 하는 방법.
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