KR100327875B1 - 복합게이트전극을갖는mos트랜지스터및그제조방법 - Google Patents

복합게이트전극을갖는mos트랜지스터및그제조방법 Download PDF

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로버트에스.차우
데이비드비.프레이저
케네쓰씨.카딘
고팔라그하반
레오폴도디.야우
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인텔 코오퍼레이션
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Abstract

표준 CMOS 제조 프로세스로써 양립할 수 있는 복합 게이트 전극을 가진 새롭고, 신뢰성있는 고성능의 MOS 트랜지스터(300), 복합 게이트 전극은 고도진층(304) 상에 형성된 폴리실리콘 층(302) 으로 이루어진다. 복합 게이트 전극은 실리콘 기판(308)상에 형성된 게이트 절연중(301)상에 형성된다. 한쌍의 소스/드레인 영역(310a, 310b)이 기판에 형성되며 복합 게이트 전극의 외측 단부에 자기정렬된다.

Description

복합 게이트 전극을 갖는 MOS 트랜지스터 및 그 제조방법
제 1도는 스탠다드 폴리실리콘 게이트 전극을 구비한 LDD MOS 트랜지스터의 단면도,
제 2도는 금속 게이트 전극을 구비한 MOS트랜지스터의 단면도,
제 3도는 복합(composite) 게이트 전극을 구비한 LDD MOSFET의 단면도,
제 4a도는 실리콘 기판상에 형성된 산화물 충, 도전충, 폴리실리콘 충 및 포토레지스트층을 갖는 실리콘 기판의 단면도,
제4b도는 제4a도의 기판상에 복합 게이트 전극의 형성을 도시하는 단면도,
제4c도는 제4b도의 기판에 한쌍의 LDD 영역의 형성을 도시하는 단면도,
제4d도는 제4c도의 기판 전체에 걸쳐 컨포멀 (共形) 규소 질화물 충 혹은 산화물 충의 형성을 도시하는 단면도,
제4e도는 제4d도의 기판에 한쌍의 소스/ 드레인 영역의 형성 및 한쌍의 스페이서의 형성을 도시하는 단면도,
제4f도는 제4e도의 기판 전체에 걸쳐 금속충의 형성을 도시하는 단면도,
제4g도는 제4f도의 기판상의 소스/ 드레인 영역 및 폴리실리콘 충상에 규화물 영역의 형성을 도시하는 단면도.
발명의 배경
1. 발명의 분야
본 발명은 반도체 장치 분야, 더욱 상세히는 표준 CMOS를 가공함으로써 양립할 수 있는 복합 게이트 전극을 갖는 MOSFET에 관한 것이다.
2. 관련기술의 설명
트렌지스터는 당업계에 잘 알려져 있다. 트랜지스터는 모두 집적 회로로 된 구조물이다. 현대의 집적회로는 광범위한 다양한 기능을 수행하기 위해 수백만개의 트랜지스터가 서로 연결된다. 특정 집적회로의 성능 및 신뢰성은 특정 집적회로를 구성하는 트랜지스터의 성능 및 신뢰성과 집적 관련된다. 따라서, 더욱 양호한 성능의 집적회로를 제공하기 위해선 트랜지스터의 전기적 특성을 개선시킬 필요가 있다.
제 1도는 공지된 저농도 도우프된 드레인(LDD) 금속 산화물 반도체(MOS) 트랜지스터(100)의 단면도를 도시한다. 트랜지스터(100) 는 스탠다드 폴리실리콘 게이트 전극(110)을 갖는다 과거에, 트랜지스터(100) 는 자신의 폴리실리콘 게이트 전극(110) 으로 인해 매우 인기있고 광범위하게 사용되는 트랜지스터였었다. 폴리실리콘 게이트 전극의 이점은 공지되어 있으며 용이하게 제조될 수 있는 표준 CMOS 프로세스에 의해 제조되어지는 것을 허용하는 것이다. 예를 들면, 폴리실리콘 게이트는 소스/ 드레인 주입으로부터 트랜지스터의 채널영역을 적절히 마스크시킬 수 있으므로 자기정렬된(self-aligned)된 소스/ 드레인프로세스가 이용되어지는 것을 허용한다. 자기정렬된 프로세스는 트랜지스터의 소스 및 드레인이 마스크 정렬 공차(tolerance) 에 상관없이 트랜지스터의 게이트와 항상 완전하게 정렬되어지는 것을 허용한다. 폴리실리콘 게이트(110) 의 또 다른 이점은 자기정렬된 규화물 프로세스가 트랜지스터의 소스, 드레인 및 게이트상에 규화물(112) 을 형성하기 위해 사용되어질 수 있다. 트랜지스터(100) 는 폴리실리콘 게이트(110) 가 반응하지 않은 금속을 제거시키기 위해 사용되는 에칭에 의해 영향을 받지 않기 때문에 금속성 규화물 프로세스에서 필요한 자기정렬된 규화물 프로세스로써 양립 가능하다.
그러나, 불행하게도 스탠다드 폴리실리콘 게이트 트랜지스터(100) 의 성능은 폴리실리콘공핍효과로 인해 열악하다. 폴리실리콘 공핍효과는 게이트 산화물에 인가되는 게이트 전압의 양을 감소시킨다. 이것은 또한 트랜지스터의 구동전류를 감소시킨다.
속도는 구동전류에 정비례하기 때문에, 스탠다드 폴리실리콘 게이트 트랜지스터의 속도성능은 열악하다. 스탠다드 폴리실리콘 게이트 트랜지스터(100) 의 속도성능은 폴리실리콘 공핍효과로 인해 열악하다.
제 2도는 공지된 또 다른 트랜지스터(200) 의 단면도이다. 트랜지스터(200) 는 금속게이트 전극(210) 을 갖는다. 금속 게이트 전극은 도우프된 폴리실리콘 게이트전극보다 전기적 특성이 우수하므로 유용하다. 그러나, 불행하게도 이러한 금속게이트는 현대의 CMOS 가공으로는 양립할 수 없다. 예를 들면, 자기정렬된 소스/드레인 주입은, 주입동안 불순물 도핑으로부터 채널영역을 금속 게이트가 적절히 마스크시키는 것이 불가능하기 때문에 금속 게이트 장치에 사용될 수 없다.
부가하여, 금속 게이트 전극은 규화물 프로세스에서 반응하지 않은 금속을제거시키는데 필요한 에칭에 의해 손상될 수 있기 때문에 자기정렬된 규화물 프로세스와 양립될 수 없다.
따라서, 원하는 것은 폴리실리콘 공핍효과를 나타내지 않으며 또한 표준 CMOS 제조 프로세스와 양립할 수 있는 고성능 반도체 트랜지스터이다.
발명의 요약
폴리실리콘 공핍효과로부터 영향을 받지 않고 표준 CMOS를 가공함으로써 양립할 수 있는 새롭고, 고성능이고 고신뢰성의 LDD MOSFET트랜지스터가 개시되었다.
LDD MOSFET는 도전층상에 형성되는 폴리실리콘 층을 포함하는 복합 게이트를 갖는다.
도전층은 적절한 일함수에 의해 TiN, W, Mo, 다결정 탄소 흑은 임의의 금속성 규화물로부터 형성될 수 있다. 복합 게이트 전극의 폴리실리콘 충 및 도전충은 길이와 폭이 완전히 동일하다. 복합 게이트는 그 사이에 형성된 게이트 절연충을 구비한 제 1 도전형의 기판상에 형성된다. 제 2 도전형의 한쌍의 저농도 도우프된 (lightly doped) 드레인영역이 기판상에 형성되며 복합 게이트 전극의 반대편 측벽과 측면으로 정렬된다. 한쌍의 규소 질화물 혹은 산화물 스페이서가 복합 게이트의 반대측과 측면으로 인접하여 형성된다. 스페이서와 폴리실리콘 충은 복합 게이트 전극의 도전충을 완전히 둘러싼다. 제 2 도전형을 갖는 제 2농도의 한쌍의 소스/ 드레인 영역이 규소 질화물 스페이서의 외측 단부와 정렬하여 기판에 형성된다. 규화물이 소스/ 드레인 영역과 복합 게이트의 폴리실리콘 충에 형성된다.
본 발명의 목적은 표준 CMOS 프로세스로 제조될 수 있는 고성능이고 고신뢰성인 MOS 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 폴리실리콘 공핍효과를 나타내지 않는 MOS 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 스탠다드 자기정렬된 소스/ 드레인 주입 및 스탠다드 자기정렬된 규화물 프로세스에 의해 양립할 수 있는 고성능의 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 고온 및 바이어스 스트레스 상태하에서 매우 안정한 MOS 트랜지스터를 제공하는 것이다.
본 발명의 상세한 설명
본 발명은 스탠다드 CMOS를 가공함으로써 양립할 수 있는 복합 게이트 전극을 구비한 새롭고, 고성능이고 고신뢰성의 금속 산화물 반도체(MOS) 트랜지스터를 개시한다.
다음의 설명에서 도정 양, 도핑 유형, 제조방법 등과 같은 다양한 특정 상세사항은 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 당업자에게는 본 발명이 이러한 특정 상세사항 없이도 실시될 수 있음은 명백할 것이다. 어떤 경우엔, 공지된 금속 산화물 반도체 트랜지스터의 개념 및 제조기술은 본 발명을 불필요하게 애매하게 하지 않도록 하기위해 설명되지 않는다.
본 발명의 복합 게이트 전극을 구비한 새로운 MOS 트랜지스터의 바람직한 실시예가 제 3도에 도시되었다. 복합 게이트 전극은 고성능이고, 저농도 도우프된 드레인(LDD) 금속산화물 반도체(MOS) 트랜지스터(300) 를 형성하기 위해 사용된다.
새로운 복합 게이트 전극은 형성된 트랜지스터의 전기적 성능 및 신뢰성을 상당히 증가시킨다. 부가하여, 새로운 게이트 전극 형성방법은 현재 공지된 CMOS 가공기술로써 양립할수 있다.
복합 게이트 전극은 얇은 고도전충(304) 상에 형성된 폴리실리콘충(302) 을 포함한다. 또한 규화물(306) 도 트랜지스터(300) 의 게이트 콘택트 저항을 감소시키기 위해 폴리실리콘 충(302) 의 최상부 표면상에 형성될 수 있다. 일 실시예에서 n-채널 트랜지스터(300)는 p 가 도우프된 실리콘 기판(308) 에 형성된다. 산화물 충(301) 은 트랜지스터(300)를 위한 게이트 절연체를 제공한다. N-도전형의 저농도 도우프된 드레인(LDD) 영역(310a 및 310b)은 복합 게이트 전극의 외측 단부와 정렬되어 형성된다.
스페이서(312a 및 312b)는 복합 게이트 전극의 외측 단부에 인접하여 형성된다.
소스/ 드레인 영역(314a 및 314b)은 스페이서(312a 및 312b)의 외측 단부와 정렬된다.
규화물(316a 및 316b)은 소스/ 드레인 영역(314a 및 314b)상에 형성될 수 있다.
얇은 도전충(304) 은 스탠다드 폴리실리콘 게이트를 갖는 트랜지스터를 능가하는 트랜지스터(300) 의 전기적 특성을 상당히 개선시킨다. 도전충(304) 은 스탠다드 폴리실리콘 게이트 장치와 연관된 폴리실리콘 공핍 효과를 완전히 제거한다. 폴리실리콘 공핍 효과를 제거함으로써, 트랜지스터(300) 의 구동성능은 스탠다드폴리실리콘 게이트 장치에 비해 10% 내지 20%증가된다. 구동 성능은 장치의 속도에 정비례하므로, 트랜지스터(300) 의 속도성능은 표준 폴리실리콘 게이트 장치를 능가하도록 개선된다.
부가하여, 트랜지스터(300) 는 복합 게이트로 인해 성능면에서 스탠다드 폴리실리콘 게이트 트랜지스터를 능가하는 다른 개선점을 나타낸다. 트랜지스터(300) 의 게이트 산화물 터널전류는 동일 전계에 대해 스탠다드 폴리실리콘 게이트 장치보다 적어도 한 자리수만큼 작다. 또한 트랜지스터(300) 의 게이트 산화물 브레이크 다운 필드는 스탠다드 폴리실리콘 게이트 장치의 브레이크 다운 필드보다 약 10%더 높다
트랜지스터(300) 는 또한 BT(bias/temperature) 스트레스 후에 최소의 전하포획을 나타낸다. 부가하여, 게이트 산화물(301) 과 도전충(308) 사이에 상호작용이 거의 없음을 주목해야 한다. 이러한 특성은 트랜지스터(300) 로 하여금 매우 안정하고, 신뢰성 있으며 뛰어난 성능의 트랜지스터가 되게 한다.
본 바람직한 프로세스에 따라 발명된 MOS 반도체 트랜지스터의 제조에 있어서, 제 4도에 도시된 p-형 실리콘 기판(500) 이 사용된다. p-형 실리콘 기판(500) 은 1 회 주입량이 약 1013cm-2인 보론원자로 도우프된다. 그후, 20Å 내지 200Å의 산화물층(502) 이 기판(500) 상에서 성장된다. 산화물 충(502) 은 트랜지스터에 대해 게이트 절연체를 제공한다. 산화물 충(502) 은 91%의 O2및 9% TCA분위기하의 약 920℃인 확산 로(furnace) 에서 성장될 수 있다.
그 후, 20Å 내지 2000Å의 도전층(504) 이 산화물 충(502) 위에 걸쳐 형성된다.
여러 상이한 재료가 도전충(504) 에 사용될 수 있다. 선택된 재료는 고온 (즉, 850℃ 이상) 처리에서 반드시 견딜 수 있어야 한다. 또한 매우 높은 도전율( 즉, n+ 폴리실리콘충보다 더욱 높은 도전율을 갖는다) 을 가져야 한다.
CMOS 응용을 위해선, 일함수가 실리콘의 갭의 1/2(mid-gap)에 근접하는 것이 바람직하며 이상적인 일함수는 실리콘의 갭의 1/2 이다. 마지막으로, 한 웨이퍼상에서 균일하게 그리고 한 웨이퍼로부터 다른 웨이퍼로 일관되게 형성될 수 있어야 한다.
도전층(504) 의 물리적 및 전기적 필요조건을 만족시키는 다음 재료로는 즉 티타늄- 질화물(TiN), 텅스텐(W), 다결정 탄소(C) 및 적절한 일함수를 갖는 임의의 금속 규화물이 발견되었다. 본 발명의 바람직한 실시예는 약 500Å티타늄 질화물로 된 도전충(504) 을 이용한다. 본 발명이 NMOS 혹은 PMOS 트랜지스터의 성능을 최적화시키기 위해서만 사용된다면, 갭의 1/2 인 일함수가 필요하지 않을 수도 있으며, 고온에 견딜수 있는 많은 금속들이 이용될 것이다.
티타늄 질화물이 사용된다면 리액티브 스패터 프로세스로 형성된다. 티타늄 질화물은 질소 및 아르곤 분위기에서 티타늄 타켓으로부터의 티타늄을 스패터링 시킴으로써 형성된다. N2의 백분율은 잔존 아르곤과 함께 100%내지 30% 일 수 있다.
본 바람직한 실시예는 70% N2내지 30%아르곤 분위기를 사용하여 질소가 풍부한 티타늄 질화물 층을 형성한다. 티타늄 질화물은 약 4mtorr의 압력 및 약 300 킬로와트의 전력인 DC 마그네트론 증착실에서 스패터된다. 만일 텅스텐이 사용된다면, 텅스텐은 약 1.5 내지 2 킬로와트의 전력 및 약 30 내지 50mtorr의 압력인 아르곤 분위기하의 실온에서 텅스텐타겟으로부터 스패터될 수 있다. 만일 다결정 탄소가 사용된다면, 부피가 5%인 CH 및 0.1% 미만의 BCL3를 가진 다운스트림 RF 플라즈마 반응기에서 잔존 아르곤과 함께 CVD 증착에 의해 형성될 수 있다.
다결정 탄소는 약 750℃의 온도 및 약 1.5 토르의 압력에서 형성된다.
도전층(504) 의 형성후에, 다결정 실리콘 (폴리실리콘) 층(506) 이 형성된다.
폴리실리콘 층(506) 은 130 내지 190m 토르의 압력 및 약 620℃의 온도에서의 SiH4로 LPCVD 에 의해 형성된다. 본 발명의 바람직한 실시예에서 폴리실리콘 층(506)은 약 3500Å의 두께로 형성된다. 그 후 포트레지스트 층(508) 이 폴리실리콘 층(506) 위에 형성된다.
다음에, 제4b도에 도시된 바와 같이, 게이트 전극(513) 이 폴리실리콘 층(506) 및 도전층(504) 으로부터 형성된다. 맨 먼저, 포토레지스트 층(508) 이 게이트 전극(513) 이 형성되는 위치(511) 를 정의하기 위해 공지된 기술로써 마스크되고 노광되며 성장(developed)된다. 다음에 폴리실리콘 층은 복합 게이트 전극 (513) 의 최상부(512)를 형성하기 위해 HBr, Cl2, He 화학물질(chemistry) 을 지닌 리액티브 이온 에처에 의해 이방성으로 에칭된다. 만일 티타늄 질화물이 도전충(504) 에서와 같이 사용된다면, 더욱 낮은 게이트 전극(510) 을 형성하기 위해 폴리실리콘 충인 위치(in-situ) 및 폴리실리콘 충과 같은 동일 화학물질 위치에 에칭된다. 티타늄 질화물 및 대부분의 금속성 규화물은 복합 게이트 전극(513) 을 형성하기 위해 하나의 에칭 단계가 사용될 수 있기 때문에 도전층(504) 으로서 바람직하다. 게이트 전극은 산화물 충(502) 이 도달될때까지 제자리에서 에칭된다 (노광된 산화물 충(502) 의 일부가 에칭되어진다는 것이 인식되어져야 한다). 게이트 전극의 완료는 에칭동안 소모된 잔존 개스를 분석함으로써 종료점이 검출될 수 있다.
만일 텅스텐이 도전층(504) 으로써 이용된다면, 두 단계의 프로세스로 플라즈마 에칭(폴리실리콘 에칭 후에) 된다. 맨 먼저, 텅스텐은 NF 및 아르곤으로 에칭되며 그후 SF6/CH2/He로 제 2 플라즈마 에칭이 이어진다. 만일 다결정 탄소가 사용된다면, 다결정 탄소 또한 플라즈마 에칭된다 (폴리실리콘 에칭 후). 복합 게이트 전극을 패터닝한 후, 도전충(510) 및 폴리실리콘 충(512) 은 정확히 동일 길이 및 폭을 갖는다는 것이 인식되어져야 한다. 복합 게이트 전극이 완전히 정의된 후, 포토레지스트(511) 는 공지된 기술에 의해 제거된다.
제4c도에 도시된 바와 같이, 복합 게이트 전극(513) 의 형성후에 한쌍의 n-저농도 도우프된 드레인(LDD) 영역(514a 및 514b)이 형성된다. LDD 영역(514a 및 514b)은 스탠다드 CMOS 자기정렬 프로세스로 형성된다. 저농도 도우프된 드레인 영역(514a 및 514b) 은 약 40KEV 의 에너지로 약 1 × 1014cm-2의 1 회 주입량으로 인원자를 주입시킴으로써 형성된다.
노광된 산화물 층(502) 은 기판(500) 의 표면이 주입에 의해 손상되는 것을 방지한다. 저농도 도우프된 드레인 영역(514a 및 514b)은 게이트 전극(513) 의 폭을 따라 이어지는 대향 측벽들과 정렬하여 형성된다. 폴리실리콘 층(512) 은 LDD주입을 위해 마스크로써 작용한다. 이러한 방식에서, LDD 영역(514a 및 514b) 은 마스크 정렬공차에 관계없이 게이트 전극(513) 에 자기정렬된다. 이러한 자기정렬 프로세스는, 완전한 금속 게이트는 주입으로부터 채널영역을 충분히 마스크시키는 것이 불가능하기 때문에 완전한 금속 게이트로는 불가능하다는 것이 인식되어져야 한다. 또한 이때 폴리실리콘 층(512) 은 인원자로 도우프되어진다는 것이 인식되어져야 한다.
그 후 제4d도에 도시된 바와 같이, 약 2500Å의 매우 컨포멀한 실리콘 질화물 충(516) 이 전체 기판 위에 증착된다. 규소 질화물 층(516) 은 열벽반응실내의 약 800℃에서 SIH2Cl2및 NH3로 LPCVD 에 의해 형성된다. 이러한 프로세스는 매우 컨포멀한 규소 질화물층을 형성한다. 매우 얇은 (약 200Å) 산화물 층이 양호한 개시표면(starting surface)을 지닌 규소 질화물 층(516) 을 제공하기 위해 규소질화물 층에 앞서서 성장될 수 있다. 규소 질화물 층이 바람직할지라도, CVD 산화물층이 규소 질화물 충(516) 대신에 사용될 수 있음이 인식되어져야 한다.
그 후, 제4e도에 도시된 바와 같이, 규소 질화물 층(516) 은 게이트 전극(513) 의 각각의 측상에서 측벽 스페이서(518a 및 518b)를 형성하기 위해 이방성으로 에칭된다.
컨포멀 층(516) 은 웨이퍼를 가로지르는 균일하고 정밀하게 제어된 두께를 갖는 스페이서를 형성하기 위해 필요하다. 규소 질화물 층은 CF3/O2로 플라즈마 이온에칭에 의해 이방성으로 에칭된다. 이제 도전층(510) 이 스페이서(518a 및 518b) 및 폴리실리콘 층(512) 에 의해 완전히 보호되고 완전 둘러싸여지게 됨을 주목해야 한다.
이것은 노광된 금속표면을 심각하게 부식시키는 스팀 프로세스를 이용하는 레벨간 유전율의 평탄율과 같은 이후의 프로세스 단계로 인해 매우 중요하다.
스페이서(518a 및 518b)의 형성후에, N+소스/ 드레인 영역(520a 및 520b)이 형성된다. N+ 소스/ 드레인 영역은 약 100KeV의 에너지로 약 6 x 10//1015cm-2의 1회 주입량에 의한 비소원자 이온주입에 의해 형성된다. 스페이서(518a 및 518b) 및 폴리실리콘층(512) 은 채널영역이 N+로 도우프되는 것을 방지한다. 소스/ 드레인 영역(520a 및 520b) 은 스페이서(518a 및 518b)의 측벽의 외부방향 단부와 정렬된다. 폴리실리콘층(512) 은 비소원자로 N+도우프된다. 또다시, 산화물 층(502) 은 실리콘 기판(500)의 표면이 비소를 주입하는 동안 손상되는 것을 방지한다.
그 후, 기판(500) 은 표준로에서 약 10분동안 900℃의 N2분위기에서 어닐링된다. 이러한 어닐링은 LDD 및 소스/ 드레인 주입으로부터의 인 및 비소원자를 활성화시킨다. 이러한 고온 어닐링으로 인해 도전층(510) 은 반드시 고온 처리에서 견딜 수 있어야 한다. 어닐링후에, 소스/ 드레인 영역상의 노광된 산화물(502) 은 HF 딥(dip) 에 의해 제거된다.
이제 규화물은 폴리실리콘 충(512) 및 N+ 소스/ 드레인 영역(520a 및 520b)상에 형성될 수 있다. 규화물은 제조된 트랜지스터의 성능을 급격히 향상시킨다. 규화물은 공지된 자기정렬 프로세스로써 본 발명에서 형성된다. 맨 먼저, 제4f도에 도시된 바와 같이, 티타늄 혹은 텅스텐과 같은 얇은 금속층(522) 이 장치구조 전체 위에 형성된다. 다음에, 금속층(522) 은 금속이 리액티브 실리콘과 접촉하는 곳 (즉, 소스/드레인 영역(520a 및 520b) 및 폴리실리콘 층(512) 위) 에서 규화물 반응이 일어나도록 가열 및 어닐링되며, 이 이외의 모든 장소 (즉, 스페이서 및 산화물 위) 에선 금속이 반응하지 않은 채로 존재한다.
그 후, 반응하지 않은 금속은 규화물을 부식시키지 않는 에칭액을 사용하여 선택적으로 제거된다. 제4g도에 도시된 바와 같이, 규화물(524)은 제조된 트랜지스터의 게이트, 소스 및 트레인상에서 형성된다, 규화물 형성동안, 도전층(510)은 스페이서(518a 및 518b)및 폴리실리콘 충(512) 에 의해 양호하게 밀봉된다.
본 발명의 복합 게이트 전극을 구비한 LDD MOSFET가 완성되었음이 인식되어져야 한다. 이때 공지된 다른 프로세스 단계가 MOSFET의 제조를 완성시키기 위해 사용된다. 충간 유전체가, 뒤이어지는 금속충으로부터 게이트를 분리시키기 위해 증착된다. 이 프로세스는 일반적으로 도전충이 완전하게 보호되지 않는다면 도전충(510) 을 손상시킬 수 있는 평탄율을 위한 스팀흐름 프로세스를 사용한다. 회로내의 다른 소자에 전기적으로 접속시키는 금속 콘택트가 나란히 제조된다. 보호유리 혹은 패시베이션이 장치의 오염 및 전기적 단락을 방지하기 위해 장치 위에 형성된다.
본 발명이 LDD MOSFET에 대해 설명되었을지라도 본 발명의 관점은 LDD 영역을 갖지 않는 표준 트랜지스터에 동일하게 응용될 수 있음이 인식되어져야 한다. 본 명세서에서 n-채널 트랜지스터가 상세하게 설명되었을지라도, 본 발명은 또한 p-채널 트랜지스터로써 실시될 수 있음이 인식되어져야 한다. p-채널장치 제조에 있어서, p-채널장치의 도전층 도핑은 단순히 n-채널장치의 도전층 도핑과는 반대이다. 본 장치는 n-형 기판 혹은 p-LDD 영역을 지닌 웰과 여기에 각각 형성된 p+ 소스/ 드레인 영역으로 형성된다. 게이트 전극은 폴리실리콘 공핍 효과를 제거하기 위해 도전충상에 형성된 폴리실리콘 충으로 이루어지는 복합 게이트 전극일 수 있다. 스페이서는 또한 소스/ 드레인 정렬 및 규화물 프로세스를 위해 사용될 수 있다. 복합 게이트 전극은 또한 긴 채널 및 서브미크론 채널 트랜지스터 모두에 사용될 수 있음이 인식되어져야 한다.
따라서, 복합 게이트 전극을 지닌 새로운 LDD MOS트랜지스터 및 표준 CMOS 제조 프로세스에 의해 양립가능한 제조 프로세스가 설명되었다.

Claims (14)

  1. 제1 도전형의 기판상에 형성된 저농도로 도우프된 드레인 금속 산화물 반도체 트랜지스터에 있어서,
    제 1 도전형의 기판상에 형성된 게이트 절연층;
    복합 게이트 전극의 폭을 따라 횡방향으로 대향한 측벽을 갖는 복합 게이트전극으로서,
    상기 게이트 절연층상에 형성된 도전층과,
    상기 도전층상에 형성된 폴리실리콘층으로 이루어 지고, 상기 도전층은 티타늄질화물(TIN), 다결정 탄소 및 금속 규화물로 이루어지는 군으로부터 선택되고, 상기 폴리실리콘층은 후속하는 소스/드레인 주입을 마스킹하기 위한 충분한 두께 및 규화물 반응을 지지하기 위한 충분한 두께를 갖는, 상기 복합 게이트 전극;
    상기 복합 게이트 전극의 상기 횡방향으로 대향하는 측벽들과 정렬하여 상기 기판상에 형성된 제2 도전형의 제1 농도로 된 한쌍의 저농도로 도우프된 드레인 영역;
    상기 복합 게이트 전극의 상기 횡방향으로 대향하는 측벽들과 인접하여 형성된 한 쌍의 스페이서;
    상기 제2 도전형의 제2 농도로 된 한쌍의 소스/드레인 영역으로서, 상기 제2농도는 상기 제1 농도 보다 고농도이고, 상기 스페이서의 외측단부와 정렬하여 상기 기판에 형성된 상기 한 쌍의 소스/드레인 영역; 및
    상기 폴리실리콘층 및 상기 소스/트레인 영역상에 형성된 규화물을 포함하는 것을 특징으로 하는 저농도로 도우프된 드레인 금속 산화물 반도체 트랜지스터.
  2. 제1항에 있어서, 상기 스페이서는 규소 질화물인 것을 특징으로 하는 저농도로 도우프된 드레인 금속 산화물 반도체 트랜지스터.
  3. 제1항에 있어서, 상기 도전층의 두께는 500Å이고, 상기 폴리실리콘층의 두께는 3500Å인 것을 특징으로 하는 저농도로 도우프된 드레인 금속 산화물 반도체트랜지스터.
  4. 제1항에 있어서, 상기 제1 도전형은 p형 도전형이고 상기 제2 도전형은 n형 도전형인 것을 특징으로 하는 저농도로 도우프된 드레인 금속 산화물 반도체 트랜지스터.
  5. 저농도로 도우프된 드레인 금속 산화물 반도체 트랜지스터의 제조방법에 있어서,
    제1 도전형의 기판상에 게이트 절연층을 형성하는 단계;
    횡방향으로 대향한 측벽을 갖는 복합 게이트 전극을 형성하는 단계로서;
    상기 게이트 절연층상에 도전층을 형성하는 단계와,
    상기 도전층상에 폴리실리콘층을 형성하는 단계와,
    상기 폴리실리콘층상에 포토레지스트 마스크를 형성하는 단계와,
    상기 폴리실리콘층을 드라이 에칭하는 단계와,
    상기 도전층을 드라이 에칭하는 단계로 이루어지고, 상기 도전층은 TiN, W, 다결정 탄소 및 금속 규화물로 이루어지는 군으로부터 선택되고, 상기 폴리실리콘층은 상기 도전층과 동일한 길이 및 두께를 갖는, 상기 측벽을 갖는 복합 게이트 전극을 형성하는 단계;
    상기 복합 게이트 전극의 상기 횡방향으로 대향한 측벽과 정렬하여 상기 기판에 제2 도전형의 제1 농도로 된 한 쌍의 저농도로 도우프된 드레인 영역을 형성하는 단계;
    상기 복합 게이트 전극의 상기 횡방향으로 대향한 측벽과 인접하고 상기 도전층을 횡방향으로 둘러싸는 한 쌍의 스페이서를 형성하는 단계;
    상기 스페이서의 외측 단부와 정렬하여 이온 주입으로 상기 제2 도전형의 제 2 농도로 된 한 쌍의 소스/드레인 영역을 형성하는 단계; 및
    상기 한 쌍의 소스/드레인 영역 및 상기 폴리실리콘층상에 규화물층을 형성하기 위해 상기 폴리실리콘층 및 상기 기판을 내용해성 금속과 반응시키는 단계를 포함하는 것을 특징으로 제조방법.
  6. 제 5항에 있어서,
    상기 한 쌍의 저농도로 도우프된 드레인 영역은 이온 주입 공정에 의해 형성되는 것을 특징으로 제조방법.
  7. 제 5항에 있어서,
    상기 폴리실리콘층을 드라이 에칭하는 상기 단계는 제1 에칭제를 사용하여 드라이 이방성 에칭 공정에 의해 수행되고, 상기 도전층을 드라이 에칭하는 상기 단계는 상기 제1 에칭제를 사용하여 수행되는 것을 특징으로 제조방법.
  8. 제 5항에 있어서,
    상기 폴리실리콘층을 드라이 에칭하는 상기 단계는 반응성 이온 에처에서 드라이 이방성 에칭 공정에 의해 수행되고, 상기 도전층을 드라이 에칭하는 상기 단계는,
    NF3를 포함하는 제1 플라즈마로 상기 도전층을 플라즈마-에칭하는 단계와,
    SF6및 Cl2를 포함하는 제2 플라즈마로 상기 도전층을 플라즈마-에칭하는 단계를 포함하는 것을 특징으로 제조방법.
  9. 제 5항에 있어서,
    상기 스페이서는 규소 질화물인 것인 특징으로 제조방법.
  10. 제 9항에 있어서,
    상기 도전충의 두께는 500Å이고 상기 폴리실리콘층의 두께는 3500Å인 것을특징으로 제조방법.
  11. 제 9항에 있어서,
    상기 제1 도전형은 p형 도전형이고 상기 제2 도전형은 n형 도전형인 것을 특징으로 제조방법.
  12. 저농도로 도우프된 드레인 금속 산화물 반도체 트랜지스터의 제조방법에 있어서,
    제1 도전형의 기판상에 게이트 절연층을 형성하는 단계;
    횡방향으로 대향한 측벽을 갖는 복합 게이트 전극을 형성하는 단계로서,
    상기 게이트 절연층상에 도전층을 형성하는 단계와,
    상기 도전층상에 폴리실리콘층을 형성하는 단계와,
    상기 폴리실리콘층상에 포토레지스트 마스크를 형성하는 단계와,
    상기 폴리실리콘층을 에칭하는 단계와,
    상기 도전층을 에칭하는 단계로 이루어지고, 상기 도전층은 TiN, W, 다결정 탄소 및 금속 규화물로 이루어지는 군으로부터 선택되고, 상기 폴리실리콘층은 상기 도전층과 동일한 길이 및 두께를 갖는, 상기 복합 게이트 전극을 형성하는 단계;
    상기 복합 게이트 전극의 상기 횡방향으로 대향한 측벽중의 하나와 정렬하여 상기 기판에 제2 도전형의 제1 농도로 된 하나의 저농도로 도우프된 드레인 영역을형성하는 단계;
    상기 복합 게이트 전극의 상기 횡방향으로 대향한 측벽중의 하나의 측벽과 인접하는 스페이서를 형성하는 단계;
    상기 제1 도전형의 상기 기판에 상기 제2 도전형의 제1 농도 보다 고농도인 상기 제2 도전형의 제2 농도로 된 한 쌍의 소스/드레인 영역을 형성하는 단계; 및
    자기-정렬된 공정을 이용하여 상기 한 쌍의 소스/드레인 영역상에 및 상기 폴리실리콘층상에 규화물을 형성하는 단계를 포함하는 단계를 포함하는 것을 특징으로 제조방법.
  13. 제 12항에 있어서,
    상기 저농도로 도우프된 드레인 영역은 이온 주입 공정에 의해 형성되는 것을 특징으로 제조방법.
  14. 제 18항에 있어서,
    상기 스페이서는 규소 질화물인 것을 특징으로 제조방법.
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