JP2001298193A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001298193A JP2001298193A JP2000112222A JP2000112222A JP2001298193A JP 2001298193 A JP2001298193 A JP 2001298193A JP 2000112222 A JP2000112222 A JP 2000112222A JP 2000112222 A JP2000112222 A JP 2000112222A JP 2001298193 A JP2001298193 A JP 2001298193A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- tantalum
- tantalum nitride
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims abstract description 95
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 91
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 91
- 239000012535 impurity Substances 0.000 claims abstract description 53
- 238000009792 diffusion process Methods 0.000 claims abstract description 39
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 239000013078 crystal Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 54
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 34
- 230000005669 field effect Effects 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims description 17
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 239000000203 mixture Substances 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910052724 xenon Inorganic materials 0.000 claims description 13
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 8
- 238000001534 heteroepitaxy Methods 0.000 claims description 7
- 229910010038 TiAl Inorganic materials 0.000 claims description 6
- 229910021350 transition metal silicide Inorganic materials 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 229910052743 krypton Inorganic materials 0.000 claims description 4
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 24
- 239000000758 substrate Substances 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 273
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 229910052786 argon Inorganic materials 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052723 transition metal Inorganic materials 0.000 description 5
- 150000003624 transition metals Chemical class 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- -1 boron difluoride ion Chemical class 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004156 TaNx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
い半導体装置およびその製造方法を提供する。 【解決手段】 半導体装置1000は、NMOSFET
100Aと、PMOSFET100Bとを有する。各M
OSFETは、SOI基板1のシリコン層1aに形成さ
れた、ソース領域およびドレイン領域を構成する第1お
よび第2の不純物拡散層8a,8bと、第1および第2
の不純物拡散層8a,8bの間に形成されたチャネル領
域7と、少なくともチャネル領域7上に形成されたゲー
ト絶縁層2と、ゲート絶縁層2上に形成されたゲート電
極3と、を有する。ゲート電極3は、少なくともゲート
絶縁層2に接する領域に窒化タンタル層4と、窒化タン
タル層4上に形成されたタンタル層5とを有する。タン
タル層5は、体心立方格子相からなる結晶構造を有す
る。
Description
その製造方法に関し、特にゲート電極に特徴を有する絶
縁ゲート電界効果トランジスタおよびその製造方法に関
する。
ート電界効果トランジスタ(MISFET)では、その
ゲート電極として、低抵抗化のために不純物を高濃度で
ドープした多結晶シリコン層が用いられることが多い。
具体的なCMOS回路(Complimentary MOSFET回路)に
用いられる半導体プロセスにおいて、特性バランスをと
るために、ゲート電極材料としては、NチャネルMOS
FET(NMOSFET)にはN型多結晶シリコンが、
PチャネルMOSFET(PMOSFET)にはP型多
結晶シリコンが採用されている。また、ゲート電極は、
さらなる低抵抗化を目的として、前記ゲート電極の上層
に高融点金属シリサイド層を有する構造を採るのが一般
的である。
シリコン層は不純物を高濃度でドープしているにもかか
わらず、空乏化を起こしてしまうことが知られている。
空乏化が発生してしまうと、ゲート電極と直列に容量が
挿入されていることと等価になり、チャネルにかかる実
効的な電界が低下してしまう。その結果、MOSFET
の電流駆動能力が低下する。また、ゲート電極全体の抵
抗値は、多結晶シリコン層上にシリサイド層を重ねた場
合でさえ5Ω/□以下にすることは難しい。そして、デ
バイスを0.1ミクロン世代まで微細化すると、ゲート
電極の膜厚を薄くする必要があるため、ゲート電極は比
抵抗率で30μΩ・cm程度以下にすることが求められ
ている。
晶シリコン層の仕事関数は4.15eV、P型多結晶シ
リコン層の仕事関数は5.25eVであり、これらの仕
事関数は、シリコンの真性ミッドギャップエネルギー
4.61eVから大きくずれた値となっている。この大
きな差は、金属−絶縁層−半導体で作られるMOSキャ
パシタにおける、フラットバンド電圧VFBの絶対値の増
大をもたらす(符号はNMOSFET、PMOSFET
で異なる)。そのため、このようなMOSFETでは、
しきい値VTHの制御を目的として、チャネル内の不純物
濃度の最適値を高濃度側にシフトさせる必要がある。そ
して、高濃度のチャネル内では、不純物によるキャリア
の散乱が無視できない影響を及ぼし、その結果、チャネ
ル内のキャリア移動度の低下を招くことになる。このこ
とは、MOSFETの電流駆動能力の低下を意味し、回
路の応答特性に重要な影響を及ぼす。
でゲート空乏化を起こさず、かつ様々な仕事関数を持つ
ゲート電極材料が提案されている。例えば、Jeong-Mo
Hwang(IEDM Technical Digest 1992年,345頁)等では
窒化チタン(TiN)層を用いた構造、牛木等(IEDM Tec
hnical Digest 1996年,117頁)では、ベータタンタル
(β−Ta)層を用いた構造が提案されている。
おいて、ゲート絶縁層上に形成されたTiN層を有する
ゲート電極については、以下のことがいえる。TiN層
は、比抵抗率が約200μΩ・cmと比較的高いため、
ゲート電極の低抵抗化のために、金属(例えばタングス
テン)層が積層される。TiN層の仕事関数は、Jeong-
Mo Hwang等の報告にもあるように、4.7〜4.8eV
とシリコンの真性ミッドギャップエネルギー4.61e
Vに近く、前述したしきい値制御の点で大きな効果が得
られると期待される。
化水素水や硫酸のような薬液に溶解するので、ゲート電
極層のエッチング後に行われるクリーニングが非常に難
しいという問題がある。そのため、この構造のデバイス
は、歩留まりを高く維持することが非常に困難であっ
た。
て、ゲート絶縁層上に形成されたタンタル層を有するゲ
ート電極においては、以下のことがいえる。この構成例
では、タンタル層が金属にしてはかなり高抵抗(比抵
抗:約160μΩ・cm)であるベータ相を持った層し
か成膜できず、結果として比較的に高抵抗なゲート電極
になってしまうという問題がある。また、この構成例の
場合、ベータタンタル層の仕事関数がシリコンの真性ミ
ッドギャップエネルギーとかなり異なり、しきい値が低
しきい値側にシフトしていて、NMOSFETとPMO
SFETのしきい値バランスが悪いという問題がある。
電流駆動能力を備え、かつ歩留まりが高い半導体装置お
よびその製造方法を提供することにある。
は、半導体層に形成された、ソース領域およびドレイン
領域を構成する第1および第2の不純物拡散層と、前記
第1および第2の不純物拡散層の間に形成されたチャネ
ル領域と、少なくとも前記チャネル領域上に形成された
ゲート絶縁層と、前記ゲート絶縁層上に形成されたゲー
ト電極と、を含み、前記ゲート電極は、少なくとも前記
ゲート絶縁層に接する領域に形成された窒化タンタル層
と、該窒化タンタル層上に形成されたタンタル層とを含
む。
て以下の作用効果を有する。
層に接するように、前記窒化タンタル層を有する。この
窒化タンタル層は、その仕事関数がシリコンの真性ミッ
ドギャプエネルギと極めて近似している。その結果、金
属−絶縁層−シリコンからなるキャパシタにおける、フ
ラットバンド電圧の絶対値の増加が小さく、しきい値の
制御のためにチャネル領域にドープされる不純物の濃度
を高くする必要がない。したがって、キャリア移動度の
低下を防止でき、高い電流駆動能力を備えた絶縁ゲート
電界効果トランジスタを高い歩留まりで得ることができ
る。
化タンタル層は、その仕事関数がシリコンの真性ミッド
ギャプエネルギーと極めて近似していることから、金属
−絶縁層−シリコンからなるキャパシタにおける、フラ
ットバンド電圧の絶対値の増加が小さく、かつ、Nチャ
ネル絶縁ゲート電界効果トランジスタとPチャネル絶縁
ゲート電界効果トランジスタとで前記絶対値の差をかな
り小さくできる。その結果、Nチャネル絶縁ゲート電界
効果トランジスタとPチャネル絶縁ゲート電界効果トラ
ンジスタとを混載する相補型半導体装置において、両者
のしきい値バランスを正確かつ容易にコントロールでき
る。この効果は、特にSOI構造またはSON構造を用
いた相補型半導体装置において、顕著である。
窒化タンタル層を含み、ポリシリコン層がゲート電極に
接していないので、ゲート電極において空乏化を生じな
い。その結果、前記ゲート電極は、ポリシリコン層を用
いた場合に比べて、チャネル領域にかかる実効的な電界
の減少を小さくでき、この点からも電流駆動能力の低下
を招くことがない。
タンタル層は、窒化チタン層などに比べて化学的安定性
が高く、たとえばゲート電極のクリーニングに用いられ
る薬液に対して優れた耐性を有する。その結果、高い歩
留まりでデバイスを製造できる。
タル層は、前記窒化タンタル層に比べて抵抗が小さく、
前記ゲート電極の導電性を高くできる。そして、前記タ
ンタル層は、好ましくは体心立方格子相のタンタルから
構成される。体心立方格子相のタンタルは、ベータタン
タルに比べて導電性が高い。具体的には、体心立方格子
相のタンタルは、ベータタンタルに比べて1/10程度
まで抵抗を小さくできる。このような体心立方格子相の
タンタル層は、前記窒化タンタル層との格子整合により
ヘテロエピタキシー成長によって形成できる。
ができる。これらの態様は、後述する相補型半導体装置
および半導体装置の製造方法においても、同様である。
よび仕事関数を考慮すると、TaN xで表される、窒素
とタンタルの組成比(x)が0.25〜1.0であるこ
とができる。特に、前記窒化タンタル層は、TaNxで
表される、窒素とタンタルの組成比(x)が約0.5で
あることができる。
層のヘテロエピタキシー成長などを考慮すると、好まし
くは1〜50nm、より好ましくは3〜20nmの膜厚
を有することができる。
化性の材質からなるキャップ層を有することができる。
前記キャップ層は、TaNx、TaSixNy、TiNx、
TiAlxNy、Si、および遷移金属のシリサイドから
選択される少なくとも1種からなる材料で構成できる。
前記キャップ層が窒化タンタル層である場合、ゲート電
極を構成する各層を同一の装置(たとえばスパッタ装
置)を用いて連続して形成することが容易であり、この
点で有利である。
には前記ゲート電極の上部に、シリサイド層を有するこ
とができる。このようなシリサイド層が存在すること
で、不純物拡散層ならびにゲート電極の導電性が高ま
る。
はSON構造であることができる。さらに、前記半導体
層は、高い濃度の不純物を含む半導体基板上に形成され
た、極めて低濃度の不純物を含みかつ膜厚が小さいシリ
コン層、あるいはバルク半導体層であってもよい。
装置に好適に適用される。すなわち、本発明に係る相補
型半導体装置は、Nチャネル絶縁ゲート電界効果トラン
ジスタと、Pチャネル絶縁ゲート電界効果トランジスタ
とが混載され、前記Nチャネル絶縁ゲート電界効果トラ
ンジスタおよびPチャネル絶縁ゲート電界効果トランジ
スタのそれぞれは、半導体層に形成された、ソース領域
またはドレイン領域を構成する第1および第2の不純物
拡散層と、前記第1および第2の不純物拡散層の間に形
成されたチャネル領域と、前記チャネル領域上に形成さ
れたゲート絶縁層と、前記ゲート絶縁層上に形成された
ゲート電極と、を含み、前記ゲート電極は、少なくとも
前記ゲート絶縁層に接する領域に形成された窒化タンタ
ル層と、該窒化タンタル層上に形成されたタンタル層と
を含む。
ように、窒化タンタル層は、その仕事関数がシリコンの
真性ミッドギャプエネルギーと極めて近似していること
から、Nチャネル絶縁ゲート電界効果トランジスタと、
Pチャネル絶縁ゲート電界効果トランジスタとのしきい
値バランスを正確かつ容易にコントロールできる。この
効果は、特にSOI構造またはSON構造を用いた相補
型半導体装置において、顕著である。
下の工程(a)〜(c)を含む。
る工程、(b)前記ゲート絶縁層上にゲート電極を形成
する工程であって、少なくとも前記ゲート絶縁層に接す
る領域に窒化タンタル層を形成し、さらに該窒化タンタ
ル層上にタンタル層を形成する工程、および(c)前記
半導体層に不純物を導入して、ソース領域およびドレイ
ン領域を構成する第1および第2の不純物拡散層を形成
する工程。
は、好ましくは体心立方格子相のタンタルから構成され
る。体心立方格子相のタンタルは、ベータタンタルに比
べて導電性が高い。このような体心立方格子相のタンタ
ル層は、前記窒化タンタル層との格子整合によりヘテロ
エピタキシー成長によって形成できる。
を取ることができる。これらの態様は、後述する相補型
半導体装置の製造方法においても同様である。
純物拡散層は、前記ゲート電極をマスクとしてセルフア
ラインで形成されることができる。
ト電極のサイドにサイドウォールスぺーサが形成される
工程(e)が含まれることができる。
物拡散層の露出部にシリサイド層が形成されることがで
きる。
化タンタル層および前記タンタル層は、スパッタリング
によって形成されることができる。そして、前記スパッ
タリングは、キセノンあるいはクリプトンガスの存在下
で行われることで、前記タンタル層は、体心立方格子相
の結晶構造をより確実にとることができる。さらに、前
記工程(a)および(b)は、被処理体を大気に曝さら
すことなく、連続的に行われることができる。
ート電界効果トランジスタと、Pチャネル絶縁ゲート電
界効果トランジスタとが混載された、相補型半導体装置
の製造方法は、以下の工程(a)〜(c)を含む。
る工程、(b)前記ゲート絶縁層上にゲート電極を形成
する工程であって、少なくとも前記ゲート絶縁層に接す
る領域に窒化タンタル層を形成し、さらに該窒化タンタ
ル層上にタンタル層を形成する工程、および(c)前記
半導体層に不純物を導入して、ソース領域およびドレイ
ン領域を形成する工程であって、前記Nチャネル絶縁ゲ
ート電界効果トランジスタのためのN型の第1および第
2の不純物拡散層を形成し、前記Pチャネル絶縁ゲート
電界効果トランジスタのためのP型の第1および第2の
不純物拡散層を形成する工程。
て図面を参照して説明する。
半導体装置1000を模式的に示す断面図である。半導
体装置1000は、CMOS型の半導体装置であって、
Nチャネル絶縁ゲート電界効果トランジスタ(NMOS
FET)100Aと、Pチャネル絶縁ゲート電界効果ト
ランジスタ(PMOSFET)100Bとを含む。NM
OSFET100AおよびPMOSFET100Bは、
SOI(Silicon On Insulator)基板1に形成されてい
る。SOI基板1は、支持基板1c上に、絶縁層(酸化
シリコン層)1bおよび低濃度のP型シリコン層1aが
積層されて構成されている。そして、NMOSFET1
00AおよびPMOSFET100Bは、それぞれSO
I基板1のP型シリコン層1aに形成された溝20によ
って電気的に分離されている。
は、P型シリコン層1a上に、ゲート絶縁層2を介し
て、積層型のゲート電極3が形成された構造を有する。
この積層型のゲート電極3は、窒化タンタル層4、体心
立方格子相のタンタル層5、およびキャップ層としての
窒化タンタル層6が順次積層されて構成されている。ま
たゲート絶縁層2の直下にはチャネル領域7、チャネル
領域7の両端にはソース・ドレイン領域(ソース領域ま
たはドレイン領域)を構成する不純物拡散領域8a,8
bが設けられている。
は、不純物拡散層8a,8bはN型に、PMOSFET
100Bでは、不純物拡散層8a,8bはP型に形成さ
れている。不純物拡散層8a,8bの上部には、シリサ
イド層10a,10bがそれぞれ形成されている。
4は、少なくともゲート絶縁層2に接する領域に形成さ
れる。また、窒化タンタル層4は、導電性およびしきい
値特性などの点を考慮すると、TaNxで表される、窒
素とタンタルの組成比(x)が0.25〜1.0である
ことが望ましい。特に、ゲート電極3が積層構造の場合
には、タンタル層5の結晶成長を考慮すると、窒化タン
タル層4は、TaNxで表される、窒素とタンタルの組
成比(x)が約0.5であることが望ましい。
性の材質からなるキャップ層としての窒化タンタル層6
を有することにより、後の酸化工程でタンタル層5が酸
化によってダメージを受けることを防止できる。このよ
うなキャップ層は、TaNx、TaSixNy、TiNx、
TiAlxNy、Si、および遷移金属のシリサイドなど
から選択される少なくとも1種からなる材質によって構
成できる。
主として以下の作用効果を有する。
接するように、窒化タンタル層4を有する。この窒化タ
ンタル層4は、その仕事関数が約4.5eVで、シリコ
ンの真性ミッドギャプエネルギー4.61eVと極めて
近似している。その結果、MOSキャパシタにおける、
フラットバンド電圧の絶対値の増加が小さく、しきい値
の制御のためにチャネル領域にドープされる不純物の濃
度を高くする必要がない。したがって、キャリア移動度
の低下を防止でき、高い電流駆動能力を備えたMOSF
ETを高い歩留まりで得ることができる。
ンタル層4は、その仕事関数がシリコンの真性ミッドギ
ャプエネルギーと極めて近似していることから、MOS
キャパシタにおける、フラットバンド電圧の絶対値の増
加が小さく、かつ、NMOSFETとPMOSFETと
で前記絶対値の差をかなり小さくできる。その結果、N
MOSFETとPMOSFETとを混載するCMOSに
おいて、両者のしきい値バランスを正確かつ容易にコン
トロールできる。この効果は、特にSOI基板を用いた
CMOSにおいて、顕著である。
4、タンタル層5および窒化タンタル層6からなり、ポ
リシリコン層がゲート電極に接していないので、ゲート
電極において空乏化を生じない。その結果、ゲート電極
3は、ポリシリコン層を用いた場合に比べて、チャネル
領域にかかる実効的な電界の減少を小さくでき、この点
からも電流駆動能力の低下を招くことがない。
ル層4およびタンタル層5は、いずれも窒化チタン層な
どに比べて化学的安定性が高く、たとえばゲート電極の
クリーニングに用いられる薬液に対して優れた耐性を有
する。その結果、高い歩留まりでデバイスを製造でき
る。
5は、体心立方格子相のタンタルから構成されているの
で、ベータタンタルに比べて導電性が高い。具体的に
は、体心立方格子相のタンタルは、ベータタンタルに比
べて1/10程度まで抵抗を小さくできる。
体心立方格子相のタンタルの形成、並びにデバイスの特
性試験については、後に詳述する。
法について、図2〜図5を参照して説明する。
nm、比抵抗14〜26Ω・cm、面方位(100)の
P型シリコン層1aをパターニングして、素子分離のた
めの溝部20を形成する。
法により、膜厚3nm程度の酸化シリコン層からなるゲ
ート絶縁層2を形成する。
ング、たとえば反応性スパッタリングにて、窒化タンタ
ル層4、体心立方格子相のタンタル層5、およびキャッ
プ層としての窒化タンタル層6を順次、成膜する。
るアルゴンの代わりに、より質量の大きいキセノンを用
いることにより、下地のゲート絶縁層2ならびにシリコ
ン層1aに欠陥あるいはダメージを与えることなく、成
膜中の層の表面にのみエネルギーを与えることが可能と
なる。すなわち、アルゴンの原子半径は0.188nm
であるのに対し、キセノンの原子半径は0.217nm
と大きく、層の中に進入しにくく、層の表面にのみ効率
よくエネルギーを与えることができる。そして、アルゴ
ンの原子量は39.95であり、キセノンの原子量は1
31.3であり、キセノンはアルゴンに比べて原子量が
大きい。そのため、キセノンは、アルゴンに比べて、層
へのエネルギーおよび運動量の伝達効率が低く、欠陥や
ダメージを作りにくいといえる。したがって、キセノン
はアルゴンに比べ、ゲート絶縁層に欠陥やダメージを与
えないで、窒化タンタル層4およびタンタル層5を形成
することができる。この傾向は、クリプトンについても
いえる。
法を採用することで、低抵抗な体心立方格子相のタンタ
ル層5が、窒化タンタル層4上に格子整合によってヘテ
ロエピタキシー成長で形成できることが確認された。窒
化タンタル層4は、タンタル層5のヘテロエピタキシー
成長およびゲート電極3の導電性などを考慮すると、そ
の膜厚は1〜50nmであることが望ましい。また、上
層の窒化タンタル層6は、ゲート電極のエッチング後の
プロセスで酸化を防ぐキャップ層としての機能を有す
る。
立方格子相のタンタル層5および窒化タンタル層6は、
大気にさらされることなく、連続的に形成されることが
好ましい。成膜の途中で、膜を大気にさらすと、水分が
不着したり膜の表面に酸化物が形成されて、好ましくな
い。
ッチング技術によりゲート電極のパターニングを行う。
電極3をマスクとして、NMOSFETには砒素イオン
(As+)を、PMOSFETには二フッ化ホウ素イオン(BF
2 +)を、1020cm-3以上の濃度でイオン注入する。N
MOSFETおよびPMOSFETの不純物拡散層を形
成する際には、逆極性の不純物イオンがドープされない
ように、レジスト層などのマスク層(図示せず)が所定
領域に形成される。
〜550℃の低温アニールを施すことにより、セルフア
ラインで不純物拡散層8a,8bを形成することができ
る。
n)法にて、酸化シリコン層を、ゲート電極3が形成さ
れたSOI基板1上に全面的に堆積した後、ドライエッ
チング法によりエッチバックを行い、サイドウォールス
ペーサ9を形成する。
タ法にて成膜し、アニールを経て不純物拡散層8a,8
bの露出部にニッケルシリサイド層10a,10bを形
成する。このような遷移金属としては、チタン(Ti)やコ
バルト(Co)等、シリサイドを作れるものであればよい。
その後、硫酸等の酸によりサイドウォール9上の未反応
の遷移金属層を除去し、セルフアラインでシリサイド層
10a,10bを形成する。
技術による配線工程を経ることにより、層間絶縁層12
および配線層13を形成し、半導体装置1000を完成
することができる。
ト絶縁層2に接する領域に窒化タンタル層4を形成する
ことで、たとえばスパッタリングによって、前記窒化タ
ンタル層4上に、ヘテロエピタキシーによって体心立方
格子相のタンタル5層を形成することができる。
に係る半導体装置の結晶構造、すなわちゲート電極の格
子整合によるヘテロエピタキシー技術、並びに本発明に
係る半導体装置および比較のための半導体装置について
求めた各種特性試験について述べる。結晶構造の解析お
よび特性試験に用いたサンプルは、以下のようである。
膜厚が57nmのSOI基板1にCMOS型半導体装置
が形成されている。そして、CMOS型半導体装置は、
ゲート絶縁層2が、膜厚3.8nmまたは5.5nmの
酸化シリコン層からなり、ゲート電極3が、ゲート絶縁
層2上に形成された膜厚5nmの窒化タンタル層4、お
よび膜厚158nmの体心立方格子相のタンタル層5を
有する。また、MOSのキャパシタンスを求めるための
サンプルとしては、上記ゲート絶縁層の代わりに、P型
シリコンからなるバルク層上に膜厚11.5nmの酸化
シリコン層を設け、この酸化シリコン層上に上記ゲート
電極と同じ膜厚を有する窒化タンタル層および体心立方
格子相のタンタル層を有するものを用いた。
のサンプルにおける窒化タンタル層を有さず、かつベー
タタンタル層から構成される他は、本発明のサンプルと
同様な構成を有する。
較用サンプルにおけるタンタル層の回折ピークを示す。
図6において、横軸は回折角度を、縦軸は強度を示す。
図6において、符号aで示すグラフは、本発明に係るサ
ンプルの結果であり、符号bで示すグラフは、比較用サ
ンプルの結果を示す。
層(ゲート絶縁層)上に高抵抗のベータタンタルが成長
しているのに対し、本発明のサンプルでは、窒化タンタ
ル層上に低抵抗の体心立方格子相(bcc)のアルファ
タンタルが成長し、ベータタンタルが成長していないて
いることがわかる。
層に影響されると考えられる。表1に、タンタルと窒化
タンタルの格子定数(d)、面方位(hkl)、および
回折角度(2θ)を示す。表1から、体心立方格子相の
アルファタンタル(bcc−Ta)の(110)面と窒
化二タンタル(TaN0.5)の(101)面が非常に近
い格子定数を有していることがわかる。両者の格子定数
のミスマッチはわずか0.68%程度である。
ンタルの界面を、透過電子顕微鏡による断面観察で確認
したところ、どちらの層も表1に示す値とほぼ同じ約
0.23nmの格子定数を持つことが判明した。透過電
子顕微鏡による断面写真を図7に示す。
窒化タンタル(TaN0.5)上に、体心立方格子相のア
ルファタンタル(bcc−Ta)が、格子整合によりヘ
テロエピタキシー成長することが確認された。これに対
し、比較用のサンプルでは、ゲート絶縁層(酸化シリコ
ン層)上にベータタンタル層が形成されていることが確
認された。
tic)C−V特性 本発明のサンプルと比較用サンプルについて、順スタテ
ックC−V特性を求めた。その結果を図8に示す。図8
において、横軸はゲート電圧を、縦軸はキャパシタンス
を示す。また、図8において、符号aで示すグラフは、
本発明に係るサンプルの結果であり、符号bで示すグラ
フは、比較用サンプルの結果を示す。
がゲート電圧の正および負で対称的なことから、両サン
プルともゲート電極に空乏化が起こっていないことがわ
かる。第2に、本発明のサンプルは、比較用サンプルに
比べてキャパシタタンスが全体的に低い。このことは、
比較用サンプルにおいては、ベータタンタルとゲート絶
縁層とが反応してキャパシタタンスが大きくなる反応層
が形成されていることを示す。したがって、本発明のサ
ンプルでは、比較用サンプルよりゲート電極、特に窒化
タンタル層が高い化学的安定性を有し、キャパシタタン
スの上昇を抑制していることがわかる。
ート絶縁層との界面における電子のバリアハイト ゲート電極を構成する窒化タンタル層をスパッタリング
によって成膜するときの窒素のガス混合割合(窒素/
(キセノン+窒素))に対する、ゲート電極とゲート絶
縁層との界面における電子のバリアハイトを求めた。そ
の結果を図9において、符号aで示す。図9において、
横軸はガス混合割合を、縦軸は電子のバリアハイトを示
す。
窒素の割合が大きくなるにつれて電子のバリアハイトも
大きくなり、混合割合が約1体積%でその値はほぼ一定
となる。このグラフaから、窒素ガスの混合割合を少な
くとも1体積%程度まで増加させることにより、窒化タ
ンタル層の仕事関数が大きくなることがわかる。
に対するしきい値電圧の変化を調べた。その結果を図1
0に示す。図10において、横軸はゲート長を、縦軸は
しきい値電圧を示す。図10において、本発明のサンプ
ルの結果は、符号a1,a2で示し、比較用サンプルの
結果は、符号b1,b2で示す。また、符号a1,b1
は、NMOSFETの結果を、符号a2,b2は、PM
OSFETの結果を示す。
用サンプルに比べて、しきい値電圧がNMOSFETお
よびPMOSFETの両者で全体的に上昇し、しきい値
電圧ゼロに対する対称性が改善されていることがわか
る。このことは、窒化タンタル層の仕事関数が、ベータ
タンタル層のそれに比べて、シリコンのミッドギャップ
エネルギーにより近似していることを示している。
形態に係る半導体装置2000およびその製造方法を、
図11〜図14を参照して説明する。本実施の形態は、
第1の実施の形態と、ゲート電極の耐酸化用のキャップ
層が、窒化タンタル層の代わりに、非晶質または多結晶
シリコン層のシリサイド層15で構成されている点で異
なる。半導体装置2000については、第1の実施の形
態に係る半導体装置1000と実質的に同じ部分には同
一符号を付して、その詳細な説明を省略する。
3は、ゲート絶縁層2に接する窒化タンタル層4、体心
立方格子相のタンタル層5、および非晶質または多結晶
シリコン層のシリサイド層15から構成されている。
1の実施の形態の半導体装置1000が有する作用効果
に加え、以下の作用効果を有する。すなわち、半導体装
置2000によれば、キャップ層がシリサイド層15か
ら構成されることで、ゲート電極3の導電性がより高く
なる。
法について、図11〜図14を参照して説明する。
0nm、比抵抗14〜26Ω・cm、面方位(100)
のP型シリコン層1aをパターニングして、素子分離の
ための溝部20を形成する。
化法により、膜厚3nm程度の酸化シリコン層からなる
ゲート絶縁層2を形成する。
ング法、たとえば反応性スパッタリングにて、窒化タン
タル層4、体心立方格子相のタンタル層5、および非晶
質または多結晶のシリコン層14を順次、成膜する。
形態と同様に、通常用いられるアルゴンの代わりに、よ
り質量の大きいキセノンを用いることにより、下地のゲ
ート絶縁層2ならびにシリコン層1aに欠陥あるいはダ
メージを与えることなく、成膜中の層の表面にのみエネ
ルギーを与えることが可能となる。
立方格子相のタンタル層5および非晶質または多結晶の
シリコン層14は、大気にさらされることなく、連続的
に形成されることが好ましい。成膜の途中で、膜を大気
にさらすと、水分が不着したり膜の表面に酸化物が形成
されて、好ましくない。
は、第1の実施の形態と同様に、窒化タンタル層4上に
格子整合によってヘテロエピタキシー成長したものであ
る。また上層のシリコン層14は、後のプロセスでシリ
サイド化され、最終的にはタンタル層5の酸化を防ぐキ
ャップ層としての機能を有する。
ッチング技術によりゲート電極のパターニングを行う。
ト電極3をマスクとして、NMOSFETには砒素イオ
ン(A s+)を、PMOSFETには二フッ化ホウ素イオン
(BF2 +)を、1020cm-3以上の濃度でイオン注入する。
NMOSFETおよびPMOSFETの不純物拡散層を
形成する際には、逆極性の不純物イオンがドープされな
いように、レジスト層などのマスク層(図示せず)が所
定領域に形成される。
〜550℃の低温アニールを施すことにより、セルフア
ラインで不純物拡散層8a,8bを形成することができ
る。次にCVD(Chemical Vapor Deposition)法に
て、酸化シリコン層を、ゲート電極3が形成されたSO
I基板1上に全面的に堆積した後、ドライエッチング法
によりエッチバックを行い、サイドウォールスペーサ9
を形成する。
タ法にて成膜し、アニールを経て不純物拡散層8a,8
bならびにシリコン層14の露出部に、ニッケルシリサ
イド層10a,10bならびに15を形成する。その
後、硫酸等の酸によりサイドウォール9上の未反応の遷
移金属層を除去し、セルフアラインでシリサイド層10
a,10b,15を形成する。
技術による配線工程を経ることにより、層間絶縁層12
および配線層13を形成し、半導体装置2000を完成
することができる。
述べたが、本発明は、その要旨の範囲内で各種の態様を
とりうる。
式的に示す断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
めた、ゲート構造のX線回折スペクトルを示す図であ
る。
写真である。
めた、ゲート電圧とキャパシタタンスとの関係を示す図
である。
めた、窒化タンタル層の成膜時のガス混合比と、ゲート
電極−ゲート絶縁層間の電子のバリアハイトとの関係を
示す図である。
求めた、ゲート長としきい値との関係を示す図である。
製造方法を示す断面図である。
を示す断面図である。
を示す断面図である。
および半導体装置を示す断面図である。
Claims (51)
- 【請求項1】 半導体層に形成された、ソース領域およ
びドレイン領域を構成する第1および第2の不純物拡散
層と、 前記第1および第2の不純物拡散層の間に形成されたチ
ャネル領域と、 少なくとも前記チャネル領域上に形成されたゲート絶縁
層と、 前記ゲート絶縁層上に形成されたゲート電極と、を含
み、 前記ゲート電極は、少なくとも前記ゲート絶縁層に接す
る領域に形成された窒化タンタル層と、該窒化タンタル
層上に形成されたタンタル層とを含む、半導体装置。 - 【請求項2】 請求項1において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が0.25〜1.0である、半導
体装置。 - 【請求項3】 請求項2において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が約0.5である、半導体装置。 - 【請求項4】 請求項1〜3のいずれかにおいて、 前記タンタル層は、体心立方格子相からなる結晶構造を
有する、半導体装置。 - 【請求項5】 請求項1〜4のいずれかにおいて、 前記タンタル層は、前記窒化タンタル層上に、格子整合
によりヘテロエピタキシー成長によって形成された、半
導体装置。 - 【請求項6】 請求項1〜5のいずれかにおいて、 前記窒化タンタル層は、1〜50nmの膜厚を有する、
半導体装置。 - 【請求項7】 請求項1〜6のいずれかにおいて、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
ャップ層を有する、半導体装置。 - 【請求項8】 請求項7において、 前記キャップ層は、TaNx、TaSixNy、TiNx、
TiAlxNy、Si、および遷移金属のシリサイドから
選択される少なくとも1種からなる、半導体装置。 - 【請求項9】 請求項1〜8のいずれかにおいて、 前記不純物拡散層の一部に、シリサイド層が形成され
た、半導体装置。 - 【請求項10】 請求項1〜9のいずれかにおいて、 前記半導体層は、SOI(Silicon On Insulator)構造
またはSON(Silicon On Nothing)構造である、半導
体装置。 - 【請求項11】 Nチャネル絶縁ゲート電界効果トラン
ジスタと、Pチャネル絶縁ゲート電界効果トランジスタ
とが混載され、 前記Nチャネル絶縁ゲート電界効果トランジスタおよび
Pチャネル絶縁ゲート電界効果トランジスタのそれぞれ
は、 半導体層に形成された、ソース領域およびドレイン領域
を構成する第1および第2の不純物拡散層と、 前記第1および第2の不純物拡散層の間に形成されたチ
ャネル領域と、 前記チャネル領域上に形成されたゲート絶縁層と、 前記ゲート絶縁層上に形成されたゲート電極と、を含
み、 前記ゲート電極は、少なくとも前記ゲート絶縁層に接す
る領域に形成された窒化タンタル層と、該窒化タンタル
層上に形成されたタンタル層を含む、相補型半導体装
置。 - 【請求項12】 請求項11において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が0.25〜1.0である、半導
体装置。 - 【請求項13】 請求項12において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が約0.5である、半導体装置。 - 【請求項14】 請求項11〜13のいずれかにおい
て、 前記タンタル層は、体心立方格子相からなる結晶構造を
有する、半導体装置。 - 【請求項15】 請求項11〜14のいずれかにおい
て、 前記タンタル層は、前記窒化タンタル層上に、格子整合
によりヘテロエピタキシー成長によって形成された、半
導体装置。 - 【請求項16】 請求項11〜15のいずれかにおい
て、 前記窒化タンタル層は、1〜50nmの膜厚を有する、
半導体装置。 - 【請求項17】 請求項11〜16のいずれかにおい
て、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
ャップ層を有する、半導体装置。 - 【請求項18】 請求項17において、 前記キャップ層は、TaNx、TaSixNy、TiNx、
TiAlxNy、Si、および遷移金属のシリサイドから
選択される少なくとも1種からなる、半導体装置。 - 【請求項19】 請求項11〜18のいずれかにおい
て、 前記不純物拡散層の一部に、シリサイド層が形成され
た、半導体装置。 - 【請求項20】 請求項11〜19のいずれかにおい
て、 前記半導体層は、SOI構造またはSON構造である、
半導体装置。 - 【請求項21】 以下の工程(a)〜(c)を含む半導
体装置の製造方法。 (a)半導体層上にゲート絶縁層を形成する工程、 (b)前記ゲート絶縁層上にゲート電極を形成する工程
であって、少なくとも前記ゲート絶縁層に接する領域に
窒化タンタル層を形成し、さらに該窒化タンタル層上に
タンタル層を形成する工程、および (c)前記半導体層に不純物を導入して、ソース領域お
よびドレイン領域を構成する第1および第2の不純物拡
散層を形成する工程。 - 【請求項22】 請求項21において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が0.25〜1.0となるように
形成される、半導体装置の製造方法。 - 【請求項23】 請求項22において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が約0.5である、半導体装置の
製造方法。 - 【請求項24】 請求項21〜23のいずれかにおい
て、 前記タンタル層は、前記窒化タンタル層上に、格子整合
によりヘテロエピタキシー成長によって形成される、半
導体装置の製造方法。 - 【請求項25】 請求項24において、 前記タンタル層は、体心立方格子相からなる結晶構造を
有する、半導体装置の製造方法。 - 【請求項26】 請求項21〜25のいずれかにおい
て、 前記窒化タンタル層は、1〜50nmの膜厚を有する、
半導体装置の製造方法。 - 【請求項27】 請求項21〜26のいずれかにおい
て、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
ャップ層が形成される、半導体装置の製造方法。 - 【請求項28】 請求項27において、 前記キャップ層は、TaNx、TaSixNy、TiNx、
TiAlxNy、Si、および遷移金属のシリサイドから
選択される少なくとも1種からなる、半導体装置の製造
方法。 - 【請求項29】 請求項21〜28のいずれかにおい
て、 前記不純物拡散層の一部に、シリサイド層が形成され
る、半導体装置の製造方法。 - 【請求項30】 請求項21〜29のいずれかにおい
て、 前記半導体層は、SOI構造またはSON構造である、
半導体装置の製造方法。 - 【請求項31】 請求項21〜30のいずれかにおい
て、 前記工程(c)において、前記不純物拡散層は、前記ゲ
ート電極をマスクとしてセルフアラインで形成される、
半導体装置の製造方法。 - 【請求項32】 請求項21〜31のいずれかにおい
て、 前記工程(c)の後に、前記ゲート電極のサイドにサイ
ドウォールスぺーサが形成される工程(e)が含まれ
る、半導体装置の製造方法。 - 【請求項33】 請求項32において、 前記工程(e)の後に、前記不純物拡散層の露出部にシ
リサイド層が形成される、半導体装置の製造方法。 - 【請求項34】 請求項21〜33のいずれかにおい
て、 前記工程(b)において、前記窒化タンタル層および前
記タンタル層は、スパッタリングによって形成される、
半導体装置の製造方法。 - 【請求項35】 請求項34において、 前記スパッタリングは、キセノンあるいはクリプトンガ
スの存在下で行われる、半導体装置の製造方法。 - 【請求項36】 請求項21〜35のいずれかにおい
て、 前記工程(a)および(b)は、連続的に行われる、半
導体装置の製造方法。 - 【請求項37】 以下の工程(a)〜(c)を含む、N
チャネル絶縁ゲート電界効果トランジスタと、Pチャネ
ル絶縁ゲート電界効果トランジスタとが混載された、相
補型半導体装置の製造方法。 (a)半導体層上にゲート絶縁層を形成する工程、 (b)前記ゲート絶縁層上にゲート電極を形成する工程
であって、少なくとも前記ゲート絶縁層に接する領域に
窒化タンタル層を形成し、さらに該窒化タンタル層上に
タンタル層を形成する工程、および (c)前記半導体層に不純物を導入して、ソース領域お
よびドレイン領域を形成する工程であって、前記Nチャ
ネル絶縁ゲート電界効果トランジスタのためのN型の第
1および第2の不純物拡散層を形成し、前記Pチャネル
絶縁ゲート電界効果トランジスタのためのP型の第1お
よび第2の不純物拡散層を形成する工程。 - 【請求項38】 請求項37において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が0.25〜1.0となるように
形成される、半導体装置の製造方法。 - 【請求項39】 請求項38において、 前記窒化タンタル層は、TaNxで表される、窒素とタ
ンタルの組成比(x)が約0.5である、半導体装置の
製造方法。 - 【請求項40】 請求項37〜39のいずれかにおい
て、 前記タンタル層は、前記窒化タンタル層上に、格子整合
によりヘテロエピタキシー成長によって形成される、半
導体装置の製造方法。 - 【請求項41】 請求項40において、 前記タンタル層は、体心立方格子相からなる結晶構造を
有する、半導体装置の製造方法。 - 【請求項42】 請求項37〜41のいずれかにおい
て、 前記窒化タンタル層は、1〜50nmの膜厚を有する、
半導体装置の製造方法。 - 【請求項43】 請求項37〜42のいずれかにおい
て、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
ャップ層が形成される、半導体装置の製造方法。 - 【請求項44】 請求項43において、 前記キャップ層は、TaNx、TaSixNy、TiNx、
TiAlxNy、Si、および遷移金属のシリサイドから
選択される少なくとも1種からなる、半導体装置の製造
方法。 - 【請求項45】 請求項37〜44のいずれかにおい
て、 前記半導体層は、SOI構造またはSON構造である、
半導体装置の製造方法。 - 【請求項46】 請求項37〜45のいずれかにおい
て、 前記工程(c)において、前記不純物拡散層は、前記ゲ
ート電極をマスクとしてセルフアラインで形成される、
半導体装置の製造方法。 - 【請求項47】 請求項37〜46のいずれかにおい
て、 前記工程(c)の後に、前記ゲート電極のサイドにサイ
ドウォールスペーサが形成される工程(e)を含む、半
導体装置の製造方法。 - 【請求項48】 請求項47において、 前記工程(e)の後に、前記不純物拡散層の露出部にシ
リサイド層が形成される、半導体装置の製造方法。 - 【請求項49】 請求項37〜48のいずれかにおい
て、 前記工程(b)において、前記窒化タンタル層および前
記タンタル層は、スパッタリングによって形成される、
半導体装置の製造方法。 - 【請求項50】 請求項49において、 前記スパッタリングは、キセノンあるいはクリプトンガ
スの存在下で行われる、半導体装置の製造方法。 - 【請求項51】 請求項37〜50のいずれかにおい
て、 前記工程(a)および(b)は、連続的に行われる、半
導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000112222A JP2001298193A (ja) | 2000-04-13 | 2000-04-13 | 半導体装置およびその製造方法 |
US09/834,993 US6646352B2 (en) | 2000-04-13 | 2001-04-12 | Gate electrode comprising body centered cubic tantalum and tantalum nitride |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000112222A JP2001298193A (ja) | 2000-04-13 | 2000-04-13 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001298193A true JP2001298193A (ja) | 2001-10-26 |
Family
ID=18624429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000112222A Withdrawn JP2001298193A (ja) | 2000-04-13 | 2000-04-13 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6646352B2 (ja) |
JP (1) | JP2001298193A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273350A (ja) * | 2002-03-15 | 2003-09-26 | Nec Corp | 半導体装置及びその製造方法 |
KR100448593B1 (ko) * | 2002-12-10 | 2004-09-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US7138339B2 (en) * | 2002-10-04 | 2006-11-21 | Seiko Epson Corporation | Method of manufacturing semiconductor device including etching a conductive layer by using a gas including SiCl4 and NF3 |
JP2008521249A (ja) * | 2004-11-23 | 2008-06-19 | マイクロン テクノロジー, インク. | スケーラブル集積論理および不揮発性メモリ |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001298192A (ja) * | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US6952040B2 (en) * | 2001-06-29 | 2005-10-04 | Intel Corporation | Transistor structure and method of fabrication |
JP2005085949A (ja) * | 2003-09-08 | 2005-03-31 | Semiconductor Leading Edge Technologies Inc | 半導体装置およびその製造方法 |
KR101356693B1 (ko) * | 2007-01-05 | 2014-01-29 | 삼성전자주식회사 | 폴리 실리콘을 포함하는 반도체 소자 및 그 제조 방법 |
US8686562B2 (en) * | 2009-08-25 | 2014-04-01 | International Rectifier Corporation | Refractory metal nitride capped electrical contact and method for frabricating same |
KR102170770B1 (ko) * | 2014-03-03 | 2020-10-28 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4000055A (en) * | 1972-01-14 | 1976-12-28 | Western Electric Company, Inc. | Method of depositing nitrogen-doped beta tantalum |
JPS61117868A (ja) | 1984-11-14 | 1986-06-05 | Toshiba Corp | 半導体装置及びその製造方法 |
JPS61127124A (ja) | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体装置 |
WO1994014198A1 (en) | 1992-12-11 | 1994-06-23 | Intel Corporation | A mos transistor having a composite gate electrode and method of fabrication |
JPH08250739A (ja) * | 1995-03-13 | 1996-09-27 | Nec Corp | 半導体装置の製造方法 |
JPH10233505A (ja) | 1997-02-21 | 1998-09-02 | Hitachi Ltd | 半導体装置の製造方法 |
JP4856297B2 (ja) | 1997-12-02 | 2012-01-18 | 公益財団法人国際科学振興財団 | 半導体装置の製造方法 |
US6225168B1 (en) | 1998-06-04 | 2001-05-01 | Advanced Micro Devices, Inc. | Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof |
US6027961A (en) | 1998-06-30 | 2000-02-22 | Motorola, Inc. | CMOS semiconductor devices and method of formation |
JP4030193B2 (ja) * | 1998-07-16 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4386978B2 (ja) | 1998-08-07 | 2009-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
TW520551B (en) * | 1998-09-24 | 2003-02-11 | Applied Materials Inc | Method for fabricating ultra-low resistivity tantalum films |
-
2000
- 2000-04-13 JP JP2000112222A patent/JP2001298193A/ja not_active Withdrawn
-
2001
- 2001-04-12 US US09/834,993 patent/US6646352B2/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273350A (ja) * | 2002-03-15 | 2003-09-26 | Nec Corp | 半導体装置及びその製造方法 |
CN100356569C (zh) * | 2002-03-15 | 2007-12-19 | 日本电气株式会社 | 半导体装置及其制造方法 |
US7564102B2 (en) | 2002-03-15 | 2009-07-21 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
US7138339B2 (en) * | 2002-10-04 | 2006-11-21 | Seiko Epson Corporation | Method of manufacturing semiconductor device including etching a conductive layer by using a gas including SiCl4 and NF3 |
KR100448593B1 (ko) * | 2002-12-10 | 2004-09-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
JP2008521249A (ja) * | 2004-11-23 | 2008-06-19 | マイクロン テクノロジー, インク. | スケーラブル集積論理および不揮発性メモリ |
Also Published As
Publication number | Publication date |
---|---|
US6646352B2 (en) | 2003-11-11 |
US20020020861A1 (en) | 2002-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1872407B1 (en) | Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled cmos devices | |
JP2978736B2 (ja) | 半導体装置の製造方法 | |
JP3974507B2 (ja) | 半導体装置の製造方法 | |
JP5511889B2 (ja) | TiC膜を含む半導体構造を形成する方法 | |
US20080105920A1 (en) | Semiconductor devices and fabrication process thereof | |
US9082877B2 (en) | Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor | |
TW200843110A (en) | Semiconductor device manufacturing method and semiconductor device | |
US8575014B2 (en) | Semiconductor device fabricated using a metal microstructure control process | |
US6593634B2 (en) | Semiconductor device and method of manufacturing the same | |
US9293554B2 (en) | Self-aligned liner formed on metal semiconductor alloy contacts | |
JP2004319952A (ja) | 半導体装置およびその製造方法 | |
JP2001298193A (ja) | 半導体装置およびその製造方法 | |
US11189724B2 (en) | Method of forming a top epitaxy source/drain structure for a vertical transistor | |
JP3313432B2 (ja) | 半導体装置及びその製造方法 | |
JP5011921B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JP3646718B2 (ja) | 半導体装置の製造方法 | |
JPH0661177A (ja) | 半導体集積回路装置およびその製造方法 | |
JP5395354B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JPH08241984A (ja) | 半導体装置の製造方法 | |
JP2004111549A (ja) | 半導体装置の製造方法 | |
JP3686247B2 (ja) | 半導体装置及びその製造方法 | |
TWI478244B (zh) | 具有經摻雜之含矽蓋層的金氧半導體裝置及其製造方法 | |
JPH08306802A (ja) | 半導体装置の製造方法 | |
JP2004221114A (ja) | 半導体装置の製造方法 | |
JP2004221113A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050316 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081217 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090213 |