KR100319889B1 - 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법 - Google Patents

이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100319889B1
KR100319889B1 KR1019990023820A KR19990023820A KR100319889B1 KR 100319889 B1 KR100319889 B1 KR 100319889B1 KR 1019990023820 A KR1019990023820 A KR 1019990023820A KR 19990023820 A KR19990023820 A KR 19990023820A KR 100319889 B1 KR100319889 B1 KR 100319889B1
Authority
KR
South Korea
Prior art keywords
conductive material
material film
facet
gate
semiconductor device
Prior art date
Application number
KR1019990023820A
Other languages
English (en)
Other versions
KR20010003511A (ko
Inventor
박정우
송원상
이길광
최태희
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990023820A priority Critical patent/KR100319889B1/ko
Publication of KR20010003511A publication Critical patent/KR20010003511A/ko
Application granted granted Critical
Publication of KR100319889B1 publication Critical patent/KR100319889B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

이방성 패시트를 갖는 도전성 물질막을 구비하는 반도체 장치 및 그 제조방법이 개시되어 있다. 본 발명은 기판, 상기 기판 상에 형성된 게이트 적층물, 상기 게이트 적층물의 측면에 형성된 게이트 스페이서 및 상기 게이트 적층물 사이의 기판 상에 도전성 물질막을 구비하는 반도체 장치에 있어서, 상기 도전성 물질막은 상기 게이트 적층물에 수직한 방향의 패시트는 적고 상기 게이트 적층물에 평행한 방향의 패시트는 큰 것을 특징으로 하는 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치 및 그 제조방법을 제공한다. 이와 같이 상기 도전성 물질막은 이방성 패시트를 갖기 때문에 그 사이의 종횡비가 작아진다. 따라서, 후속 도전성 물질막 사이를 채우는 층간 절연막 매립공정에서 상기 도전성 물질막 사이의 층간 절연막에 씸(seam)과 같은 결함이 형성되는 것을 방지할 수 있고 그 결과 반도체 장치의 수율을 높일 수 있는 잇점이 있다.

Description

이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조방법{Semic onductor device comprising a material film having an anisotropic facet and mehtod for fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화되면서 반도체 소자들간의 간격 및 각 반도체 소자들이 형성될 수 있는 영역이 급격히 좁아지고 있다. 따라서, 반도체 장치의 고집적화화 함께 대두되는 문제가 정렬마진을 확보하는 것이다. 또한, 반도체 장치를 고집적화 시키면서 동시에 장치의 동작을 고속화하는 것이 필요한데, 고집적화로 인해 소자와 기판 및 소자들간의 물리적 접촉면적은 더욱 작아져서 소자들간 및 소자와 기판사이의 접촉 저항이 높아지는 문제가 있다. 따라서, 고집적화와 함께 대두되고 있는 문제가 장치의 고속화를 위한 접촉저항을 감소시키는 것이다. 이와 함께, 반도체 장치의 고집적화는 소자들간의 간격을 좁게할 뿐만 아니라 구성하는 물질막을 박막화하므로 전기적 신호의 흐름이 정상적인 경로에서 벗어날 가능성을 높인다.곧, 누설 전류를 증가시키는 문제가 있다. 따라서, 반도체 장치를 고집적화하기 위해서는 공정의 정렬 마진 확보(예컨대, 콘택 정렬 마진 확보), 접촉 저항의 감소 및 누설전류의 감소 등이 선결되어야 한다.
이하, 도 1 내지 도 4를 참조하여 종래 기술에 의한 콘택 패드를 구비하는 반도체 장치 및 그 제조방법을 단계별로 설명한다.
도 1은 종래 기술을 적용하여 형성한 DRAM 셀의 개략적 레이아웃이다. 여기서, 참조번호 8은 반도체 기판을 나타내고, 10은 활성영역을, 12는 활성영역(10) 사이의 필드영역에 채워진 소자분리막(12)을 나타낸다. 또한, 참조번호 14는 게이트 스페이서를, 16은 게이트 라인을 각각 나타낸다.
도 2의 (a)도는 도 1을 X-X'방향으로 자른 단면도로써, 반도체 기판(8)의 필드영역에 트랜치(11)가 형성되어 있고, 상기 트랜치(11)에 소자분리막(12)이 채워져 있다. 또한, 상기 반도체 기판(8) 상에 게이트 라인이 형성되어 있고, 그 측벽에 게이트 스페이서(14)가 형성되어 있다. 상기 게이트 라인은 순차적으로 형성된 게이트 산화막(16a), 게이트 도전층(16b), 게이트 실리사이드층(16c) 및 게이트 보호막(16d)으로 구성되어 있다.
도 2의 (b)도는 도 1을 Y-Y'방향 즉, 게이트 라인(16) 사이를 상기 게이트 라인(16)과 나란하게 자른 단면도이다. 따라서, 상기 게이트 라인(16)은 도시되지 않는다. 0.17㎛정도의 간격으로 형성된 트랜치(11)와 상기 트랜치(11)에 채워진 소자분리막(12)이 도시되어 있다.
도 3은 상기 게이트 라인(16)이 형성된 반도체 기판(8) 상에 콘택 패드(18)를 형성한 후의 결과물의 단면도로써, (a)도는 X-X'방향으로, (b)도는 Y-Y'방향으로 각각 자른 단면도이다.
도 3의 (a)도를 참조하면, 콘택 패드(18)는 게이트 라인 위로 확장되어 있는데, 이러한 콘택 패드(18)는 상기 반도체 기판(8) 상에 상기 게이트 라인을 덮는 도전층(미도시)을 형성한 다음, 자기 정렬적 사진 및 식각공정으로 상기 도전층을 패터닝함으로써 형성된다.
도 3의 (b)도를 참조하면, 상기 콘택 패드(18)는 상기 트랜치(11) 사이의 반도체 기판(8)의 전면에 형성되어 있다.
이후, 상기 콘택 패드(18)의 전면에 상기 콘택 패드(18) 사이를 채우는 층간 절연막(미도시)를 형성하고, 상기 층간 절연막에 상기 콘택 패드(18)를 노출시키는 BC(Barried Contact)홀을 형성한다.
그런데, 상기 콘택 패드(18) 및 콘택패드(18) 간의 간격은 반도체 장치의 고집적화에 따라 디자인 룰이 엄격해지면서 좁아지게 된다. 그리고 자기정렬적인 콘택을 형성하기 위해서는 사진/식각공정과 콘택 매립 공정 및 평탄화 공정등 많은 공정을 거쳐야 한다.
이러한 단점을 극복하기 위해, 종래 기술은 기판 상으로 돌출된 형태의 소오스 및 드레인(eraised source/drain)을 구비하는 반도체 장치를 제공한다.
예를 들면, 상기의 종래 기술은 H. Koga등에 의한 것으로 1997 IEDM 97, 25∼28에 'Two-Demensional Boardless Contact Pad Technology for a 0.135㎛24-Gigabit DRAM Cell'의 제목으로 개시되어 있다.
여기서, H.Koga등은 UHV-CVD방법을 이용하여 Si1-XGex(0.0≤x≤0.3) 박막을 선택적으로 형성하는 방법을 개시하고 있는데, 상기 UHV-CVD를 이용한 선택적 에피텍셜 성장법은 T. Tastumi등에 의해 Crystal Growth, Vol. 120, (1992) 275∼278에 'Selective Epitaxial Growth by UHV-CVD using Si2H6and Cl2'의 제목으로 개시되어 있다.
H. Koga등은 상기 단점을 해소하기 위한 방안으로써, 실리콘(Si)에 0.3%정도의 게르마늄(Ge)을 첨가하여 선택적으로 에피텍셜 성장시키는 방법을 제안하고 있다. 이 방법을 이용하는 경우, 콘택 패드는 선택적 에피텍셜 성장, 층간 절연막 형성 및 평탄화 공정으로 형성되므로 기존의 사진/식각공정을 이용하는 방법에 비해 공정이 단순화 된다.
그러나, 이 경우에도 반도체 장치의 고집적화나 디자인 룰의 엄격 적용에 따라 층간 절연막을 매립하는 과정에 문제점이 노출된다.
구체적으로 설명하면, 도 4에 도시된 바와 같이, 콘택 패드(18)를 선택적 에피텍셜 성장법으로 형성한 다음에, 상기 콘택 패드(18)가 형성된 결과물 전면에 상기 콘택 패드(18) 사이를 채우는 층간 절연막(20)을 형성하는 공정과 상기 층간 절연막(20)의 전면을 상기 콘택 패드(18)가 노출될 때 까지 평탄화하는 공정이 연속적으로 진행된다.
그런데, 디자인 룰이 작아져서, 상기 콘택 패드(18) 사이의 간격, 즉 BC홀 사이의 간격이 좁아지는 경우, 상기 콘택 패드(18) 자체는 물론, 그 사이의 종횡비(aspect ratio)도 급격히 증가하게 된다. 이에 따라, 상기 콘택 패드(18) 사이를 채우는 상기 층간 절연막(20)에 결함(22)이 형성된다. 이 결과, 반도체 장치의 수율이 감소될 수 있다. 상기 결함(22)의 일예는 씸(seam)이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 선택적 에피텍셜 성장법으로 형성된 물질막 사이의 종횡비를 줄인 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 제조방법을 제공함에 있다.
도 1은 종래 기술에 의한 게이트 스페이서가 형성된 셀 레이 아웃도이다.
도 2의 (a) 및 (b)도는 각각 도 1을 X-X' 및 Y-Y'방향으로 자른 단면도이다.
도 3의 (a) 및 (b)도는 각각 도 1을 X-X' 및 Y-Y'방향으로 자른 단면도로써 게이트 전극 사이에 콘택 패드를 형성한 후의 단면도이다.
도 4는 종래 기술에 의한 반도체 장치의 단면도를 나타낸 단면도이다.
도 5는 본 발명의 실시예에 의한 이방성 패시트를 갖도록 형성된 도전성 물질막을 구비하는 반도체 장치의 셀 레이 아웃도이다.
도 6은 도 5를 6-6'방향을 따라 자른 단면도이다.
도 7은 도 5를 7-7'방향을 따라 자른 단면도이다.
도 8은 본 발명의 실시예에 의한 이방성 패시트를 갖는 박막 형성방법을 단계별로 나타낸 블록도이다.
*도면의 주요 부분에 대한 부호설명*
40:기판. 42:활성영역.
43:트랜치. 44:소자분리막.
46:게이트 라인. 48:게이트 스페이서.
50:도전성 물질막.
46a:게이트 하부 절연막. 46b:게이트 도전층.
46c:게이트 실리사이드층. 46d:게이트 상부 절연막.
60, 62, 64, 66 및 68:제1 내지 제5 단계.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판 상에 형성된 게이트 적층물; 상기 게이트 적층물의 측면에 형성된 게이트 스페이서; 및 상기 게이트 적층물 사이의 기판 상에 도전성 물질막을 구비하는 반도체 장치에 있어서, 상기 도전성 물질막은 상기 게이트 적층물에 수직한 방향의 패시트와 게이트 적층물에 평행한 방향의 패시트가 다른 것을 특징으로 하는 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치를 제공한다.
본 발명의 실시예에 의하면, 상기 도전성 물질막은 실리콘막(Si) 및 실리콘 게르마늄막(SiGe)이다.
본 발명의 실시예에 의하면, 상기 도전성 물질막은 기판 상으로 돌출된 소오스 및 드레인이다.
또한, 본 발명의 다른 실시예에 의하면, 상기 도전성 물질막은 기판의 소오스 및 드레인 영역과 접촉되는 콘택패드이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판 상에 형성된 게이트 적층물; 상기 게이트 적층물의 측면에 형성된 게이트 스페이서; 및 상기 게이트 적층물 사이의 기판 상에 도전성 물질막을 구비하는 반도체 장치의 제조방법에 있어서,
상기 도전성 물질막은 UHV-CVD 챔버를 이용하여 선택적 에피텍셜 성장법으로 형성하되, 이방성 패시트(facet)를 갖는 조건하에서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명의 실시예에 의하면, 상기 도전성 물질막은 상기 게이트 적층물과 수직한 방향으로는 패시트가 적게 형성하고, 상기 게이트 적층물과 평행한 방향으로는 패시트가 크게 형성한다.
본 발명의 실시예에 의하면, 상기 도전성 물질막은 상기 UHV-CVD 챔버에서 형성하되, 수소, 실리콘 또는 게르마늄를 포함하는 수소 화합물 및 염소를 소정의 비율로 혼합한 소오스 가스를 플로우시키면서 1×10-3토르∼1×10-7토르(Torr)정도의 압력을 유지하는 조건하에서 형성한다.
본 발명의 실시예에 의하면, 상기 게이트 스페이서는 SiO2, SiOXN1-X, 또는S3iN4를 사용하여 형성한다.
본 발명의 실시예에 의하면, 상기 실리콘 또는 게르마늄을 포함하는 수소 화합물은 실란(SiH4), 디 실란(Si2H6) 및 사 수소화 게르마늄(GeH4)이다.
본 발명에 의한 반도체 장치 및 그 제조방법은 이방성 패시트를 갖도록 형성된 도전성 물질막을 구비한다. 이 결과, 상기 도전성 물질막은 위쪽으로 가면서 그 사이의 개구부가 넓어지게 된다. 즉, 도전성 물질막의 위쪽으로 갈수록 또는 게이트 적층물의 상단으로 갈수록 도전성 물질막 사이의 간격은 넓어지게 된다. 이것은 상기 도전성 물질막이 이방성 패시트를 갖도록 선택적으로 성장된 결과로써 상기 도전성 물질막 사이의 종횡비가 작다는 것을 의미한다. 따라서, 후속 도전성 물질막 사이를 채우는 층간 절연막 매립공정에서 상기 도전성 물질막 사이의 층간 절연막에 씸(seam)과 같은 결함이 형성되는 것을 방지할 수 있고 그 결과 반도체 장치의 수율을 높일 수 있는 잇점이 있다.
이하, 본 발명의 실시예에 의한 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 그리고 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 또한, 도면상에서 동일한부호는 동일한 요소를 지칭한다.
첨부된 도면들 중, 도 5는 본 발명의 실시예에 의한 이방성 패시트를 갖는 도전성 물질막을 구비하는 반도체 장치의 셀 레이 아웃도이고, 도 6은 도 5를 6-6'방향을 따라 자른 단면도이며, 도 7은 도 5를 7-7'방향을 따라 자른 단면도이다. 그리고 도 8은 본 발명의 실시예에 의한 이방성 패시트를 갖는 박막 형성방법을 단계별로 나타낸 블록도이다.
먼저, 도 5 내지 도 7을 참조하여 본 발명의 실시예에 의한 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치를 설명한다.
도 5를 참조하면, 참조번호 40은 기판이고, 42는 활성영역이며, 44는 상기 활성영역(42) 사이의 필드영역에 형성된 소자분리막이다. 참조번호 46은 기판(42)의 활성영역(42)과 소자분리막(44)을 지나는 게이트 라인이고, 48은 상기 게이트 라인(46)의 측면에 형성된 게이트 스페이서이다. 참조번호 50은 이방성 패시트를 갖는 도전성 물질막이다. 상기 도전성 물질막(50)은 상기 게이트 라인(46) 사이의 기판(40)의 전면과 그에 인접한 상기 소자분리막(44)의 일부 영역 상에 덮혀 있다.
도 6을 참조하면, 상기 기판(40), 곧 반도체 기판에 트랜치(43)가 형성되어 있고, 상기 트랜치(43)에 소자분리막(44)이 형성되어 있다. 상기 소자분리막(44)을 포함하는 기판(40) 상에 게이트 라인(46)이 형성되어 있다. 상기 게이트 라인(46)은 다수의 물질막이 적층된 게이트 적층물이다. 즉, 상기 기판(40) 상에 게이트 절연막(46a), 게이트 도전층(46b), 게이트 실리사이드층(46c) 및 게이트 보호막(46d)이 순차적으로 적층되어 이루어진 것이다. 상기 게이트 라인(46)의 측면에 게이트 스페이서(48)가 형성되어 있다. 상기 게이트 스페이서(48)는 SiO2막 SiOXN1-X막 또는 S3iN4막이다. 상기 게이트 라인(46) 사이의 기판(40) 상에 도전성 물질막(50)이 형성되어 있다. 상기 도전성 물질막(50)은 소오스 또는 드레인으로 사용된다. 상기 도전성 물질막(50)은 다른 부재로 사용될 수도 있다.
예를 들면, 본 발명의 다른 실시예에서 상기 도전성 물질막(50)은 콘택 패드로 사용될 수 있는데, 이때는 상기 게이트 라인(46)보다 높이 돌출된다.
도 7을 참조하면, 상기 도전성 물질막(50)의 다른 측면을 볼 수 있는데, 상기 도전성 물질막(50)의 저면의 가장자리는 인접한 소자분리막(44) 상에까지 확장되어 있다. 그리고 위로 갈수록 폭은 좁아진다. 곧, 상기 도전성 물질막(50)의 측면은 위로부터 아래로 완만한 기울기를 갖고 있다. 상기 도전성 물질막(50)의 상단으로 갈수록 폭이 좁아지므로 상기 도전성 물질막(50) 사이의 폭은 반대로 넓어진다. 다시 말하면, 상기 도전성 물질막(50)의 저면 사이는 제1 폭(W1)이지만, 상단 사이는 제2 폭(W2)이다. 상기 제2 폭(W2)이 상기 제1 폭(W1)보다 크다는 것은 도면으로부터 명백하다. 이와 같이, 상기 도전성 물질막(50) 사이의 개구부는 상기 도전성 물질막(50)의 상단으로 갈수록 넓어지므로 상기 도전성 물질막(50) 뿐만 아니라 상기 도전성 물질막(50) 사이의 종횡비도 작아지게 된다. 이와 같은 결과로 인해, 상기 도전성 물질막(50)이 형성된 기판(40)의 전면에 상기 도전성 물질막(50) 사이를 채우는 층간 절연막(미도시)을 형성하는 경우, 상기 도전성 물질막(50) 사이의 층간 절연막에 종래의 씸(seam)과 같은 결함이 형성되지 않는다. 참조부호 d는 소자분리막(44) 사이의 간격을 나타낸다. 디자인 룰이 작아질수록 상기 간격(d)은 좁아지지만, 상기 도전성 물질막(50)의 특성으로 인해, 그 사이에 채워지는 층간 절연막에는 결함이 형성되지 않음을 알 수 있다.
상기 도 6 및 도 7에 도시한 바와 같이, 상기 도전성 물질막(50)은 상기 게이트 라인(46)에 수직한 방향에서 볼 때와 게이트 라인(46)과 나란한 방향에서 볼 때 서로 다른 모습을 하고 있는데, 이와 같은 결과는 상기 도전성 물질막(50)이 상기한 바와 같이 선택적 에피텍셜 성장법으로 형성된 물질막이지만 그 패시트(facet)가 방향에 따라 다르기 때문이다. 즉, 이방성 패시트를 갖기 때문이다.
구체적으로, 도 5를 참조하여 설명하면, 상기 도전성 물질막(50)은 6-6'방향즉, 상기 게이트 라인(46)에 수직한 방향으로는 적은 패시트를 갖도록 형성된 반면, 7-7'방향 즉, 상기 게이트 라인(46)과 나란한 방향으로는 큰 패시트를 갖도록 성장된 물질막이다. 따라서, 6-6'방향에서 보았을 때는 도 6에서 도시한 바와 같이 저면과 상단이 균일한 폭을 갖도록 성장된 도전성 물질막을 볼 수 있으나, 7-7'방향에서 보았을 때는 도 7에 도시한 바와 같이 상단으로 갈수록 폭이 작아지는 도전성 물질막을 볼 수 있게 된다.
계속해서, 상기한 이방성 패시트를 갖는 도전성 물질막(50)을 구비하는 반도체 장치의 제조방법을 상세하게 설명한다.
도 8을 참조하면, 제1 단계(60)는 게이트 라인을 형성하는 단계이다. 상기제1 단계(60)에서 형성하는 게이트 라인은 도 6에 도시한 바와 같다.
구체적으로, 기판(40)을 활성영역과 필드영역으로 설정한 후, 상기 필드영역에 트랜치(43)를 형성하고, 상기 트랜치(43)에 소자분리막(44)을 형성한다. 상기 소자분리막(44)이 형성된 기판(40) 상에 게이트 적층물, 곧 게이트 절연막(46a), 게이트 도전층(46b), 게이트 실리사이드층(46c) 및 게이트 보호막(46d)을 순차적으로 형성한다. 이때, 상기 게이트 절연막(46a)은 실리콘 산화막으로 형성하고, 상기 게이트 도전층(46b)은 폴리 실리콘층으로 형성하며, 상기 게이트 실리사이드층(46c)은 금속 실리사이드층, 예컨대 티타늄 또는 텅스텐 실리사이드층으로 형성한다. 그리고 상기 게이트 보호막(46d)은 실리콘 산화막이나 고온 열 산화막(HT0)등으로 형성한다. 이어서, 사진 및 식각공정으로 상기 게이트 적층물들을 역순으로 패터닝한다. 이 결과, 도 6에 도시한 바와 같은 게이트 라인(46)이 형성된다.
제2 단계(62)는 도 6에 도시한 바와 같은 게이트 스페이서(48)를 형성하는 단계이다.
이를 위해, 상기 게이트 라인(46)이 형성된 결과물 전면에 절연막(미도시)을 형성한다. 상기 절연막은 SiO2, SiOXN1-X,(0≤x≤1) 또는 S3iN4를 사용하여 형성하는 것이 바람직하다. 상기 절연막의 전면을 이방성식각하면, 식각 성질에 의해 상기 게이트 라인(46)의 측면에 게이트 스페이서(48)가 형성된다.
이후, 제3 내지 제5 단계(64, 66 및 68)는 상기 기판(40) 상에 상기한 이방성 패시트를 갖는 도전성 물질막(50)을 형성하는 단계이다.
먼저, 제3 단계(64)에서 상기 게이트 스페이서(48)가 형성된 상기 기판(40)을 UHV-CVD(Ultra High Vacuum CVD)챔버에 로딩한다. 상기 UHV-CVD 챔버는 고온(600℃∼850℃)으로 유지되고 베이스 압력이 5×10-9토르(Torr)인 챔버이다.
제4 단계(66)는 상기 UHV-CVD챔버의 압력범위를 조절하는 단계이다.
구체적으로, 상기 기판(40)을 로딩한 다음, 상기 UHV-CVD챔버의 압력을 1×10-3토르∼1×10-7토르정도의 범위로 유지한다.
제5 단계(68)는 상기와 같은 조건의 UHV-CVD 챔버에 소오스 가스를 공급하는 단계이다.
구체적으로, 수소(H2), 실리콘 또는 게르마늄을 포함하는 수소 화합물 및 염소(Cl2)를 소정의 비율로 혼합한 소오스 가스를 상기 UHV-CVD챔버에 플로우시킨다. 상기 실리콘 또는 게르마늄을 포함하는 수소 화합물은 실란(SiH4), 디 실란(Si2H6) 및 사 수소화 게르마늄(GeH4)이다.
상기 조건의 UHV-CVD챔버에 상기 소오스 가스를 플로우시키면, 상기 게이트 라인(46) 사이의 기판(40)의 전면에 선택적 에피텍셜 성장되지만, 이방성 패시트를 갖는 도전성 물질막, 곧 도 5를 참조하면, 상기 게이트 라인(46)에 수직한 방향(6-6'방향)으로는 적은 패시트를 갖는 반면, 게이트 라인(46)과 평행한 방향(7-7'방향)으로는 큰 패시트를 갖는 도전성 물질막(50)이 형성된다. 따라서, 도 7에 도시한 바와 같은 특징을 갖는 도전성 물질막(50)이 형성되므로 그 사이의 종횡비는낮아지게 된다. 상기 도전성 물질막(50)은 실리콘-게이트층(SiGe)으로 형성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 이방성 패시트를 갖는 도전성 물질막을 상기 돌출된 소오스 및 드레인 또는 콘택 패드로만 한정하지 않고 높은 종횡비를 갖는 다른 부재를 대체하는데 사용할 수도 있고, 상기 UHV-CVD챔버를 이용하여 상기 도전성 물질막을 형성하는 공정의 조건을 다르게 할 수도 있을 것이 명백하다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 이방성 패시트를 갖도록 형성된 도전성 물질막을 구비하는 반도체 장치와 그 제조방법을 제공한다. 상기 도전성 물질막은 위쪽으로 가면서 그 사이의 개구부가 넓어지는 모양을 갖는다. 즉, 도전성 물질막의 위쪽으로 갈수록 또는 게이트 적층물의 상단으로 갈수록 도전성 물질막의 폭은 작아지는 반면 그 사이의 간격은 넓어진다. 이것은 상기 도전성 물질막이 이방성 패시트를 갖도록 선택적으로 성장된 결과로써 상기 도전성 물질막 사이의 종횡비가 작다는 것을 의미한다. 따라서, 후속 도전성 물질막 사이를 채우는 층간 절연막 매립공정에서 상기 도전성 물질막 사이의 층간 절연막에 씸(seam)과 같은 결함이 형성되는 것을 방지할 수 있고 그 결과 반도체 장치의 수율을 높일 수 있는 잇점이 있다.

Claims (5)

  1. 기판;
    상기 기판 상에 형성된 게이트 적층물;
    상기 게이트 적층물의 측면에 형성된 게이트 스페이서; 및
    상기 게이트 적층물 사이의 기판 상에 도전성 물질막을 구비하는 반도체 장치에 있어서,
    상기 도전성 물질막은 상기 게이트 적층물에 수직한 방향의 패시트는 적고 상기 게이트 적층물에 평행한 방향의 패시트는 큰 것을 특징으로 하는 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 도전성 물질막은 실리콘막(Si) 및 실리콘 게르마늄막(SiGe)으로써, 소오스 및 드레인인 것을 특징으로 하는 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 도전성 물질막은 실리콘-게르마늄막으로써 상기 기판과 접촉되는 콘택패드인 것을 특징으로 하는 이방성 패시트(facet)를 갖는 물질막을 구비하는 반도체 장치.
  4. 기판;
    상기 기판 상에 형성된 게이트 적층물;
    상기 게이트 적층물의 측면에 형성된 게이트 스페이서; 및
    상기 게이트 적층물 사이의 기판 상에 형성된 도전성 물질막을 구비하는 반도체 장치의 제조방법에 있어서,
    상기 도전성 물질막은 선택적 에피텍셜 성장법으로 형성하되, 상기 도전성 물질막의 패시트(facet)가 상기 게이트 적층물에 수직한 방향으로는 적고 상기 게이트 적층물에 평행한 방향으로는 크게되는 이방성 패시트(facet) 조건하에서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서, 상기 도전성 물질막은 상기 UHV-CVD 챔버에서 형성하되, 수소, 실리콘 또는 게르마늄를 포함하는 수소 화합물 및 염소를 소정의 비율로 혼합한 소오스 가스를 플로우시키면서 1×10-3토르∼1×10-7토르(Torr)정도의 압력을 유지하는 조건하에서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019990023820A 1999-06-23 1999-06-23 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법 KR100319889B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990023820A KR100319889B1 (ko) 1999-06-23 1999-06-23 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990023820A KR100319889B1 (ko) 1999-06-23 1999-06-23 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20010003511A KR20010003511A (ko) 2001-01-15
KR100319889B1 true KR100319889B1 (ko) 2002-01-10

Family

ID=19594722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990023820A KR100319889B1 (ko) 1999-06-23 1999-06-23 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100319889B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
KR100434698B1 (ko) * 2001-09-05 2004-06-07 주식회사 하이닉스반도체 반도체소자의 선택적 에피성장법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03198341A (ja) * 1989-12-26 1991-08-29 Nec Corp 電極ラインの形成方法
KR19980025081A (ko) * 1996-09-27 1998-07-06 가네꼬 히사시 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03198341A (ja) * 1989-12-26 1991-08-29 Nec Corp 電極ラインの形成方法
KR19980025081A (ko) * 1996-09-27 1998-07-06 가네꼬 히사시 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR20010003511A (ko) 2001-01-15

Similar Documents

Publication Publication Date Title
JP3860672B2 (ja) トランジスタの製造方法およびその製造方法によって製造されたトランジスタ
KR100578818B1 (ko) 핀 전계 효과 트랜지스터 및 이의 형성 방법
US7045409B2 (en) Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
US5753555A (en) Method for forming semiconductor device
US5372966A (en) Method of making semiconductor device
US7705401B2 (en) Semiconductor device including a fin-channel recess-gate MISFET
US20100065917A1 (en) Semiconductor device and method of manufacturing the same
KR20040077289A (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
US20070257324A1 (en) Semiconductor Devices Having Gate Structures and Contact Pads that are Lower than the Gate Structures
KR100598098B1 (ko) 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법
KR100316578B1 (ko) 반도체 장치 및 그 반도체 장치의 제조 방법
WO2024027333A1 (zh) 半导体结构及其形成方法
KR20020059469A (ko) 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법
US6737688B2 (en) Method for manufacturing semiconductor device
US20080111197A1 (en) Semiconductor device including a misfet having divided source/drain regions
KR100319889B1 (ko) 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법
KR100373709B1 (ko) 반도체 소자 및 그 제조 방법
KR20050087541A (ko) 핀형 전계 효과 트랜지스터 및 이의 제조 방법
KR100257068B1 (ko) 반도체소자및그의제조방법
JPH0582637A (ja) 半導体装置
KR0171978B1 (ko) 반도체 소자의 제조방법
JP3563849B2 (ja) 半導体装置及びその製造方法
KR970005167B1 (ko) 반도체장치 및 그 제조방법
JP2024521863A (ja) 半導体構造及びその製造方法
KR20010073705A (ko) 선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061128

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee