KR970005167B1 - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR970005167B1 KR970005167B1 KR1019930019947A KR930019947A KR970005167B1 KR 970005167 B1 KR970005167 B1 KR 970005167B1 KR 1019930019947 A KR1019930019947 A KR 1019930019947A KR 930019947 A KR930019947 A KR 930019947A KR 970005167 B1 KR970005167 B1 KR 970005167B1
- Authority
- KR
- South Korea
- Prior art keywords
- axis direction
- silicon
- patterns
- interval
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 48
- 239000010703 silicon Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010953 base metal Substances 0.000 abstract 2
- 238000000992 sputter etching Methods 0.000 abstract 1
- 238000005520 cutting process Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용없음
Description
제1도 내지 제3a-b도는 종래방법에 의한 종형 게이트전극 배선의 연결방법을 설명하기 위한 도면들.
제4도는 종래방법에 의해 제조된 종형 게이트전극 배선의 개략적인 사시도.
제5도는 본 발명에 의해 제조된 종형 게이트전극 배선의 개략적인 사시도.
제6도는 본 발명에 의한 실리콘 필라의 평면도.
제7a-b도 내지 제9a-b도는 본 발명에 의한 종형 게이트전극 배선의 연결방법을 설명하기 위한 단면도들.
제10도는 본 발명에 의해 제조된 종형 게이트전극 배선의 평면도.
* 도면의 주요부분에 대한 부호의 설명
100,10 : 실리콘기판 120,14 : 실리콘 필라
122,16 : 게이트산화막 124,18 : 게이트용 도전층
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 종형 트랜지스터에서 게이트전극 배선의 연결방법에 관한 것이다.
VLSI소자의 집적도를 증가시키기 위해서, 평면(planar)트랜지스터에서는 채널의 길이와 폭을 모두 축소해야 한다. 그러나, 이 경우, 쇼트-채널 효과(short-channel effect)와 같은 문제를 야기하여 트랜지스터의 구동력 및 신뢰성을 저하시키게 된다.
따라서, 평면 트랜지스터의 한계를 극복할 수 있는 종형(vertical)트랜지스처가 개발되었는데, 그 중에서 1988년 IEDM에 실린 논문, High Performance COMS Surrounding Gate Trasistor (SGT) for Ultra High Denisty LSls(H. TAKATO et al.)은 실리콘 필라(pillar)를 게이트전극이 둘러싸는 구조의 종형 트랜지스터(이하, SGT라 한다)를 제안하였다.
게이트, 소오스, 및 드레인이 종형으로 배열되는, 상기 SGT는 실리콘 필라를 채널영역으로 이용하며, 게이트의 길이를 상기 필라의 높이로 조절하기 때문에 트랜지스터의 전기적 특성을 악화시키지 않으면서 소자의 집적도를 증가시킬 수 있다. 또한, 상기 필라의 측벽을 모두 채널영역으로 이용하기 때문에, 유효 채널 폭(width)이 증가하여 평면 트랜지스터보다 우수한 구동력을 얻을 수 있다.
상술한 바와 같이 종형 트랜지스터는 소자의 집적도를 현저하게 증가시킬 수 있으나, 게이트전극 배선의 연결방법이 용이하지 않기 때문에 현재로서는 제품에 적용하기가 어려운 실정이다.
제1도 내지 제3a-b도는 상기 SGT에서의 게이트전극 배선의 연결방법을 설명하기 위한 도면들이다.
제1도를 참조하면, 사진식각공정에 의해 실리콘기판(100)을 부분적으로 식각함으로써, 소정간격으로 분리되는 다수의 실리콘 필라(120)들을 형성한다. 이어서, 상기 실리콘 필라(120)들이 형성된 기판(100)상에, 200Å정도의 두께를 갖는 게이트산화막(122)을 형성한 다음, 게이트전극으로 이용될 도전층(124)으로, 예컨대 N+로 도우프된 폴리실리콘을 상기 게이트산화막(122)상에 침적한다.
제2도는 참조하여, 상기 필라(120)들 사이에 게이트 전극을 연결하기 위하여 상기 도전층(124)이 형성된 결과물 상에 사진공정을 행함으로써, 상기 필라(120)들 상부의 도전층을 노출시키는 포토레지스트 패턴(130)을 형성한다.
제3a도 및 그 평면도인 제3b도를 참조하면, 상기 포토레지스트패턴(130)을 마크로 하여 상기 도전층(124)의 노출된 부분, 즉 상기 필라(120)들의 표면에 형성된 제2부분(제3b도의 참조부호 124b)을 이방성식각으로 제거한다. 따라서, 상기 필라(120)들의 측벽에 스페이서(spacer)부분(125a)와 상기 스페이서 부분(125a)을 서로 연결하는 연결부(125c)로 이루어진 게이트전극(W)이 형성된다. 여기서, 편의상 상기 게이트산화막(122)은 도3b에 도시하지 않았다.
제4도는 상기한 방법에 의해 제조된 종형 게이트전극 배선의 개략적인 사시도이다. 상기 제4도에 도시된 바와같이, 종래의 종형 트랜지스터는 실리콘 필라(120)의 측벽을 둘러싸는 스페이서 부분(125a)과 연결부(125b)에 의해 게이트전극(W)이 형성된다.
상술한 종래방법에 의하면, 상기 게이트전극(W)을 형성할 때에 1회의 사진식각공정이 필요하다. 또한, 메모리셀의 사이즈가 축소됨에 따라, 상기 필라(120) 측벽의 스페이서 부분(125a)을 형성하기가 어렵다. 그리고, 필라(120)의 높이가 증가할수록 양호한 단차 도포성을 갖는 도전층(124)을 형성하기가 어렵기 때문에 게이트전극(W)이 서로 연결되지 않는 문제가 발생할 수 있다.
따라서, 본 발명은 간단한 방법으로 종형의 전극배선층을 용이하게 연결할 수 있는 반도체장치를 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 상기 목적을 달성하기에 적합한 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, X축 방향으로 제1간격을 두고 일렬로 형성되고, 상기 X축 방향 패턴들; 및 상기 패턴들의 측벽을 둘러싸면서, 상기 Y축 방향의 상기 패턴들 사이의 공간에 매립되어 상기 Y방향으로는 서로 연결되고 상기 X축 방향으로는 서로 연결되지 않는 도전성 구조물을 구비하는 것을 특징으로 하는 반도체장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 평면상의 X축 방향으로는 제1간격을 가지고, 상기 X축 방향에 수직인 Y축 방향으로는 상기 제1간격보다 좁은 제2간격을 가지도록 패턴들을 형성하는 단계; 상기 패턴들이 형성된 결과물상에 도전성 물질을 침적하여 상기 패턴들 사이의 Y축 방향의 공간은 매립하고, X축 방향의 공간에는 그루브를 갖는 도전층을 형성하는 단계; 및 상기 도전층을 이방성 식각하여, 상기 패턴들을 각각 둘러싸고, 상기 Y축 방향으로는 상호 연결되고, 상기 X축 방향으로는 상호 분리되고, 상기 Y축 방향의 상기 패턴들 사이의 공간을 매립하는 도전성 구조물을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 패턴들은 실리콘 기판을 식각하여 형성된 실리콘 필라들이 되며, 상기 실리콘 필라들이 상부에 종형(vertical)트랜지스터가 형성되고, 상기 도전성 구조물은 종형으로 형성되는 워드라인이 된다.
본 발명은, 평면상의 X축 및 Y축 방향으로 상기 패턴들의 간격을 각각 달리 형성함에 따라, 별도의 사진 공정 및 연결용 도전층 없이 종형의 도전성 구조물을 자체적으로 연결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
제5도는 본 발명에 의해 제조된 종형 게이트전극 배선의 개략적인 사시도이다.
제5도를 참조하면, 실리콘기판을 식각하여 형성된 실리콘 필라(14)들이, 평면상의 X축 방향(절단선 X참조)으로는 제1간격을 두고 일렬로 형성되고, 상기 X축 방향과는 수직인 Y축 방향(절단선 Y참조)으로는 상기 제1간격보다 좁은 제2간격으로 형성되어 다수의 열을 이루고 있다. 상기 실리콘 필라(14)들의 측벽은 워드라인으로 제공되는 게이트전극 배선(WL)이 둘러싸고 있으며, 그 상부에 종형의 트랜지스터가 형성된다.
비트라인 방향이 되는 상기 X축 방향으로는, 제1간격으로 배열되는 상기 실리콘 필라(14)들의 측벽에 게이트용 도전층이 스페이서 형태로 형성되어, 실리콘 필라들 단위로 게이트전극 배선이 분리된다.
워드라인 방향이 되는 상기 Y축 방향으로는, 상기 제1간격보다 좁은 제2간격으로 배열되는 상기 실리콘 필라(14)들 사이에 상기 게이트용 도전층이 매립됨으로써, 게이트전극 배선(WL)이 연결된다.
제6도는 본 발명에 의한 실리콘 필라의 평면도이다.
상기 제6도에 도시된 바와 같이, 본 발명에 의한 실리콘 필라(14)들은, 평면상의 X축 방향(절단선 X)으로는 제1간격(b)을 가지며 형성되고, 상기 X축 방향에 수직인 Y축 방향(절단선 Y)으로는 상기 제1간격(b)보다 좁은 제2간격(a)을 가지면 형성되어 다수의 열을 이루고 있다.
제7a-b도 내지 제9a-b도는 본 발명에 의한 종형 게이트전극 배선의 연결방법을 설명하기 위한 단면도들로서, a도는 상기 제6도의 절단선 Y(혹은 제5도의 절단성 Y)방향에 따른 단면도이고, b도는 상기 제6도의 절단선 X(혹은 제5도의 절단서 X)방향에 따른 단면도이다.
제7a도 및 제7b도는 실리콘 필라(14)들을 형성하는 단계를 도시한다. 실리콘기판(10)상에 식각저지층(12)으로서, 예컨대 고온산화막(High Temperature Oxide)또는 실리콘나이트라이드(Si3N4)를 2000Å정도의 두께로 침적한 다음, 사진공정으로 실리콘 필라가 형성될 영역에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 하여, 반응성이온식각(Reactive Ion Etching)방법에 의해 상기 식각저지층(12) 및 실리콘기판(10)을 차례로 식각함으로써, 예컨대 0.3μm의 폭(c)과 1.0μm의 높이(d)를 갖는 실리콘 필라(14)들을 형성한다. 상기 실리콘 필라(14)들은 비트라인이 연결되는 방향으로는 제1간격(b), 예컨데 0.4μm의 간격으로 분리되며, 워드라인이 연결되는 방향으로는 제2간격(a), 에컨데 0.2μm의 간격으로 형성된다. 다음에, 상기 실리콘 필라(14)들이 형성된 기판(10)상에, 100~200Å정도의 두께로 게이트산화막(16)을 형성한다.
제8a도 및 제8b도는 게이트용 도전층(18)을 형성하는 단계를 도시한다. 상기 게이트산화막(16)이 형성된 결과물 전면에 도전성 물질, 예컨대 불순물이 도우프된 폴리실리콘층을 1,500Å정도의 두께로 침적하여, 상기 실리콘 필라(14)들 사이의 Y축 방향의 공간은 매립하고(제8a도 참조), X축 방향의 공간에는 그루브(groove)를 갖는(제8b도 참조) 도전층(18)을 형성한다. 상기 도전층(18)은, 상기 좁은 제2간격(제7A도의 참조부호 a)으로 분리된 실리콘 필라(14)들 사이를 충분히 채울 수 있는 정도의 두께로 형성한다.
제9a도 및 제9b도는 게이트전극 배선을 형성하는 단계를 도시한다. 상기 도전층(18)을 반응성이온식각방법으로 상기 도전층(18)을 전면 식각한다. 즉, 상기 실리콘 필라(14)들을 각각 둘러싸며 상기 좁은 제2간격으로 분리된 실리콘 필라(14)들 사이는 상기 도전층으로 매립되어 게이트 전극 배선(18a)이 상호 연결되고(제9a도 참조), 상기 넓은 제1간격으로 분리된 실리콘 필라(14)들의 측벽에는 상기 도전층으로 이루어딘 스페이서 형태의 게이트전극(18b)이 상호 분리되도록 상기 도전층(18)을 전면 식각한다(제9B도 참조). 여기서, 상기 이방성 식각은, 상기 실리콘 필라(14)상의 식각저지층(12)이 노출될 때까지 수행되며, 상기 식각저지층(12)은 상기 이방성식각시, 그 하부의 실리콘 필라(14)들이 손상되는 것을 방지하기 위해 제공되었음을 알 수 있다.
제10도는 본 발명에 의해 제조된 종형 게이트전극 배선의 평면도이다.
상기 제10도에 도시된 바와 같이, 실리콘 필라(14)들을 둘러싸며 형성되는 종형의 게이트전극 배선(18a, 18b)이 좁은 간격으로 분리되는 실리콘 필라(14)들 사이로 용이하게 연결됨을 알 수 있다.
따라서, 상술한 바와 같이 본 발명에 의하면, 실리콘 필라들을 둘러싸는 종형의 전극배선층들을 연결하기 위하여, 연결하여야 하는 방향에서의 상기 패턴들의 간격을 분리해야 하는 방향에서의 간격보다 좁게 형성함으로써, 별도의 사진공정이나 연결용 도전층 없이도 상기 종형의 전극배선층들을 서로 용이하게 연결할 수 있다. 또한, 종래와 달리 실리콘 필라들의 높이가 높을 경우라도 단차 도포성 불량에 따른 게이트전극의 단선은 발생하지 않는다.
본 발명에 의한 종형의 전극배선층 연결방법을 상술한 SGT와 같은 종형 트랜지스터에 적용할 경우, 종형의 게이트전극 배선을 용이하게 연결할 수 있으므로, 종형 트랜지스터의 제품 적용에의 한계를 극복할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 통상의 지식을 가진 자에 의하여 가능함을 명백하다.
Claims (10)
- X축 방향으로 제1간격을 두고 일렬로 형성되고, 상기 X축 방향과는 수직인 Y축 방향으로 상기 제1간격보다 좁은 제2간격을 갖도록 다수의 열을 이루면서 반도체 기판상에 형성된 실리콘 필라들; 및 상기 실리콘 필라들의 측벽을 둘러싸면서 상기 Y축 방향의 상기 패턴들 사이의 공간에 매립되어 상기 Y방향으로는 서로 연결되되, 상기 X축 방향으로는 서로 연결되지 않는 도전성 구조물을 구비하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 실리콘 필라는 그 상부에 절연막 패턴이 더 형성된 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 실리콘 필라는 그 측벽에 게이트산화막이 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 도전성 구조물은 워드라인인 것을 특징으로 하는 반도체장치.
- 평면상의 X축 방향으로는 제1간격을 가지고, 상기 X축 방향에 수직인 Y축 방향으로는 상기 제1간격보다 좁은 제2간격을 가지도록 패턴들을 형성하는 단계; 상기 패턴들이 형성된 결과물 상에 도전성 물질을 형성하는 단계; 및 상기 도전층을 이방성 식각하여, 상기 패턴들을 각가 둘러싸고, 상기 Y축 방향으로는 상호 연결되고, 상기 X축 방향으로는 상호 분리되고, 상기 Y축 방향의 상기 패턴들 사이의 공간을 매립하는 도전성 구조물을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 이방성 식각은 상기 패턴의 상부 표면을 노출할 때까지 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 패턴들은, 반도체기판을 식각하여 형성되는 실리콘 필라들인 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 패턴들을 보호하기 위하여 상기 패턴상에 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 도전층을 형성하는 단계전에, 상기 패턴의 측벽상에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 도전층은 상기 패턴들 사이의 Y축 방향의 공간은 매립할 수 있는 정도의 두께로 형성하는 것을 특징으로 하는 반도체방치의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930019947A KR970005167B1 (ko) | 1993-09-27 | 1993-09-27 | 반도체장치 및 그 제조방법 |
| JP6172552A JPH07169852A (ja) | 1993-09-27 | 1994-07-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930019947A KR970005167B1 (ko) | 1993-09-27 | 1993-09-27 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950010210A KR950010210A (ko) | 1995-04-26 |
| KR970005167B1 true KR970005167B1 (ko) | 1997-04-12 |
Family
ID=19364772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930019947A KR970005167B1 (ko) | 1993-09-27 | 1993-09-27 | 반도체장치 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07169852A (ko) |
| KR (1) | KR970005167B1 (ko) |
-
1993
- 1993-09-27 KR KR1019930019947A patent/KR970005167B1/ko not_active IP Right Cessation
-
1994
- 1994-07-25 JP JP6172552A patent/JPH07169852A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010210A (ko) | 1995-04-26 |
| JPH07169852A (ja) | 1995-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100715131B1 (ko) | 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를형성하는 자기정렬 방법 및 이에 의해 형성된 메모리 어레이 | |
| KR101528823B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| GB2288276A (en) | Dram memory cell utilising surrounding gate transistor and method of manufacture | |
| JPH0685277A (ja) | 非揮発性メモリ装置用コンタクト整合 | |
| KR100403629B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JPH11150265A (ja) | 半導体装置 | |
| KR19990077426A (ko) | 경계없는비트라인과,워드라인과,디램구조체를제조하는공정및그결과구조체 | |
| KR0161438B1 (ko) | 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법 | |
| KR19980028402A (ko) | 디램(dram) 셀의 구조 및 그 제조 방법 | |
| KR970005167B1 (ko) | 반도체장치 및 그 제조방법 | |
| CN114373762A (zh) | 动态随机存取存储器及其制造方法 | |
| KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20030031600A (ko) | 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법 | |
| KR0135690B1 (ko) | 반도체소자의 콘택 제조방법 | |
| KR100502421B1 (ko) | 수직형 트랜지스터 구조 및 그 형성방법 | |
| JPH05226655A (ja) | 半導体装置の製造方法 | |
| KR100319889B1 (ko) | 이방성 패시트를 갖는 물질막을 구비하는 반도체 장치 및 그 제조 방법 | |
| KR20040037416A (ko) | 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법. | |
| US20040147076A1 (en) | Method for fabrication a flash memory device self-aligned contact | |
| US20230402307A1 (en) | Semiconductor devices and methods of manufacturing the same | |
| KR20000045437A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR20010020757A (ko) | 기가급 비경계 접촉부에 대한 접촉부 형상 및 그의 제조방법 | |
| KR100524914B1 (ko) | 비휘발성 반도체 메모리소자 및 그 제조방법 | |
| KR100195837B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
| KR0168360B1 (ko) | 반도체 장치의 콘택구조 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090714 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |