KR100319635B1 - 과소거 방지 회로 - Google Patents

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Abstract

본 발명은 과소거 방지 회로에 관한 것으로, 종래 기술에 있어서 플래시셀의 소거시 게이트에서 소스로 방출된 열전자(hot electron)에 의해 셀의 문턱전압이 낮아짐으로써, 셀의 데이터가 프로그램된 것처럼 동작하게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소정 레벨의 기준전압을 선택하여 출력하는 기준전압 선택부와; 상기 기준전압 선택부에서 선택된 기준전압을 플래시셀의 드레인 전압과 비교하는 비교기와; 소스제어신호 및 상기 비교기의 출력에 의해 플래시셀의 소스단의 인가전압을 제어함과 아울러 상기 비교기의 출력에 의해 플래시셀의 과소거를 방지하는 소스제어부로 구성하는 장치를 제공하여, 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우 더 이상의 소거가 이루어지는 것을 방지함으로써, 플래시셀의 데이터값이 항상 프로그램된 것처럼 동작하여 칩이 비정상적으로 동작하는 것을 방지함과 아울러 칩의 수명연장 및 신뢰성을 향상하는 효과가 있다.

Description

과소거 방지 회로{CIRCUIT FOR PREVENTING EXCESSIVE ERASION}
본 발명은 메모리셀의 제어회로에 관한 것으로, 특히 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우 더 이상의 소거가 이루어지는 것을 방지하는 과소거 방지 회로에 관한 것이다.
도1은 종래 단위 플래시셀의 회로도로서, 이에 도시된 바와 같이 소스제어신호에 의해 도통제어되어 접지전압(VSS)을 인가하는 제1엔모스 트랜지스터(NM1)와; 인버터(I)에서 반전된 소스제어신호에 의해 도통제어되어 전원전압(VPP)을 인가하는 제2엔모스 트랜지스터(NM2)와; 소스제어신호에 의해 선택된 상기 엔모스 트랜지스터(NM1,NM2)의 출력과 워드라인신호(W/L)에 따라 데이터의 프로그램 및 읽기와 소거를 수행하는 플래시셀(FC)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.
소스제어신호가 인가되면 제1 및 제2엔모스 트랜지스터(NM1,NM2) 중에 어느 일측만 도통되어 접지전압(VSS)(0V) 혹은 전원전압(VPP)(12V)을 인가하는데, '고전위(5V)'의 소스제어신호가 인가될 경우 제1엔모스 트랜지스터(NM1)의 접지전압(VSS)(0V)이, '저전위(0V)'의 소스제어신호가 인가될 경우 제2엔모스 트랜지스터(NM2)의 전원전압(VPP)(12V)이 플래시셀(FC)의 소스에 인가된다.
여기서, 상기 플래시셀(FC)은 게이트에 인가된 워드라인신호(W/L)와 소스에 인가된상기 엔모스 트랜지스터(NM1,NM2)의 출력에 따라 데이터의 프로그램 및 읽기와 소거를 수행한다.
여기서, 데이터의 프로그램 및 읽기와 소거시에 상기 플래시셀(FC)에 인가되는 신호의 값은 다음의 표1과 같다.
프로그램시 읽기시 소거시
소스 0V 0V VPP(12V)
드레인 5V - 플로우팅(floating)
게이트 VPP(12V) 5V 0V
그리고, 제2엔모스 트랜지스터(NM2)의 드레인에 인가되는 전원전압(VPP)은 대개 12V이다.
또한, 단위 플래시셀(FC)에 상기 표1과 같이 각 모드에 따라 소정의 신호값을 인가하기 위해 워드라인신호(W/L) 및 소스제어신호는 다음의 표2와 같이 인가된다.
프로그램시 읽기시 소거시
워드라인신호의 값 12V 5V 0V
소스제어신호의 값 5V 5V 0V
즉, 프로그램시에 '고전위(5V)'의 소스제어신호가 입력되면, 제1엔모스 트랜지스터(NM1)가 턴온되어 접지전압(VSS)(0V)이 플래시셀(FC)의 소스에 인가되는데, 이때 상기 플래시셀(FC)의 게이트에는 12V의 워드라인신호(W/L)가, 드레인에는 비트라인(B/L)을 통해 5V가 인가되어 플래시셀(FC)에 소정의 데이터 값이 프로그램된다.
그리고, 프로그램한 데이터를 읽을 경우, '고전위(5V)'의 소스제어신호가 입력되어 제1엔모스 트랜지스터(NM1)가 턴온되는데, 이때 상기 플래시셀(FC)의 게이트에는5V의 워드라인신호(W/L)가 인가되어 상기 플래시셀(FC)이 도통되므로, 드레인에 연결된 비트라인(B/L)을 통해 플래시셀(FC)에 프로그램된 데이터 값이 외부로 출력된다.
그후, 프로그램한 데이터를 소거할 경우, '저전위(0V)'의 소스제어신호가 입력되어 제2엔모스 트랜지스터(NM2)가 턴온되므로 전원전압(VPP)(12V)이 플래시셀(FC)의 소스에 인가되는데, 이때 상기 플래시셀(FC)의 게이트에는 0V의 워드라인신호(W/L)가 입력되고 드레인은 플로우팅(floating)되므로 플래시셀(FC)의 데이터 값이 소거된다.
그러나, 상기에서와 같이 종래의 기술에 있어서 플래시셀의 소거시 게이트에서 소스로 방출된 열전자(hot electron)에 의해 셀의 문턱전압이 낮아짐으로써, 셀의 데이터가 프로그램된 것처럼 동작하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우, 더 이상의 소거가 이루어지는 것을 방지하도록 하는 과소거 방지 회로를 제공함에 그 목적이 있다.
도1은 종래 단위 플래시셀의 회로도.
도2는 본 발명 과소거 방지 회로의 회로도.
***도면의 주요 부분에 대한 부호의 설명***
1 : 기준전압 선택부 2 : 비교기
3 : 소스제어부 FC : 플래시셀
I1,I2,I3 : 인버터 ND : 낸드 게이트
NM1,NM2 : 엔모스 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명은 소정 레벨의 기준전압을 선택하여 출력하는 기준전압 선택부와; 상기 기준전압 선택부에서 선택된 기준전압을 플래시셀의 드레인 전압과 비교하는 비교기와; 소스제어신호 및 상기 비교기의 출력에 의해 플래시셀의 소스단의 인가전압을 제어함과 아울러 상기 비교기의 출력에 의해 플래시셀의 과소거를 방지하는 소스제어부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 과소거 방지 회로의 회로도로서, 이에 도시한 바와 같이 소정 레벨의 기준전압(Vref)을 선택하여 출력하는 기준전압 선택부(1)와; 상기 기준전압 선택부(1)에서 선택된 기준전압(Vref)에 따라 플래시셀(FC)의 비트라인(B/L)값을 비교하는 비교기(2)와; 상기 비교기(2)의 출력에 따라 소스제어신호의 인가 여부를 제어하는 소스제어부(3)와; 상기 소스제어부(3)에 의해 제어된 소스제어신호에 의해 도통제어되어 전원전압(VPP)을 인가하는 제1엔모스 트랜지스터(NM1)와; 상기 소스제어부(3)에 의해 제어된 소스제어신호를 반전하는 인버터(I3)와; 상기 인버터(I3)에서 반전된 소스제어신호에 의해 도통제어되어 접지전압(VSS)을 인가하는 제2엔모스 트랜지스터(NM2)와; 소스제어신호에 의해 선택된 상기 엔모스 트랜지스터(NM1,NM2)의 출력과 워드라인신호(W/L)에 따라 데이터의 프로그램 및 읽기와 소거를 수행하는 플래시셀(FC)로 구성한다.
여기서, 상기 소스제어부(3)는 소스제어신호를 반전하는 인버터(I1)와; 상기 인버터(I1)에서 반전한 소스제어신호와 상기 비교기(2)의 출력을 입력받아 낸드 연산하는 낸드 게이트(ND)와; 상기 낸드 게이트(ND)의 출력을 반전하여 소스제어신호를 출력하는 인버터(I2)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 상세히 설명한다.
기준전압 선택부(1)는 입력전압(VCC)에 대해 n개의 저항(R1∼Rn)이 트리(tree)로 연결되는데, 사용자가 스위치(S)를 통해 적정한 저항을 선택하면 상기 입력전압(VCC)이 소정 레벨로 분압된 기준전압(Vref)이 비교기(2)에 입력된다.
여기서, 입력전압(VCC)은 소거하려는 플래시셀(FC)의 문턱전압보다 낮은 값으로 설정하는데 기준전압(Vref)은 입력전압(VCC)을 분압하여 출력한 값이므로, 프로그램 및 읽기 시에 비교기(2)는 기준전압(Vref)과 비트라인(B/L)값을 비교하여 항상 '고전위'를 유지한다.
한편, 소스제어부(3) 내의 낸드 게이트(ND)는 일측입력에 인버터(I1)를 통해 반전한 소스제어신호를, 타측입력에 상기 비교기(2)의 '고전위'를 입력받아 낸드 연산한다.
즉, 데이터의 프로그램 및 읽기시 '고전위(5V)'인 소스제어신호에 의해 낸드 게이트(ND)가 '고전위'를 출력하면 이는 인버터(I2)에서 반전되어 '저전위'의 소스제어신호로 출력되고, 데이터의 소거시 '저전위(OV)'인 소스제어신호에 의해 낸드 게이트(ND)가 '저전위'를 출력하면 이는 인버터(I2)에서 반전되어 '고전위'의 소스제어신호로 출력된다.
결국, 정상적인 프로그램 및 읽기를 수행하는 중에 소스제어부(3)는 입력된 소스제어신호를 반전하여 출력하게 된다.
이에 따라 프로그램 및 읽기와 소거는 종래와 동일한 방식으로 행해지는데, 프로그램시에는 '고전위(5V)'의 소스제어신호가 소스제어부(3)에서 '저전위'의 소스제어신호로 출력되고, 이에 의해 제2엔모스 트랜지스터(NM2)가 턴온되어 접지전압(VSS)(0V)이 플래시셀(FC)의 소스에 인가되며, 여기서 상기 플래시셀(FC)의 게이트에는 12V의 워드라인신호(W/L)가, 드레인에는 비트라인(B/L)을 통해 5V가 인가되어 플래시셀(FC)에 소정의 데이터 값이 프로그램된다.
그리고, 프로그램한 데이터를 읽을 경우, '고전위(5V)'의 소스제어신호가 소스제어부(3)에서 '저전위'의 소스제어신호로 출력되고, 이에 의해 제2엔모스 트랜지스 터(NM2)가 턴온되는데, 이때 상기 플래시셀(FC)의 게이트에는 5V의 워드라인 신호(W/L)가 인가되어 상기 플래시셀(FC)이 도통되므로, 플래시셀(FC)에 프로그램된 데이터 값이 드레인에 연결된 비트라인(B/L)을 통해 읽기경로(read path)로 출력된다.
그후, 프로그램한 데이터를 소거할 경우, '저전위(0V)'의 소스제어신호가 소스제어부(3)에서 '고전위'의 소스제어신호로 출력되고 이에 의해 제1엔모스 트랜지스터 (NM1)가 턴온된다.
한편, 플래시셀(FC)의 소스에는 전원전압(VPP)(12V)이 인가되고 플래시셀(FC)의 게이트에는 0V의 워드라인신호(W/L)가 입력되고 드레인은 플로우팅(floating)되므로, 플래시셀(FC)의 데이터 값이 소거된다.
이때, 데이터의 소거시에 소정 시간이 경과하면, 플래시셀(FC)의 게이트에서 소스로 유출되는 열전자(hot electron)에 의해 플래시셀(FC)의 문턱전압이 낮아지게 되는데, 이에 따라 비교기(2)에 입력된 비트라인(B/L)값이 기준전압(Vref)보다 낮아지게 되어 비교기(2)는 '저전위'를 출력한다.
즉, 상기 비교기(2)를 통해 데이터의 소거시에 플래시셀의 문턱전압이 소정 레벨이하로 변동하는지를 검출하게 된다.
그러면, 낸드 게이트(ND)는 소스제어신호에 상관없이 항상 '고전위'를 출력하게 되고, 상기 낸드 게이트(ND)의 출력은 인버터(I2)에서 '저전위'로 반전되어 제2엔모스 트랜지스터(NM2)를 도통시키며, 이에 따라 플래시셀(FC)의 소스에 접지전 압(VSS)(0V)이 인가되므로 더 이상 소거가 이루어지지 않게 된다.
여기서, 기준전압 선택부(1) 및 비교기(2)와 소스제어부(3)는 칩 상에 하나만 있으면 된다.
이상에서 설명한 바와 같이 본 발명은 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우 더 이상의 소거가 이루어지는 것을 방지함으로써, 플래시셀의 데이터값이 항상 프로그램된 것처럼 동작하여 칩이 비정상적으로 동작하는 것을 방지함과 아울러 칩의 수명연장 및 신뢰성을 향상하는 효과가 있다.

Claims (2)

  1. 소정 레벨의 기준전압을 선택하여 출력하는 기준전압 선택부와; 상기 기준전압 선택부에서 선택된 기준전압을 플래시셀의 드레인 전압과 비교하는 비교기와; 소스제어신호 및 상기 비교기의 출력에 의해 플래시셀의 소스단의 인가전압을 제어함과 아울러 상기 비교기의 출력에 의해 플래시셀의 과소거를 방지하는 소스제어부로 구성하여 된 것을 특징으로 하는 과소거 방지 회로.
  2. 제 1항에 있어서, 상기 소스제어부는 소스제어신호를 반전하는 제1 인버터와; 상기 비교기의 출력 및 상기 제1 인버터에서 반전한 소스제어신호에 의해 플래시셀의 소스단의 인가전압을 제어하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전하는 제2 인버터로 구성한 것을 특징으로 하는 과소거 방지 회로.
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