KR100319635B1 - Circuit for preventing excessive erasion - Google Patents
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Abstract
본 발명은 과소거 방지 회로에 관한 것으로, 종래 기술에 있어서 플래시셀의 소거시 게이트에서 소스로 방출된 열전자(hot electron)에 의해 셀의 문턱전압이 낮아짐으로써, 셀의 데이터가 프로그램된 것처럼 동작하게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소정 레벨의 기준전압을 선택하여 출력하는 기준전압 선택부와; 상기 기준전압 선택부에서 선택된 기준전압을 플래시셀의 드레인 전압과 비교하는 비교기와; 소스제어신호 및 상기 비교기의 출력에 의해 플래시셀의 소스단의 인가전압을 제어함과 아울러 상기 비교기의 출력에 의해 플래시셀의 과소거를 방지하는 소스제어부로 구성하는 장치를 제공하여, 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우 더 이상의 소거가 이루어지는 것을 방지함으로써, 플래시셀의 데이터값이 항상 프로그램된 것처럼 동작하여 칩이 비정상적으로 동작하는 것을 방지함과 아울러 칩의 수명연장 및 신뢰성을 향상하는 효과가 있다.The present invention relates to an over-erasure prevention circuit. In the prior art, a threshold voltage of a cell is lowered by hot electrons emitted from a gate to a source during erasing of a flash cell, thereby operating as if the data of the cell is programmed. There was a problem. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, the reference voltage selection unit for selecting and outputting a reference voltage of a predetermined level; A comparator for comparing the reference voltage selected by the reference voltage selector with the drain voltage of the flash cell; An apparatus comprising a source control unit which controls an applied voltage of a source terminal of a flash cell by a source control signal and an output of the comparator and prevents an over erase of the flash cell by an output of the comparator, By detecting the level change of the threshold voltage of the flash cell during erasing and preventing further erasure when the threshold voltage becomes lower than the predetermined level, the chip operates abnormally as the data value of the flash cell is always programmed. In addition to preventing this, there is an effect of improving the life and reliability of the chip.
Description
본 발명은 메모리셀의 제어회로에 관한 것으로, 특히 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우 더 이상의 소거가 이루어지는 것을 방지하는 과소거 방지 회로에 관한 것이다.The present invention relates to a control circuit of a memory cell. In particular, when erasing stored data, the present invention detects a level change of a threshold voltage of a flash cell to prevent further erasure when the threshold voltage is lowered below a predetermined level. It relates to a prevention circuit.
도1은 종래 단위 플래시셀의 회로도로서, 이에 도시된 바와 같이 소스제어신호에 의해 도통제어되어 접지전압(VSS)을 인가하는 제1엔모스 트랜지스터(NM1)와; 인버터(I)에서 반전된 소스제어신호에 의해 도통제어되어 전원전압(VPP)을 인가하는 제2엔모스 트랜지스터(NM2)와; 소스제어신호에 의해 선택된 상기 엔모스 트랜지스터(NM1,NM2)의 출력과 워드라인신호(W/L)에 따라 데이터의 프로그램 및 읽기와 소거를 수행하는 플래시셀(FC)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a circuit diagram of a conventional unit flash cell, and as shown therein, a first NMOS transistor NM1 which is electrically controlled by a source control signal to apply a ground voltage VSS; A second NMOS transistor NM2 which is electrically controlled by the source control signal inverted by the inverter I to apply the power supply voltage VPP; The flash cell FC is configured to program, read and erase data according to the output of the NMOS transistors NM1 and NM2 selected by the source control signal and the word line signal W / L. The operation of the conventional apparatus will be described.
소스제어신호가 인가되면 제1 및 제2엔모스 트랜지스터(NM1,NM2) 중에 어느 일측만 도통되어 접지전압(VSS)(0V) 혹은 전원전압(VPP)(12V)을 인가하는데, '고전위(5V)'의 소스제어신호가 인가될 경우 제1엔모스 트랜지스터(NM1)의 접지전압(VSS)(0V)이, '저전위(0V)'의 소스제어신호가 인가될 경우 제2엔모스 트랜지스터(NM2)의 전원전압(VPP)(12V)이 플래시셀(FC)의 소스에 인가된다.When the source control signal is applied, only one side of the first and second NMOS transistors NM1 and NM2 is turned on to apply the ground voltage VSS (0V) or the power supply voltage VPP (12V). 5V) 'when the source control signal is applied to the ground voltage (VSS) (0V) of the first NMOS transistor (NM1), when the source control signal of the low potential (0V) is applied to the second NMOS transistor A power supply voltage VPP 12V of NM2 is applied to the source of the flash cell FC.
여기서, 상기 플래시셀(FC)은 게이트에 인가된 워드라인신호(W/L)와 소스에 인가된상기 엔모스 트랜지스터(NM1,NM2)의 출력에 따라 데이터의 프로그램 및 읽기와 소거를 수행한다.Here, the flash cell FC programs and reads and erases data according to the output of the word line signal W / L applied to a gate and the NMOS transistors NM1 and NM2 applied to a source.
여기서, 데이터의 프로그램 및 읽기와 소거시에 상기 플래시셀(FC)에 인가되는 신호의 값은 다음의 표1과 같다.Here, the values of the signals applied to the flash cells FC when programming, reading, and erasing data are shown in Table 1 below.
그리고, 제2엔모스 트랜지스터(NM2)의 드레인에 인가되는 전원전압(VPP)은 대개 12V이다.The power supply voltage VPP applied to the drain of the second NMOS transistor NM2 is usually 12V.
또한, 단위 플래시셀(FC)에 상기 표1과 같이 각 모드에 따라 소정의 신호값을 인가하기 위해 워드라인신호(W/L) 및 소스제어신호는 다음의 표2와 같이 인가된다.Further, in order to apply a predetermined signal value to each unit flash cell FC according to each mode as shown in Table 1, the word line signal W / L and the source control signal are applied as shown in Table 2 below.
즉, 프로그램시에 '고전위(5V)'의 소스제어신호가 입력되면, 제1엔모스 트랜지스터(NM1)가 턴온되어 접지전압(VSS)(0V)이 플래시셀(FC)의 소스에 인가되는데, 이때 상기 플래시셀(FC)의 게이트에는 12V의 워드라인신호(W/L)가, 드레인에는 비트라인(B/L)을 통해 5V가 인가되어 플래시셀(FC)에 소정의 데이터 값이 프로그램된다.That is, when a source control signal having a high potential (5V) is input during programming, the first NMOS transistor NM1 is turned on to apply the ground voltage VSS (0V) to the source of the flash cell FC. In this case, a 12 V word line signal W / L is applied to the gate of the flash cell FC and 5 V is applied to the drain through the bit line B / L, so that a predetermined data value is programmed into the flash cell FC. do.
그리고, 프로그램한 데이터를 읽을 경우, '고전위(5V)'의 소스제어신호가 입력되어 제1엔모스 트랜지스터(NM1)가 턴온되는데, 이때 상기 플래시셀(FC)의 게이트에는5V의 워드라인신호(W/L)가 인가되어 상기 플래시셀(FC)이 도통되므로, 드레인에 연결된 비트라인(B/L)을 통해 플래시셀(FC)에 프로그램된 데이터 값이 외부로 출력된다.When the programmed data is read, a source control signal having a high potential (5V) is input and the first NMOS transistor NM1 is turned on. At this time, a 5V word line signal is applied to a gate of the flash cell FC. Since the flash cell FC is turned on by applying (W / L), the data value programmed in the flash cell FC is output to the outside through the bit line B / L connected to the drain.
그후, 프로그램한 데이터를 소거할 경우, '저전위(0V)'의 소스제어신호가 입력되어 제2엔모스 트랜지스터(NM2)가 턴온되므로 전원전압(VPP)(12V)이 플래시셀(FC)의 소스에 인가되는데, 이때 상기 플래시셀(FC)의 게이트에는 0V의 워드라인신호(W/L)가 입력되고 드레인은 플로우팅(floating)되므로 플래시셀(FC)의 데이터 값이 소거된다.Subsequently, when erasing the programmed data, the source control signal of 'low potential (0V)' is input and the second NMOS transistor NM2 is turned on so that the power supply voltage VPP 12V is applied to the flash cell FC. In this case, since the 0V word line signal W / L is input to the gate of the flash cell FC and the drain is floating, the data value of the flash cell FC is erased.
그러나, 상기에서와 같이 종래의 기술에 있어서 플래시셀의 소거시 게이트에서 소스로 방출된 열전자(hot electron)에 의해 셀의 문턱전압이 낮아짐으로써, 셀의 데이터가 프로그램된 것처럼 동작하게 되는 문제점이 있었다.However, as described above, there is a problem in that the threshold voltage of the cell is lowered by hot electrons emitted from the gate to the source when the flash cell is erased, thereby operating as if the data of the cell is programmed. .
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우, 더 이상의 소거가 이루어지는 것을 방지하도록 하는 과소거 방지 회로를 제공함에 그 목적이 있다.Therefore, the present invention has been created to solve the above-mentioned conventional problems. When the threshold voltage of the flash cell is detected when the stored data is erased and the threshold voltage is lowered below a predetermined level, the erase is no longer performed. It is an object of the present invention to provide an over-erasing prevention circuit to prevent the circuit from being made.
도1은 종래 단위 플래시셀의 회로도.1 is a circuit diagram of a conventional unit flash cell.
도2는 본 발명 과소거 방지 회로의 회로도.2 is a circuit diagram of an over erase prevention circuit of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1 : 기준전압 선택부 2 : 비교기1: reference voltage selector 2: comparator
3 : 소스제어부 FC : 플래시셀3: Source control unit FC: Flash cell
I1,I2,I3 : 인버터 ND : 낸드 게이트I1, I2, I3: Inverter ND: NAND Gate
NM1,NM2 : 엔모스 트랜지스터NM1, NM2: NMOS transistor
이와 같은 목적을 달성하기 위한 본 발명은 소정 레벨의 기준전압을 선택하여 출력하는 기준전압 선택부와; 상기 기준전압 선택부에서 선택된 기준전압을 플래시셀의 드레인 전압과 비교하는 비교기와; 소스제어신호 및 상기 비교기의 출력에 의해 플래시셀의 소스단의 인가전압을 제어함과 아울러 상기 비교기의 출력에 의해 플래시셀의 과소거를 방지하는 소스제어부로 구성하여 된 것을 특징으로 한다.The present invention for achieving the above object comprises a reference voltage selection unit for selecting and outputting a reference voltage of a predetermined level; A comparator for comparing the reference voltage selected by the reference voltage selector with the drain voltage of the flash cell; And a source control unit which controls the applied voltage of the source terminal of the flash cell by the source control signal and the output of the comparator and prevents the flash cell from being erased by the output of the comparator.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명 과소거 방지 회로의 회로도로서, 이에 도시한 바와 같이 소정 레벨의 기준전압(Vref)을 선택하여 출력하는 기준전압 선택부(1)와; 상기 기준전압 선택부(1)에서 선택된 기준전압(Vref)에 따라 플래시셀(FC)의 비트라인(B/L)값을 비교하는 비교기(2)와; 상기 비교기(2)의 출력에 따라 소스제어신호의 인가 여부를 제어하는 소스제어부(3)와; 상기 소스제어부(3)에 의해 제어된 소스제어신호에 의해 도통제어되어 전원전압(VPP)을 인가하는 제1엔모스 트랜지스터(NM1)와; 상기 소스제어부(3)에 의해 제어된 소스제어신호를 반전하는 인버터(I3)와; 상기 인버터(I3)에서 반전된 소스제어신호에 의해 도통제어되어 접지전압(VSS)을 인가하는 제2엔모스 트랜지스터(NM2)와; 소스제어신호에 의해 선택된 상기 엔모스 트랜지스터(NM1,NM2)의 출력과 워드라인신호(W/L)에 따라 데이터의 프로그램 및 읽기와 소거를 수행하는 플래시셀(FC)로 구성한다.Fig. 2 is a circuit diagram of the over-erasing prevention circuit of the present invention, and as shown therein, a reference voltage selector 1 for selecting and outputting a reference voltage Vref of a predetermined level; A comparator (2) for comparing bit line (B / L) values of flash cells (FC) according to the reference voltage (Vref) selected by the reference voltage selector (1); A source control unit (3) for controlling whether to apply a source control signal according to the output of the comparator (2); A first NMOS transistor NM1 which is electrically controlled by a source control signal controlled by the source control unit 3 to apply a power supply voltage VPP; An inverter I3 for inverting the source control signal controlled by the source control section 3; A second NMOS transistor NM2 that is electrically controlled by the source control signal inverted by the inverter I3 and applies a ground voltage VSS; The flash cell FC is configured to program, read, and erase data according to the output of the NMOS transistors NM1 and NM2 selected by the source control signal and the word line signal W / L.
여기서, 상기 소스제어부(3)는 소스제어신호를 반전하는 인버터(I1)와; 상기 인버터(I1)에서 반전한 소스제어신호와 상기 비교기(2)의 출력을 입력받아 낸드 연산하는 낸드 게이트(ND)와; 상기 낸드 게이트(ND)의 출력을 반전하여 소스제어신호를 출력하는 인버터(I2)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 상세히 설명한다.Here, the source control unit (3) includes an inverter (I1) for inverting the source control signal; A NAND gate ND for receiving a source control signal inverted by the inverter I1 and an output of the comparator 2 and performing a NAND operation; An inverter I2 that inverts the output of the NAND gate ND to output a source control signal, and the operation and operation of the embodiment according to the present invention configured as described above will be described in detail.
기준전압 선택부(1)는 입력전압(VCC)에 대해 n개의 저항(R1∼Rn)이 트리(tree)로 연결되는데, 사용자가 스위치(S)를 통해 적정한 저항을 선택하면 상기 입력전압(VCC)이 소정 레벨로 분압된 기준전압(Vref)이 비교기(2)에 입력된다.In the reference voltage selector 1, n resistors R1 to Rn are connected to a tree with respect to the input voltage VCC. When the user selects an appropriate resistor through the switch S, the input voltage VCC Is divided into a predetermined level, and the reference voltage Vref is input to the comparator 2.
여기서, 입력전압(VCC)은 소거하려는 플래시셀(FC)의 문턱전압보다 낮은 값으로 설정하는데 기준전압(Vref)은 입력전압(VCC)을 분압하여 출력한 값이므로, 프로그램 및 읽기 시에 비교기(2)는 기준전압(Vref)과 비트라인(B/L)값을 비교하여 항상 '고전위'를 유지한다.Here, the input voltage VCC is set to a value lower than the threshold voltage of the flash cell FC to be erased. Since the reference voltage Vref is obtained by dividing the input voltage VCC by dividing the output voltage, the comparator 2) maintains the high potential at all times by comparing the reference voltage (Vref) and the bit line (B / L) value.
한편, 소스제어부(3) 내의 낸드 게이트(ND)는 일측입력에 인버터(I1)를 통해 반전한 소스제어신호를, 타측입력에 상기 비교기(2)의 '고전위'를 입력받아 낸드 연산한다.On the other hand, the NAND gate ND in the source control unit 3 receives the 'high potential' of the comparator 2 by inputting the source control signal inverted through the inverter I1 to one input and the other.
즉, 데이터의 프로그램 및 읽기시 '고전위(5V)'인 소스제어신호에 의해 낸드 게이트(ND)가 '고전위'를 출력하면 이는 인버터(I2)에서 반전되어 '저전위'의 소스제어신호로 출력되고, 데이터의 소거시 '저전위(OV)'인 소스제어신호에 의해 낸드 게이트(ND)가 '저전위'를 출력하면 이는 인버터(I2)에서 반전되어 '고전위'의 소스제어신호로 출력된다.That is, when the NAND gate ND outputs the high potential by the source control signal of 'high potential (5V)' during the program and reading of the data, it is inverted in the inverter I2 and thus the source control signal of the 'low potential'. When the NAND gate ND outputs 'low potential' by the source control signal which is 'low potential OV' when data is erased, it is inverted by the inverter I2 and is 'high potential' source control signal. Is output.
결국, 정상적인 프로그램 및 읽기를 수행하는 중에 소스제어부(3)는 입력된 소스제어신호를 반전하여 출력하게 된다.As a result, the source control unit 3 inverts and outputs the input source control signal during normal program and read operation.
이에 따라 프로그램 및 읽기와 소거는 종래와 동일한 방식으로 행해지는데, 프로그램시에는 '고전위(5V)'의 소스제어신호가 소스제어부(3)에서 '저전위'의 소스제어신호로 출력되고, 이에 의해 제2엔모스 트랜지스터(NM2)가 턴온되어 접지전압(VSS)(0V)이 플래시셀(FC)의 소스에 인가되며, 여기서 상기 플래시셀(FC)의 게이트에는 12V의 워드라인신호(W/L)가, 드레인에는 비트라인(B/L)을 통해 5V가 인가되어 플래시셀(FC)에 소정의 데이터 값이 프로그램된다.Accordingly, the program, reading and erasing are performed in the same manner as in the prior art. In programming, a source control signal having a high potential (5V) is output from the source control unit 3 as a source control signal having a low potential. The second NMOS transistor NM2 is turned on so that the ground voltage VSS (0V) is applied to the source of the flash cell FC. Here, a 12V word line signal W / is applied to the gate of the flash cell FC. L), 5V is applied to the drain through the bit line (B / L), the predetermined data value is programmed in the flash cell (FC).
그리고, 프로그램한 데이터를 읽을 경우, '고전위(5V)'의 소스제어신호가 소스제어부(3)에서 '저전위'의 소스제어신호로 출력되고, 이에 의해 제2엔모스 트랜지스 터(NM2)가 턴온되는데, 이때 상기 플래시셀(FC)의 게이트에는 5V의 워드라인 신호(W/L)가 인가되어 상기 플래시셀(FC)이 도통되므로, 플래시셀(FC)에 프로그램된 데이터 값이 드레인에 연결된 비트라인(B/L)을 통해 읽기경로(read path)로 출력된다.When the programmed data is read, the source control signal having the high potential (5V) is output from the source control unit 3 as the source control signal having the low potential, and thereby the second NMOS transistor NM2. ) Is turned on, and since the 5V word line signal W / L is applied to the gate of the flash cell FC to conduct the flash cell FC, the data value programmed in the flash cell FC is drained. The read path is output through the bit line B / L connected to the read line.
그후, 프로그램한 데이터를 소거할 경우, '저전위(0V)'의 소스제어신호가 소스제어부(3)에서 '고전위'의 소스제어신호로 출력되고 이에 의해 제1엔모스 트랜지스터 (NM1)가 턴온된다.Subsequently, when erasing the programmed data, the source control signal of low potential (0V) is output from the source control unit 3 as a source control signal of high potential, whereby the first NMOS transistor NM1 is supplied. Is turned on.
한편, 플래시셀(FC)의 소스에는 전원전압(VPP)(12V)이 인가되고 플래시셀(FC)의 게이트에는 0V의 워드라인신호(W/L)가 입력되고 드레인은 플로우팅(floating)되므로, 플래시셀(FC)의 데이터 값이 소거된다.On the other hand, since the power supply voltage VPP 12V is applied to the source of the flash cell FC, the word line signal W / L of 0 V is input to the gate of the flash cell FC, and the drain is floating. The data value of the flash cell FC is erased.
이때, 데이터의 소거시에 소정 시간이 경과하면, 플래시셀(FC)의 게이트에서 소스로 유출되는 열전자(hot electron)에 의해 플래시셀(FC)의 문턱전압이 낮아지게 되는데, 이에 따라 비교기(2)에 입력된 비트라인(B/L)값이 기준전압(Vref)보다 낮아지게 되어 비교기(2)는 '저전위'를 출력한다.At this time, when a predetermined time elapses when data is erased, the threshold voltage of the flash cell FC is lowered by hot electrons flowing out from the gate of the flash cell FC to the source. Accordingly, the comparator 2 The bit line (B / L) input to the lower than the reference voltage (Vref), the comparator 2 outputs a 'low potential'.
즉, 상기 비교기(2)를 통해 데이터의 소거시에 플래시셀의 문턱전압이 소정 레벨이하로 변동하는지를 검출하게 된다.That is, the comparator 2 detects whether the threshold voltage of the flash cell fluctuates below a predetermined level when data is erased.
그러면, 낸드 게이트(ND)는 소스제어신호에 상관없이 항상 '고전위'를 출력하게 되고, 상기 낸드 게이트(ND)의 출력은 인버터(I2)에서 '저전위'로 반전되어 제2엔모스 트랜지스터(NM2)를 도통시키며, 이에 따라 플래시셀(FC)의 소스에 접지전 압(VSS)(0V)이 인가되므로 더 이상 소거가 이루어지지 않게 된다.Then, the NAND gate ND always outputs a 'high potential' regardless of the source control signal, and the output of the NAND gate ND is inverted to a 'low potential' in the inverter I2 so that the second NMOS transistor is inverted. Since NM2 is turned on, the ground voltage VSS (0V) is applied to the source of the flash cell FC, so that the erase is no longer performed.
여기서, 기준전압 선택부(1) 및 비교기(2)와 소스제어부(3)는 칩 상에 하나만 있으면 된다.Here, only one reference voltage selector 1, comparator 2, and source controller 3 need to be placed on a chip.
이상에서 설명한 바와 같이 본 발명은 저장된 데이터의 소거시 플래시셀의 문턱전압의 레벨 변화를 검출하여 문턱전압이 소정 레벨이하로 낮아지게 될 경우 더 이상의 소거가 이루어지는 것을 방지함으로써, 플래시셀의 데이터값이 항상 프로그램된 것처럼 동작하여 칩이 비정상적으로 동작하는 것을 방지함과 아울러 칩의 수명연장 및 신뢰성을 향상하는 효과가 있다.As described above, the present invention detects the level change of the threshold voltage of the flash cell when the stored data is erased and prevents further erasure when the threshold voltage becomes lower than the predetermined level, thereby preventing the data value of the flash cell. By operating as always programmed, it prevents the chip from behaving abnormally and improves chip life and reliability.
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