KR19980084671A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
고집적소자에서 고유전용량을 갖기에 적당한 반도체 소자의 캐패시터의 제조방법에 관한 것으로 이와 같은 반도체 소자의 캐패시터 제조방법은 반도체 기판의 도전영역상에 홀을 갖은 층간절연막을 형성하는 공정과, 상기 홀을 채우도록 폴리플러그를 형성하는 공정과, 상기 폴리플러그와 접하도록 탄탈륨금속으로 구성된 원통모양의 스토리지 노드를 형성하는 공정과, 상기 스토리지 노드 표면에 탄탈륨 나이트라이드를 형성하는 공정과, 상기 탄탈륨나이트라이드 표면에 유전체막을 형성하는 공정과, 상기 유전체막상에 플레리트 노드를 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 디램의 캐패시터 제조방법에 대한 것으로, 특히 고집적소자에서 고유전용량을 갖기에 적당한 반도체 소자의 캐패시터의 제조방법에 관한 것이다.
일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성되고, 이와 같이 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리셀에 있어서 신호 전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 캐패시터의 스토리지 노드(Storage Node)에 저장되게 된다.
그리고 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아질 수록 캐패시터의 크기도 작아지게되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작 하는 일없이 전달하기 위해서는 신호전달에 필요한 캐패시터 용량확보를 위해 메모리셀의 캐패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다. 그리고 캐패시터의 용량확보를 위해서는 캐패시터의 스토리지 노드가 반도체 기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다.
그러므로 평판(Parallel Plate) 구조에서 핀(FIN) 또는 필라(Pillar) 구조를 갖는 캐패시터가 대두 되고 있다.
특히 256M급 이상의 고집적도를 가지는 디램소자를 제작하기 위해서는 원통형의 필라구조등 입체 구조로 제작하여야 하고, 유전체막도 탄탈륨산화막과 같은 고유전막을 사용해서 형성해야 한다.
이와 같이 원통모양의 스토리지 노드와 탄탈륨산화막을 유전체막으로 사용하여 캐패시터를 형성한 종래 반도체 소자의 캐패시터 제조방법을 첨부 도면을 참조하여 설명하면 다음과 같다.
도 1a내지 도 1b는 종래 반도체 소자의 캐패시터 제조방법을 나타낸 단면도이다.
종래 캐패시터의 제조방법은 도 1a에 도시된 바와 같이 반도체 기판(1)에 형성된 도전영역(2)상에 층간절연막(3)을 증착한다. 이후에 상기 층간절연막(3)상에 감광막(도면에는 도시되지 않았음)을 도포한 후 소정영역을 선택적으로 패터닝한다. 이후에 패터닝된 감광막을 마스크로 하여 층간절연막(3)을 제거하여 소정영역에 홀을 형성한다. 이후에 반도체 기판(1)에 화학기상 증착법으로 폴리실리콘층을 증착한 후 에치백이나 화학적 기계적 연마법(Chemical Mechanical Polishing:CMP)으로 상기 층간절연막(3)에 형성된 홀을 채우며 상기 층간절연막(3)과 같은 높이를 갖도록 평탄화하여 폴리플러그를 형성한다. 그리고 전면에 폴리실리콘층을 증착하고 이방성식각하여 상기 폴리플러그와 접하는 원통모양의 스토리지 노드(4)를 형성한다. 이후에 스토리지 노드(4)상에 유전체막으로 탄탈륨산화막(5)을 형성한다.
도 1b에 도시한 바와 같이 상기 탄탈륨산화막(5)상에 금속층을 증착하여 플레이트 노드(7)를 형성한다.
이때 상기 탄탈륨산화막(5)을 형성하기 위한 공정을 할 때 반도체 기판(1)의 온도는 400℃정도이지만 유전체막의 특성을 향상시키기 위해서는 700℃ 정도의 온도에서 열처리를 하여야 한다. 이와 같이 고온에서 열처리를 진행할 경우에 스토리지 노드(4)를 구성하는 폴리실리콘층의 표면이 산화되어 도면에 도시된 바와 같이 실리콘산화막(6)이 생성되므로 전체유효축전량이 감소하게 된다.
상기와 같은 종래 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있었다.
유전체막으로 고유전막인 탄탈늄산화막을 형성하기 위하여 열처리를 진행할 때 스토리지 노드를 구성하는 폴리실리콘층의 표면도 같이 산화되어 실리콘산화막이 생성되므로 유전율이 감소하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 고유전율을 확보하기에 적당한 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1b는 종래 반도체 소자의 캐패시터 제조방법을 나타낸 단면도
도 2a 내지 2h는 본 발명 반도체 소자의 캐패시터의 제조방법을 나타낸 단면도
도면의 주요 부분에 대한 부호의 설명
20: 반도체 기판 21: 도전영역
22: 층간절연막 23: 블로킹층
24: 폴리플러그 25: 제 1 탄탈륨층
26: 실리콘산화막 27: 제 2 탄탈륨층
28: 스토리지노드 29: 탄탈륨 나이트라이드
30: 탄탈륨 실리사이드 31: 유전체막
32: 플레이트 노드
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 캐패시터 제조방법은 반도체 기판의 도전영역상에 홀을 갖은 층간절연막을 형성하는 공정과, 상기 홀을 채우도록 폴리플러그를 형성하는 공정과, 상기 폴리플러그와 접하도록 탄탈륨금속으로 구성된 원통모양의 스토리지 노드를 형성하는 공정과, 상기 스토리지 노드 표면에 탄탈륨 나이트라이드를 형성하는 공정과, 상기 탄탈륨나이트라이드 표면에 유전체막을 형성하는 공정과, 상기 유전체막상에 플레리트 노드를 형성하는 공정을 포함함을 특징으로 한다.
종래와 같이 탄탈륨산화막을 형성할 경우 실리콘산화막이 스토리지 노드와 탄탈륨산화막의 사이에 형성되어 유전율이 감소되는 것을 방지하기 위하여 엠-아이-엠(MIM:Metal-Insulator-Metal)구성의 캐패시터를 제작하는 기술이 시도되고 있다. 이와 같은 구성을 갖는 본 발명 반도체 소자의 캐패시터 제조방법을 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 2h는 본 발명 반도체 소자의 캐패시터의 제조방법을 나타낸 단면도이다.
본 발명의 반도체 소자의 캐패시터의 제조방법은 도 2a에 도시한 바와 같이 반도체 기판(20)에 형성된 도전영역(21)상에 층간절연막(22)과 블로킹층(23)을 증착한다. 이후에 상기 층간절연막(22)상에 감광막(도면에는 도시되지 않았음)을 도포한 후 소정영역을 선택적으로 패터닝한다. 이후에 패터닝된 감광막을 마스크로 하여 층간절연막(22)과 블로킹층(23)을 제거하여 소정영역에 홀을 형성한다. 이후에 반도체 기판(20)에 화학기상 증착법으로 폴리실리콘층을 증착한 후 에치백이나 화학적 기계적 연마법(Chemical Mechanical Polishing:CMP)으로 상기 블로킹층(23)과 층간절연막(22)에 형성된 홀을 채우며 상기 블로킹층(23)과 층간절연막(22)과 같은 높이를 갖도록 평탄화하여 폴리플러그(24)를 형성한다.
도 2b에 도시한 바와 같이 반도체 기판(20)에 제 1 탄탈륨(Ta)층(25)을 증착한다. 이때 제 1 탄탈륨층(25)은 화학기상 증착법이나 스퍼터링이나 열산화법등 일반적인 박막증착법 중 어느 것으로 증착하여도 된다.
도 2c에 도시한 바와 같이 상기 제 1 탄탈륨층(25)상에 실리콘산화막(26)을 형성한다. 이때 실리콘산화막(26)의 증착하는 두께에 따라서 차후에 형성될 원통모양의 스토리지 노드의 높이가 결정된다.
도 2d에 도시한 바와 같이 상기 실리콘산화막(26)상에 감광막(도면에는 도시되지 않았음)을 도포한 후 선택적으로 패터닝한다. 그리고 패터닝된 감광막을 마스크로 하여 실리콘산화막(26)과 제 1 탄탈륨층(25)을 이방성 식각한 후 감광막을 제거한다. 이때 상기 제거되고 남은 제 1 탄탈륨층(25)은 상기 폴리플러그(24)와 연결되도록 형성한다.
도 2e에 도시한 바와 같이 전면에 스텝커버리지가 우수한 화학기상 증착법으로 제 2 탄탈륨(Ta)층(27)을 증착한다. 제 2 탄탈륨층(27)을 증착할 때 유기 금속층으로는 Ta(N(CH3)2)5, Ta(C5H5)2H3(Cp2TaH3), TaF5, TaCl5, TaBr5등 Ta를 포함한 소스 중 어느하나를 사용하여 할 수 있다.
도 2f에 도시한 바와 같이 상기 제 2 탄탈륨층(27)을 에치백하여 제 1 탄탈륨층(25)과 실리콘산화막(26)측면을 따라 둘러싸도록 형성하므로써 제 1 탄탈륨층(25)와 제 2 탄탈륨층(27)으로 구성된 원통모양의 스토리지노드(28)를 형성한다.
도 2g에 도시한 바와 같이 스토리지 노드(28)로 감싸여 있는 상기 실리콘산화막(26)을 불산이 들은 용액에 넣어 제거한다. 여기서 상기 제 1 탄탈륨층(25)상에 실리콘산화막(26)을 증착하는 공저에서 상기 제 1 탄탈륨층(25)상에 실리콘을 함유한 탄탈륨산화막(Ta2O5)이 형성되더라도 실리콘산화막(26)을 불산을 이용하여 제거하는 공정에 의하여 같이 제거되어 순수한 탄탈륨금속으로 이루어진 스토리지 노드(28)가 형성된다.
이후에 질소가 함유된 상태에서 NH3와 N2 상태에서 고온으로 급속열처리하여 상기 스토리지노드(28)의 표면에 탄탈륨 나이트라이드(29)를 얇게 형성한다. 이때 고온에서 급속열처리하는 대신에 유리나 관상로에서 열처리하여 형성할 수도 있다. 또한 탄탈륨 나이트라이드(29)를 형성하기 위하여 600℃이상에서 열처리 공정을 할 때 제 1 탄탈륨층(25)과 폴리플러그(24)가 접하는 부분에서 탄탈륨 실리사이드(30)가 형성되어 콘택저항을 줄일 수 있다.
도 2h에 도시한 바와 같이 상기 탄탈륨 실리사이드(30)상에 화학기상 증착법으로 탄탈륨산화막(Ta2O5)로 이루어진 유전체막(29)을 형성한다. 이때 화학기상 증착법은 Ta(N(CH3)2)5, Ta(C5H5)2H3(Cp2TaH3), TaF5, TaCl5, TaBr5, Ta(OCH3)5, Ta(OC2H5)5, Ta(i-OCH3H7)5, Ta(OR)5R=C3H7, n-C4H9 등 Ta를 포함한 소스를 사용하여 형성한다. 이후에 탄탈륨산화막을 급속 열처리 할 수 있다.
이후에 상기 유전막(31)상에 TaN, Ta, TiN, W중 하나를 증착하여 플레이트 노드(32)를 형성한다.
상기와 같은 본 발명 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
첫째, 스토리지 노드를 탄탈륨 금속으로 형성하므로 유전체막이 탄탈륨산화막으로 구성되어 있으며, 폴리플러그와 스토리지 노드의 계면에 실리콘산화막이 생성되는 것을 막을 수 있어서 고용량의 캐패시터를 제조할 수 있다.
둘째, 스토리지 노드표면에 내산화성이 우수한 탄탈륨 나이트라이드가 형성되기 때문에 스토리지 노드상에 탄탈륨산화막이 형성되지 않도록 하여 탄탈륨층이 손상되지 않도록 할 수 있다.
Claims (3)
- 반도체 기판의 도전영역상에 홀을 갖은 층간절연막을 형성하는 공정과,상기 홀을 채우도록 폴리플러그를 형성하는 공정과,상기 폴리플러그와 접하도록 탄탈륨금속으로 구성된 원통모양의 스토리지 노드를 형성하는 공정과,상기 스토리지 노드 표면에 탄탈륨 나이트라이드를 형성하는 공정과,상기 탄탈륨나이트라이드 표면에 유전체막을 형성하는 공정과,상기 유전체막상에 플레리트 노드를 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 원통모양의 스토리지 노드의 형성은 폴리플러그상에 상기 폴리플러그와 접하는 제 1 탄탈륨층과 실리콘산화막을 형성하는 공정과, 상기 제 1 탄탈륨층과 상기 실리콘산화막 측면을 따라 원통모양의 제 2 탄탈륨층을 형성하는 공정과, 상기 실리콘산화막을 제거하는 공정을 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2 항에 있어서, 상기 스토리지 노드를 형성하기 위하여 제 1 탄탈륨층과 제 2 탄탈륨층을 화학기상증착법으로 증착할 경우에 Ta(N(CH3)2)5, Ta(C5H5)2H3(Cp2TaH3), TaF5, TaCl5, TaBr5와 같이 Ta를 포함한 소오스 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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