KR100376987B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 고집적 소자의 캐패시터 제조공정시 고유전율을 갖는 BST((Ba1-xSrx)TiO3)막을 유전체막으로 형성하되, 상기 BST막을 화학기상증착방법으로 2단계에 거쳐 실시하되, 각 증착단계후 저온열처리공정 중의 하나인 UV/O3처리공정을 실시하여 상기 BST막 내에 함유되어 있는 유기물을 제거하고, 상기 BST막 내에 산소를 공급하여 유전 특성이 우수한 BST막을 형성함으로써 캐패시터의 누설전류특성을 향상시키고 충분한 캐패시터의 정전용량을 확보하는 기술이다.

Description

반도체소자의 캐패시터 제조방법{Fabricating method for capacitor of semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 고유전율을 갖는 유전막인 BST((Ba1-xSrx)TiO3)막을 2단계로 증착하고, 증착된 각각의 BST막을 저온열처리하여 BST막의 전기적 특성을 향상시키는 반도체소자의 캐패시터 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 동작에 필요한 최소한의 저장전극의 용량은 줄어드는데 한계가 있다. 이에 작은 면적에 최소한의 저장전극 용량(C)을 확보하기 위하여 많은 노력을 기울이고 있다. 저장전극 용량은 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례하므로 저장전극의 용량을 증가시키는 방법으로는 여러가지가 있을 수 있지만, 그 중에서 유전율이 큰 물질인 BST((Ba1-xSrx)TiO3, 이하 BST 라 함 ), PZT(Pb(ZrTi1-x)O3), Ta2O5등을 이용하여 저장전극 용량을 증가시키는 방법이 현재 많이 연구되고 있다.
상기 유전율이 큰 물질중에서도 상기 BST막은 기존의 DRAM용 유전체물질인 ONO막보다 20배 이상, Ta2O5막 보다는 약 10배 정도의 유전율을 가지므로 4G 이상의 고집적도가 요구되는 DRAM의 유전체물질로 유리하다.
상기와 같은 BST막의 제조방법은 물리기상증착(physical vapor deposition, 이하 PVD 라 함)방법과 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 크게 나누어지고, 상기 PVD방법으로는 플라즈마 스퍼터링(plasma sputtering)방법이 주로 사용되는 이렇게 형성된 박막은 조성비가 우수하고, 조밀한 성질을 갖는다. 그러나, 상기 플라즈마 스퍼터링방법은 강한 직진성을 가진 플럭스(flux)를 형성하기 때문에 스텝커버리지(step coverage)가 매우 불량하다.
이에 비하여 상기 CVD방법은 액체나 고체 소오스(source)를 기화(vaporization)시켜 박막을 제조하는 방법으로서 상기 PVD방법에 비하여 스텝커버리지가 양호한 특성을 가지고, 이렇게 형성된 BST막은 후속 열처리공정에 의해 유전특성과 누설전류특성이 매우 향상된다.
상기 BST막을 캐패시터에 적용하기 위해서는 Tox(effective oxide thickness)가 5 ∼ 10Å으로 형성되고, 누설전류는 0.1fA/㎛2이하가 되어야 한다. 그러나 CVD방법으로 BST막을 증착하는 경우 금속(metal-organic) 소오스에 탄소, 수소와 같은 유기물이 다량 포함되어 있고, 박막의 결정성도 나빠 소자에 적용하기 위해서는 반드시 열처리공정을 거쳐야 한다.이러한 후속 열처리공정은 450℃ 이하에서 실시되는 저온열공정으로 산화분위기 하에서 하는 UV/O3처리 또는 플라즈마처리공정과 500℃ 이상에서 하는 고온열처리공정으로 급속열처리(rapidly thermal process, 이하 RTP 라 함)공정 또는 퍼니스(furcace) 열처리공정이 있다.
상기 UV/O3처리는 산화성이 강한 오존을 이용하여 MOCVD(metal organic chemical mechanical polishing)방법으로 증착된 박막내에 유기물을 제거하고, 박막 내에 산소를 공급해주는 방법이다. 오존은 대단히 불안정한 물질이기 때문에 쉽게 산소로 변하는데 UV는 오존 농도를 최대화시키는 역할을 하게 된다. UV/O3처리는 플라즈마처리에 비해서 공정이 안정적이므로 재현성 측면에서 유리하다.
한편, DRAM 캐패시터에 사용되는 CVD BST막의 두께는 보통 200 ∼ 400Å 이지만, BST막을 1단계로 증착하고 나서 UV/O3처리를 할 때 BST막의 두께가 300Å 이상 두꺼운 경우에는 UV/O3효과가 떨어져 막 하부에 있는 유기물이 효과적으로 제거되지 않는다.
상기 BST막의 저온열처리공정이 끝나면 박막을 치밀하게 하기 위하여 RTP처리공정과 같은 고온열처리공정이 진행된다. 이때, 상기 BST막의 열처리온도가 너무 높으면 금속으로 형성된 하부전극과 BST막의 계면에 금속산화물이 형성되거나 확산방지막이 산화되는 현상이 발생한다. 이렇게 되면 BST를 이용한 캐패시터의 전기적성질의 열화가 나타나고 이로 인하여 동작 전압에서 충분한 정전용량을 확보할 수 없기 때문에 데이터(data)를 저장하는 캐패시터로서 사용하기 어려운 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, 유전체막인 BST막을 MOCVD방법으로 2단계에 거쳐 증착하되, 각 단계가 끝난 후 UV/O3처리공정을 실시하여 상기 BST막 내에 유기물을 제거하며 산소를 효과적으로 공급함으로써 전기적 특성이 우수한 BST막을 형성하는 반도체소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1 은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 저장전극 콘택플러그 13 : 확산방지막
15 : 하부전극 17 : 제1BST막
19 : 제2BST막 21 : 상부전극
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,반도체기판 상의 저장전극 콘택플러그에 접속되는 확산방지막과 하부전극을 형성하는 공정과,전체표면 상부에 제1BST막을 MOCVD 방법으로 형성하는 공정과,상기 제1BST막을 제1UV/O3처리하여 상기 제1BST막 내의 유기물을 제거하며 산소를 제공하는 공정과,상기 제1BST막 상부에 제2BST막을 MOCVD 방법으로 형성하는 공정과,상기 제2BST막을 제2UV/O3처리하여 상기 제2BST막 내의 유기물을 제거하며 산소를 제공하는 공정과,상기 제2BST막과 제1BST막을 급속열처리하여 치밀화된 제1BST막과 제2BST막 적층구조의 유전체막을 형성하는 공정과,상기 유전체막 상부에 상부전극을 형성하는 공정을 포함하는 것과,상기 확산방지막은 TiN/TiSix막의 적층구조로 형성되는 것과,상기 하부전극은 Pt막, Ru막, Ru계 화합물, Ir막, Ir계 화합물 및 도전성을 갖는 산화막으로 이루어지는 군에서 선택되는 임의의 하나로 형성되는 것과,상기 제1BST막과 제2BST막은 400 ∼ 420℃의 온도와 1 ∼ 2 torr의 압력하에서 300 ∼ 1000sccm의 O2또는 N2O를 산화제(oxidant)로 사용하는 MOCVD 방법으로 각각 100 ∼ 200Å 두께 형성되는 것과,상기 제1BST막과 제2BST막은 Ba : Sr : Ti = 0.5 : 0.5 :1의 조성비로 형성되는 것과,상기 제1, 제2UV/O3처리공정은 350 ∼ 450℃에서 100 ∼ 150mW의 UV파워 및 20 ∼ 30mg/Nm의 O3를 이용하여 5 ∼ 20 분간 실시되는 것과,상기 급속열처리공정은 500 ∼ 1000℃의 질소 또는 산소분위기에서 실시되는 것을 특징으로 한다.이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1 은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도로서, 저장전극 콘택플러그로부터 상부전극까지의 적층구조를 개략적으로 도시한 것이다.
먼저, 반도체기판에 소자분리 절연막, 게이트산화막을 형성하고, 게이트 전극 및 소오스/드레인영역을 구비하는 모스 트랜지스터, 비트라인 및 저장전극콘택플러그(11) 등의 하부구조물을 형성한다. 이때, 상기 저장전극콘택플러그(11)는 다결정실리콘층으로 형성된다.
다음, 상기 저장전극콘택플러그(11)에 접속되는 확산방지막(13)과 하부전극(15)을 형성한다. 이때, 상기 확산방지막(13)은 상기 하부전극(15)이 상기 저장전극 콘택플러그(11)와 반응하는 것을 방지하기 위하여 TiN막으로 형성하되, 상기 TiN막과 상기 저장전극 콘택플러그의 접촉특성을 향상시키기 위하여 TiN/TiSix막의 적층구조로 형성한다. 상기 하부전극(15)은 Pt막, Ru막, Ru계 화합물, Ir막, Ir계 화합물 또는 도전성을 갖는 산화막을 이용하여 형성한다.
다음, 상기 하부전극(15) 상부에 유전체막으로 BST막을 형성하되, 상기 BST막은 400 ∼ 420℃의 온도와 1 ∼ 2 torr의 압력하에서 300 ∼ 1000sccm의 O2또는 N2O를 산화제(oxidant)로 사용하여 2단계의 MOCVD방법으로 증착한다. 이때, 상기 BST막의 조성비는 Ba : Sr : Ti = 0.5 : 0.5 :1이 되도록 한다.
먼저, 1단계로 상기 하부전극(15) 상부에 제1BST막(17)을 100 ∼ 200Å 두께로 형성한다.
그 다음, 상기 제1BST막(17)을 UV/O3처리하여 상기 제1BST막(17) 내에 함유되어 있는 유기물을 제거하며 상기 제1BST막(17) 내로 산소를 공급한다.
다음, 2단계로 상기 제1BST막(17) 상부에 제2BST막(19)을 100 ∼ 200Å 두께로 형성하고, 상기 제2BST막(19)을 UV/O3처리하여 박막 내의 유기물을 제거하며 상기 제1BST막(17) 내로 산소를 공급한다.
이때, 상기 제1BST막(17) 및 제2BST막(19)에 실시된 UV/O3처리공정은 350 ∼ 450℃에서 100 ∼ 150mW의 UV파워 및 20 ∼ 30mg/Nm의 O3농도를 이용하여 5 ∼ 20 분간 실시한다.
그 다음, 상기 제1, 제2BST막(17, 19)을 치밀하기 위해서 질소 또는 산소분위기에서 500 ∼ 1000℃의 온도로 급속열처리(RTP)한다.
그 후, 상기 제2BST막(19) 상부에 상부전극(21)을 형성한다. 이때, 상기 상부전극(21)은 상기 하부전극(15)과 같은 물질을 사용하여 형성할 수 있다.
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은, 고집적 소자의 캐패시터 제조공정 시 고유전율을 갖는 BST막을 유전체막으로 형성하되, 상기 BST막을 화학기상증착방법으로 2단계에 거쳐 실시하되, 각 증착단계후 저온열처리공정 중의 하나인 UV/O3처리공정을 실시하여 상기 BST막 내에 함유되어 있는 유기물을 제거하고, 상기 BST막 내에 산소를 공급하여 유전 특성이 우수한 BST막을 형성함으로써 캐패시터의 누설전류특성을 향상시키고 충분한 캐패시터의 정전용량을 확보하는 이점이 있다.

Claims (7)

  1. 반도체기판 상의 저장전극 콘택플러그에 접속되는 확산방지막과 하부전극을 형성하는 공정과,
    전체표면 상부에 제1BST막을 MOCVD 방법으로 형성하는 공정과,
    상기 제1BST막을 제1UV/O3처리하여 상기 제1BST막 내의 유기물을 제거하며 산소를 제공하는 공정과,
    상기 제1BST막 상부에 제2BST막을 MOCVD 방법으로 형성하는 공정과,
    상기 제2BST막을 제2UV/O3처리하여 상기 제2BST막 내의 유기물을 제거하며 산소를 제공하는 공정과,
    상기 제2BST막과 제1BST막을 급속열처리하여 치밀화된 제1BST막과 제2BST막 적층구조의 유전체막을 형성하는 공정과,
    상기 유전체막 상부에 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 확산방지막은 TiN/TiSix막의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 하부전극은 Pt막, Ru막, Ru계 화합물, Ir막, Ir계 화합물 및 도전성을 갖는 산화막으로 이루어지는 군에서 선택되는 임의의 하나로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 제1BST막과 제2BST막은 400 ∼ 420℃의 온도와 1 ∼ 2 torr의 압력하에서 300 ∼ 1000sccm의 O2또는 N2O를 산화제(oxidant)로 사용하는 MOCVD 방법으로 각각 100 ∼ 200Å 두께 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 제1BST막과 제2BST막은 Ba : Sr : Ti = 0.5 : 0.5 :1의 조성비로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 제1, 제2UV/O3처리공정은 350 ∼ 450℃에서 100 ∼ 150mW의 UV파워 및 20 ∼ 30mg/Nm의 O3를 이용하여 5 ∼ 20 분간 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 급속열처리공정은 500 ∼ 1000℃의 질소 또는 산소분위기에서 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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