KR19990060766A

KR19990060766A - 반도체메모리장치의내부전압발생회로

Info

Publication number: KR19990060766A
Application number: KR1019970081010A
Authority: KR
Inventors: 한공흠; 박철성; 신인철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26
Also published as: JPH11273355A; US6067269A; TW396346B; KR100267011B1

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 동작 전류의 감소와 안정적인 번-인 테스트를 실행하기 위한 반도체 메모리 장치에 관한 것으로서, 메모리 셀들과; 워드 라인들과; 상기 워드 라인들 중 하나를 선택하고, 상기 워드 라인을 내부 전원 전압으로 구동하기 위한 로우 디코더와; 외부로부터 고전압을 인가받아 상기 내부 전원 전압에 비해서 높은 전압 레벨을 갖는 고전압인지 그 여부를 검출하고, 상기 고전압이 상기 내부 전원 전압보다 클 때 검출 신호를 발생하기 위한 고전압 검출 회로와; 상기 고전압 검출 회로에 연결되고, 외부 전원 전압을 인가받아 상기 내부 전원 전압을 발생하고, 번인 테스트 모드시 상기 검출 신호에 응답하여 상기 전원 전압 레벨과 동일한 상기 내부 전원 전압을 발생하기 위한 내부 전원 전압 발생 회로를 포함한다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로(INTERTNAL POWER SUPPLY VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 정상적인 경우 내부 전원 전압레벨로 워드 라인을 구동하고 번-인 테스트시에 높은 내부 전원 전압 레벨로 워드 라인을 구동하기 위한 반도체 메모리 장치에 관한 것이다.

최근 반도체 메모리 장치의 고집적화 및 고 성능화 설계로 인한 트랜지스터(transistor)의 미세화로 외부 전원 전압(external power supply : 이하 EVC라 칭하기로 함)의 영향을 최소화하고, 신뢰성을 보장하기 위해서 내부 전원 전압 발생 회로(internal power supply voltage generating circuit)의 사용이 보편화되고 있다. 최근 들어서는 3.3V의 전원에서 2.5V의 전압을 이용하는 내부 전원 전압 발생 회로가 필수적으로 사용되고 있는 추세이다. 그리고 내부 전원 전압을 사용할 경우에 있어서는 전류 공급 능력을 향상시키기 위하여 바이폴라 트랜지스터를 사용해 왔으나, 이는 내부 전원 전압이 클램프되기 전에 전위가 Vbe만큼 드롭되어(drop) VCC-Vbe으로 저전압 제품을 사용하는데 어려움이 있다. 반면에 MOS 트랜지스터로 구동 회로를 설계하면 전류 공급 능력이 상기 바이폴라 트랜지스터보다 떨어지게된다. 즉, 바이폴라 트랜지스터는 고속 동작에는 유리하지만 저전압 제품에서 사용하는데 어려움이 있고, MOS 트랜지스터는 전압을 드롭시키지 않고 그대로 전달할 수 있지만 전류 공급 능력이 바이폴라 트랜지스터보다 떨어지는 단점이 있다.

일반적으로 내부 전원 전압 발생 회로를 사용하지 않는 저전압 제품에서 외부 전원 전압이 그대로 내부 회로들에 인가된다. 그에 따라 외부 전원 전압이 불안정한 파라미터(parameter)값이나 노이즈로 인해 급격하게 증가하게 되면 동작 전류의 소모양도 증가하게 된다. 만일 워드 라인에 설정된 전압 레벨 이상으로 외부 전원 전압이 인가되면 비트 라인으로 동작 전류(active current)의 흐름이 많아져 셀에 관련된 파라미터 값이 불안정해지는 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 외부 전원 전압이 증가하더라도 일정한 전압을 내부 회로에 인가하여 안정된 동작을 도모하기 위함이다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 회로도:

도 2는 본 발명의 실시예에 따른 내부 전원 전압 발생 회로의 구성을 보여주는 회로도:

도 3a는 종래와 본 발명의 기술에 따른 워드 라인에 인가되는 전압레벨을 비교하여 보여주는 도면:

도 3b는 메모리 셀을 통해 소비되는 전류의 양을 비교하여 보여주는 도면:

*도면의 주요부분에 대한 부호 설명

100 : 메모리 셀 130 : 로우 디코더

160 : 고전압 검출 회로 190 : 내부 전원 전압 발생 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 메모리 셀들과; 워드 라인들과; 상기 워드 라인들 중 하나를 선택하고, 상기 워드 라인을 내부 전원 전압으로 구동하기 위한 로우 디코더와; 외부로부터 고전압을 인가받아 상기 내부 전원 전압에 비해서 높은 전압 레벨을 갖는 고전압인지 그 여부를 검출하고, 상기 고전압이 상기 내부 전원 전압보다 클 때 검출 신호를 발생하기 위한 고전압 검출 회로와; 상기 고전압 검출 회로에 연결되고, 외부 전원 전압을 인가받아 상기 내부 전원 전압을 발생하고, 번인 테스트 모드시 상기 검출 신호에 응답하여 상기 전원 전압 레벨과 동일한 상기 내부 전원 전압을 발생하기 위한 내부 전원 전압 발생 회로를 포함한다.

바람직한 실시예에 있어서, 상기 로우 디코더는 상기 워드 라인을 선택하기 위한 선택 회로와; 상기 선택된 워드 라인을 상기 내부 전원 전압 레벨로 구동하기 위한 구동 회로를 포함한다,

바람직한 실시예에 있어서, 상기 구동 회로는 CMOS 인버터를 포함한다.

바람직한 실시예에 있어서, 상기 내부 전원 전압 발생 회로는 제 1 기준 전압 및 그 보다 높은 전압 레벨을 갖는 제 2 기준 전압을 받아들여 이를 저항비에 따라 분배하기 위한 제 1 전압 분배 회로와; 상기 제 1 기준 전압 및 상기 내부 전원 전압을 받아들여 이를 저항비에 따라 분배하기 위한 제 2 전압 분배 회로와; 상기 제 1 전압 분배 회로와 제 2 전압 분배 회로의 분배 전압들을 입력으로하여 이를 비교하기 위한 차동 증폭기와; 상기 검출 신호에 응답하여 상기 차동 증폭기의 전류 공급 능력을 차단하는 차단 회로와; 외부로부터 전원 전압을 인가받아 내부 전원 전압을 구동하기 위한 구동 회로를 포함하며, 상기 차동 증폭기는 차단 회로가 활성화될 때, 전류 공급이 차단되고, 구동 회로는 활성화되어 상기 외부 전원 전압과 동일한 내부 전원 전압을 발생한다.

바람직한 실시예에 있어서, 상기 차단 회로는 외부 전원 전압을 받아들이기 위한 전원 단자와; 상기 전원 단자와 상기 차동 증폭기 사이에 전류 통로가 형성되고, 상기 검출 신호에 의해 제어되는 게이트를 갖는 제 1 MOS 트랜지스터를 포함한다 .

바람직한 실시예에 있어서, 상기 구동 회로는 외부 전원 전압을 받아들이기 위한 전원 단자와; 게이트가 상기 차동 증폭기에 연결되고, 상기 전원 단자와 내부 전원 전압 출력단 사이에 전류 통로가 형성되는 제 2 MOS 트랜지스터를 포함한다.

(작용)

이와 같은 회로에 의해서, 외부 전원 전압이 증가하여도 셀 동작 전류의 소모를 줄일 수 있으며, 번-인 테스트 모드시 외부 전원 전압과 동일한 내부 전원 전압을 반도체 메모리 장치의 내부 회로들에 공급할 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 1 내지 도 3b에 의거하여 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.

도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치는 메모리 셀(memory cell)(100), 로우 디코더(row decoder)(130), 고전압 검출 회로(supper voltage detecting circuit)(160), 그리고 내부 전원 전압 발생 회로(internal power supply generating circuit)(190)를 포함한다.

상기 메모리 셀(100)의 구성 및 동작은 이 분야의 통상적인 지식을 습득한 자들에서는 이미 널리 알려진 기술이므로 이하 생략하며, 로우 디코더(130)는 워드 라인(word line, W/L)을 선택하고 구동하기 위한 것이다. 그리고 로우 디코더(130)는 워드 라인(W/L)을 선택하기 위한 워드 라인 선택 회로(word line selecting circuit)(110)와 선택된 워드 라인을 내부 전원 전압 레벨로 구동하기 위한 구동 회로(driving circuit)(120)를 포함한다. 그리고 상기 구동 회로(120)는 내부 전원 전압(internal power supply voltage : 이하 IVC라 칭함)을 인가받고 게이트가 선택 회로(110)에 접속되고 전류 통로(current path)가 직렬로 형성되는 PMOS 트랜지스터(PMOS transistor) 및 NMOS 트랜지스터(NMOS transistor)로 구비되는 CMOS 인버터(CMOS inverter)를 포함한다.

그리고 상기 고전압 검출 회로(160)는 외부로부터 인가되는 전압이 내부 전원 전압(IVC)보다 높은 고전압 레벨인지를 검출하기 위한 것이다. 그러므로 번-인 테스트 모드(burn-in test mode)로 진입하기 위해서 고전압이 인가되면 상기 고전압 검출 회로(160)는 이를 검출하고 고전압 검출 신호(SVDT)를 발생한다. 상기 고전압 검출 신호(SVDT)는 정상적인 동작 모드에서는 하이 레벨이고, 번-인 테스트 모드시에는 로우 레벨로 변환된다.

내부 전원 전압 발생 회로(190)는 로우 디코더(130)로 인가되는 내부 전원 전압(IVC)을 발생하기 위한 것으로서, 정상적인 경우에는 외부 전원 전압(EVC)의 소정 구간(예를 들면, 3V∼3.6V)에서는 일정 레벨로 유지되는 내부 전원 전압(IVC)을 발생하고, 번-인 테스트 모드시에는 외부 전원 전압(EVC)과 동일한 레벨을 갖는 내부 전원 전압(IVC)을 발생한다.

도 2는 본 발명의 실시예에 따른 고전압 검출 회로 및 내부 전원 전압 발생 회로의 구성을 보여주는 회로도이다.

도 2를 참조하면, 내부 전원 전압 발생 회로는 제 1 기준 전압 (VREF)및 제 2 기준 전압(VSREF)을 인가받아 내부 전원 전압(IVC)을 발생하며, 입력 신호들을 비교하기 위한 차동 증폭기(210)와 내부 전원 전압(IVC)을 구동하기 위한 구동 회로(199), 그리고 상기 검출 신호(SDVT)에 응답하여 전류 미러(current mirror)의 동작을 차단하는 차단 회로(191)를 포함한다.

상기 차단 회로(191)는 게이트가 고전압 검출 회로(160)에 접속되고 EVC가 인가되는 단자(1)와 내부 전원 전압 드라이버단(220)의 PMOS, NMOS 트랜지스터들(199, 206, 208)의 공통 드레인단, 바이폴라 트랜지스터(203)의 공통 컬렉터, 베이스단, 그리고 내부 전원 전압 출력단사이에 전류 통로가 형성되는 PMOS 트랜지스터(191)를 포함한다. 그리고 구동 회로(199)는 게이트가 상기 차동 증폭기(210)의 제 1 노드(N1)에 접속되고 EVC가 인가되는 단자(1)와 내부 전원 전압 출력단 사이에 전류 통로가 형성되는 PMOS 트랜지스터(199)를 구비하고 있다. 상기 차동 증폭기는 직렬로 전류 통로가 형성되고 게이트로 제 1 및 제 2 기준 전압들(VREF, VSREF)을 인가받는 트랜지스터들(200, 201, 202)에 의해 분배된 전압을 제 2 노드(N2)를 통해 제 1 입력으로 받아들이고, 내부 전원 전압(IVC)과 제 1 기준 전압(VREF)을 게이트로 인가받는 트랜지스터들(203, 204, 205)에 의해 분배된 전압을 제 3 노드(N3)를 통해 제 2 입력으로 받아들인다. 이때 제 1 입력이 제 2 입력보다 낮은 전압 레벨을 갖는다면 현재의 내부 전원 전압(IVC)이 그대로 출력되지만, 이와 반대로 제 1 입력이 제 2 입력보다 높다면 전류 미러에 의해 제 1 노드(N1)는 VCC레벨로 챠지되어 구동 회로의 199를 턴온시킨다. 그로 인해 외부 전원 전압 (EVC)와 동일한 내부 전원 전압(IVC)이 공급된다.

그리고 번-인 테스트 모드로 진입하기 위해서는 공정에 따라 매우 높은 외부 전원 전압을 인가해야만 원하는 번-인 전압을 얻을 수 있다. 그러나 매우 높은 외부 전원 전압을 인가해야만 번-인 모드로 진입하는 경우에는 외부 전원 전압을 사용하는 칩들간의 인터페이스(interface) 역할을 하는 트랜지스터들에 의해 매우 심한 스트레스가 가해지거나 심지어 트랜지스터들이 파괴될 가능성이 높다. 그러므로 번-인 테스트 모드시에 고전압 검출 회로(160)는 외부로부터 인가되는 고전압이 내부 전원 전압보다 높을 경우에 로우 레벨로 활성화되는 검출 신호(SVDT)를 발생한다. 차단 회로(191)는 상기 로우 레벨의 검출 신호에 의해 턴온이 되고 전류 경로가 형성되어 외부 전원 전압을 따라서 번-인시 필요한 번-인 전압이 출력하게 된다.

도 3a는 종래와 본 발명에 따른 워드 라인의 구동 전압의 관계를 비교하여 보여주는 도면이고, 도 3b는 종래와 본 발명에 따른 셀 전류의 양을 비교하여 보여주는 도면이다.

도 3a를 참조하면, 종래에는 정상적인 동작 모드에서 외부 전원 전압(EVC)이 그대로 전달되었으나 본 발명에서는 내부 전원 전압 발생 회로(190)로부터 내부 전원 전압(IVC)을 인가받아 약 3V∼3.6V구간 동안 약 4V로 일정한 레벨을 갖는 내부 전원 전압(IVC)이 인가됨을 알 수 있고, 번인 테스트 모드시, 번인 전압부터는 다시 외부 전원 전압(EVC)과 동일하게 인가됨을 알 수 있다. 그에 따라 도 3b에서와 같이 종래에는 외부 전원 전압(EVC)의 증가에 따라 셀의 동작 전류도 증가하게 되지만, 본 발명에서는 워드 라인(W/L)을 3V에서 3.5V동안 일정 전압 레벨로 유지함에 따라 동작 전류의 소모양이 줄어듬을 알 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 워드 라인을 내부 전원 전압 레벨로 구동하므로써 셀 동작 전류 소모량을 감소시킬수 있으며, 번-인 테스트 모드시 높은 외부 전원 전압과 동일한 내부 전원 전압을 얻을 수 있는 효과가 있다.

Claims

메모리 셀들과;

워드 라인들과;

상기 워드 라인들 중 하나를 선택하고, 상기 워드 라인을 내부 전원 전압으로 구동하기 위한 로우 디코더와;

외부로부터 고전압을 인가받아 상기 내부 전원 전압에 비해서 높은 전압 레벨을 갖는 고전압인지 그 여부를 검출하고, 상기 고전압이 상기 내부 전원 전압보다 클 때 검출 신호를 발생하기 위한 고전압 검출 회로와;

상기 고전압 검출 회로에 연결되고, 외부 전원 전압을 인가받아 상기 내부 전원 전압을 발생하고, 번인 테스트 모드시 상기 검출 신호에 응답하여 상기 전원 전압 레벨과 동일한 상기 내부 전원 전압을 발생하기 위한 내부 전원 전압 발생 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 로우 디코더는 상기 워드 라인을 선택하기 위한 선택 회로와;

상기 선택된 워드 라인을 상기 내부 전원 전압 레벨로 구동하기 위한 구동 회로를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 구동 회로는 CMOS 인버터를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 내부 전원 전압 발생 회로는 제 1 기준 전압 및 그 보다 높은 전압 레벨을 갖는 제 2 기준 전압을 받아들여 이를 저항비에 따라 분배하기 위한 제 1 전압 분배 회로와;

상기 제 1 기준 전압 및 상기 내부 전원 전압을 받아들여 이를 저항비에 따라 분배하기 위한 제 2 전압 분배 회로와;

상기 제 1 전압 분배 회로와 제 2 전압 분배 회로의 분배 전압들을 입력으로하여 이를 비교하기 위한 차동 증폭기와;

외부로부터 전원 전압을 인가받아 내부 전원 전압을 구동하기 위한 구동 회로와,

상기 검출 신호에 응답하여 상기 구동 회로의 내부 전원 전압 구동 능력을 차단하는 차단 회로를 포함하며;

상기 구동 회로는 차단 회로가 활성화될 때, 내부 전원 전압 공급이 차단되어, 상기 외부 전원 전압과 동일한 내부 전원 전압을 발생하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 차단 회로는 외부 전원 전압을 받아들이기 위한 전원 단자와;

상기 전원 단자와 내부 전원 전압 출력단 사이에 전류 통로가 형성되고, 상기 검출 신호에 의해 제어되는 게이트를 갖는 제 1 MOS 트랜지스터를 포함하는 반도체 메모리 장치.