CN117672974A - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN117672974A CN117672974A CN202211047488.4A CN202211047488A CN117672974A CN 117672974 A CN117672974 A CN 117672974A CN 202211047488 A CN202211047488 A CN 202211047488A CN 117672974 A CN117672974 A CN 117672974A
- Authority
- CN
- China
- Prior art keywords
- layer
- source
- forming
- side wall
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 114
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 230000008569 process Effects 0.000 claims abstract description 78
- 238000005530 etching Methods 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 37
- 125000006850 spacer group Chemical group 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 309
- 239000000463 material Substances 0.000 description 55
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000009616 inductively coupled plasma Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 210000002381 plasma Anatomy 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- OQPDWFJSZHWILH-UHFFFAOYSA-N [Al].[Al].[Al].[Ti] Chemical compound [Al].[Al].[Al].[Ti] OQPDWFJSZHWILH-UHFFFAOYSA-N 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021324 titanium aluminide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，包括：在所述第一区域和第二区域的伪栅结构两侧的沟道叠层中形成源漏凹槽；沿所述沟道层长度的方向，去除所述源漏凹槽侧壁露出的部分厚度牺牲层，使相邻的沟道层与剩余牺牲层之间，或凸起部与相邻的沟道层和剩余牺牲层之间围成沟槽；在所述第一区域和第二区域的沟槽内形成内侧墙；在所述第一区域的源漏凹槽内形成第一源漏掺杂层，第一源漏掺杂层与所述内侧墙的侧壁相接触；在所述第二区域的源漏凹槽内形成第二源漏掺杂层，第二源漏掺杂层与所述内侧墙的侧壁相接触。本发明实施例简化了工艺流程，提高了工艺整合度。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，目前形成全包围栅极晶体管的工艺流程较为复杂。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，简化工艺流程。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一型MOS晶体管的第一区域和用于形成第二型MOS晶体管的第二区域，第一型MOS晶体管和第二型MOS晶体管的沟道导电类型不同；基底包括衬底和凸出于衬底的凸起部，凸起部上形成有一个或多个自下而上依次堆叠的沟道叠层，每一个沟道叠层均包括牺牲层和位于牺牲层上的沟道层；形成横跨沟道叠层的伪栅结构；在第一区域和第二区域的伪栅结构两侧的沟道叠层中形成源漏凹槽；沿沟道层长度的方向，去除源漏凹槽侧壁露出的部分厚度牺牲层，使相邻的沟道层与剩余牺牲层之间，或凸起部与相邻的沟道层和剩余牺牲层之间围成沟槽；在第一区域和第二区域的沟槽内形成内侧墙；在第一区域的源漏凹槽内形成第一源漏掺杂层，第一源漏掺杂层与内侧墙的侧壁相接触；在第二区域的源漏凹槽内形成第二源漏掺杂层，第二源漏掺杂层与内侧墙的侧壁相接触。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在第一区域和第二区域的伪栅结构两侧的沟道叠层中形成源漏凹槽，随后沿沟道层长度的方向，去除源漏凹槽侧壁露出的部分厚度牺牲层，形成沟槽，之后在第一区域和第二区域的沟槽内形成内侧墙，从而将形成第一区域和第二区域的内侧墙的工艺整合在一起，与在不同的工艺步骤中，分别形成第一区域的沟槽和内侧墙、以及第二区域的沟槽和内侧墙的方案相比，本发明实施例简化了工艺流程，提高了工艺整合度。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前形成全包围栅极晶体管的工艺流程较为复杂。现结合一种半导体结构的形成方法，分析形成全包围栅极晶体管的工艺流程较为复杂的原因。
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，包括用于形成第一型MOS晶体管的第一区域I和用于形成第二型MOS晶体管的第二区域II，第一型MOS晶体管和第二型MOS晶体管的沟道导电类型不同；基底包括衬底1和凸出于衬底1的凸起部2，凸起部2上形成有一个或多个自下而上依次堆叠的沟道叠层5，每一个沟道叠层5均包括牺牲层3和位于牺牲层3上的沟道层4；形成横跨沟道叠层5的伪栅结构6。
参考图2，在第一区域I的伪栅结构6两侧的沟道叠层5中形成第一源漏凹槽7。
参考图3，沿沟道层4长度的方向，去除第一源漏凹槽7侧壁露出的部分厚度牺牲层3，使相邻的沟道层4与剩余牺牲层3之间，或凸起部2与相邻的沟道层4和剩余牺牲层3之间围成第一沟槽(图未示)；在第一沟槽内形成第一内侧墙71。
参考图4，在形成第一内侧墙71后，在第一源漏凹槽7内形成第一源漏掺杂层72。
参考图5，在形成第一源漏掺杂层72之后，在第二区域II的伪栅结构6两侧的沟道叠层5中形成第二源漏凹槽8。
参考图6，沿沟道层4长度的方向，去除第二源漏凹槽8侧壁露出的部分厚度牺牲层3，使相邻的沟道层4与剩余牺牲层3之间，或凸起部2与相邻的沟道层4和剩余牺牲层3之间围成第二沟槽(图未示)；在第二沟槽内形成第二内侧墙81。
参考图7，在形成第二内侧墙81后，在第二源漏凹槽8内形成第二源漏掺杂层82。
上述半导体结构的形成方法中，分别进行形成第一源漏凹槽7、第一沟槽和第一内侧墙71、以及形成第二源漏凹槽8、第二沟槽和第二内侧墙81的工艺步骤，需要进行多次的光刻、刻蚀、沉积工艺，工艺流程复杂。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一型MOS晶体管的第一区域和用于形成第二型MOS晶体管的第二区域，第一型MOS晶体管和第二型MOS晶体管的沟道导电类型不同；基底包括衬底和凸出于衬底的凸起部，凸起部上形成有一个或多个自下而上依次堆叠的沟道叠层，每一个沟道叠层均包括牺牲层和位于牺牲层上的沟道层；形成横跨沟道叠层的伪栅结构；在第一区域和第二区域的伪栅结构两侧的沟道叠层中形成源漏凹槽；沿沟道层长度的方向，去除源漏凹槽侧壁露出的部分厚度牺牲层，使相邻的沟道层与剩余牺牲层之间，或凸起部与相邻的沟道层和剩余牺牲层之间围成沟槽；在第一区域和第二区域的沟槽内形成内侧墙；在第一区域的源漏凹槽内形成第一源漏掺杂层，第一源漏掺杂层与内侧墙的侧壁相接触；在第二区域的源漏凹槽内形成第二源漏掺杂层，第二源漏掺杂层与内侧墙的侧壁相接触。
本发明实施例提供的半导体结构的形成方法中，在第一区域和第二区域的伪栅结构两侧的沟道叠层中形成源漏凹槽，随后沿沟道层长度的方向，去除源漏凹槽侧壁露出的部分厚度牺牲层，形成沟槽，之后在第一区域和第二区域的沟槽内形成内侧墙，从而将形成第一区域和第二区域的内侧墙的工艺整合在一起，与在不同的工艺步骤中，分别形成第一区域的沟槽和内侧墙、以及第二区域的沟槽和内侧墙的方案相比，本发明实施例简化了工艺流程，提高了工艺整合度。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图8，提供基底，包括用于形成第一型MOS晶体管的第一区域I和用于形成第二型MOS晶体管的第二区域II，第一型MOS晶体管和第二型MOS晶体管的沟道导电类型不同；基底包括衬底100和凸出于衬底100的凸起部110，凸起部110上形成有一个或多个自下而上依次堆叠的沟道叠层210，每一个沟道叠层210均包括牺牲层20和位于牺牲层20上的沟道层30。
其中，基底用于为后续制程提供工艺平台。本实施例中，以形成全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，形成方法还可以用于形成叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)。
作为一种示例，第一型MOS晶体管为PMOS晶体管，第二型MOS晶体管为NMOS晶体管。在另一些实施中，第一型MOS晶体管还可以为NMOS晶体管，第二型MOS晶体管相应为PMOS晶体管。
本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，凸起部110与衬底100为一体型结构，凸起部110的材料与衬底100的材料相同，均为硅。在其他实施例中，凸起部的材料可以与衬底的材料不同，凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，凸起部110为沿横向延伸的鳍式结构。
其中，沟道叠层210为后续形成悬空间隔设置的沟道层30提供工艺基础。
具体地，沟道层30和用于提供场效应晶体管的导电沟道，牺牲层20用于支撑第二沟道层30，从而为后续实现沟道层30的间隔悬空设置提供工艺基础，牺牲层20还用于为后续形成栅极结构占据空间位置。
本实施例中，第一区域I的沟道层30与第二区域II的沟道层30的材料相同，且第一区域I的牺牲层20与第二区域II的牺牲层20的材料相同。
作为一种示例，沟道层30的材料为Si，牺牲层20的材料为SiGe。在后续去除牺牲层20的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层20的材料设置为SiGe、将沟道层30的材料设置为Si的做法，能够有效降低牺牲层20的去除工艺对沟道层30的影响，从而提高沟道层30的质量，进而有利于改善器件性能。
在其他实施例中，沟道层的材料还可以为SiGe，牺牲层的材料相应为Si。
在另一些实施例中，第一区域的沟道层的材料还可以与第二区域的沟道层的材料不同，相应地，第一区域的牺牲层的材料也可以与第二区域的牺牲层的材料不同。
作为一种示例，沟道叠层210的数量为三个。在其他实施例中，沟道叠层还可以为其他数量。
本实施例中，衬底100上还形成有围绕凸起部110的隔离层105。
其中，隔离层105用于对相邻的凸起部110之间起到隔离作用，还用于隔离衬底100与后续的栅极结构。本实施例中，隔离层105的材料为氧化硅。隔离层105还可以是其他的绝缘材料。
继续参考图8，形成横跨沟道叠层210的伪栅结构120。
其中，伪栅结构120用于为后续形成栅极结构预先占据空间位置。
具体地，伪栅结构120位于隔离层105上，且覆盖沟道叠层210的部分顶部和部分侧壁。伪栅结构120的延伸方向垂直于沟道叠层的延伸方向。
其中，伪栅结构120可以为叠层结构或单层结构。本实施例中，伪栅结构120为叠层结构，包括伪栅氧化层(图未示)和位于伪栅氧化层上的伪栅层(图未示)。
具体地，伪栅氧化层的材料可以为氧化硅或氮氧化硅，伪栅层的材料可以为多晶硅或非晶硅。
本实施例中，在形成伪栅结构120的步骤中，伪栅结构120的顶部上还形成有伪栅掩膜层(未标示)。
其中，伪栅掩膜层用于作为图形化伪栅材料层以形成伪栅掩膜层的刻蚀掩膜。
作为一种示例，伪栅掩膜层的材料为氮化硅。
继续参考图8，半导体结构的形成方法还包括：在伪栅结构120的侧壁上形成栅极侧墙130。
本实施例中，栅极侧墙130用于与伪栅结构120共同作为后续形成源漏凹槽的刻蚀掩膜，以定义源漏掺杂层的形成位置，栅极侧墙130还用于保护伪栅结构120以及后续栅极结构的侧壁。
本实施例中，栅极侧墙130的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙130为单层或叠层结构。作为一种示例，栅极侧墙130为单层结构，栅极侧墙130的材料为氮化硅。
参考图9，在第一区域I和第二区域II的伪栅结构120两侧的沟道叠层210中形成源漏凹槽140。
本实施例中，源漏凹槽140用于为形成源漏掺杂层提供空间位置。其中，第一区域I的源漏凹槽140用于为后续形成第一源漏掺杂层提供空间位置，第二区域II的源漏凹槽140用于为后续形成第二源漏掺杂层提供空间位置。
并且，源漏凹槽140的侧壁还暴露出沟道叠层210，以便后续沿沟道层长度的方向，去除源漏凹槽140侧壁露出的部分厚度牺牲层20。
作为一种示例，以伪栅掩膜层、伪栅结构和栅极侧墙为掩膜，采用各向异性的刻蚀工艺，刻蚀沟道叠层210，形成源漏凹槽140。
作为一种示例，各向异性的刻蚀工艺为各向异性的干法刻蚀工艺。
参考图10，沿沟道层30长度的方向，去除源漏凹槽140侧壁露出的部分厚度牺牲层20，使相邻的沟道层30与剩余牺牲层20之间，或凸起部110与相邻的沟道层30和剩余牺牲层20之间围成沟槽145。
其中，沟槽145用于为后续形成内侧墙(Inner spacer)提供空间位置。
本实施例中，采用各向同性的刻蚀工艺，沿沟道层30长度的方向，去除源漏凹槽140侧壁露出的部分厚度牺牲层20。
本实施例中，采用蒸汽刻蚀工艺，沿沟道层30长度的方向，刻蚀源漏凹槽140侧壁部分厚度的牺牲层20。
上述实施例中，蒸汽刻蚀工艺为各向同性的刻蚀工艺，能够沿沟道层30长度的方向，对牺牲层20进行刻蚀，且蒸汽刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层20的难度以及降低对其他膜层结构(例如：沟道层30)产生损伤的几率。
本实施例中，牺牲层20的材料为SiGe，沟道层30的材料为Si，通过HCl蒸汽对源漏凹槽140侧壁的牺牲层20进行蒸汽刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，能有效降低沟道层30受损的几率。
其他实施例中，当沟道层的材料为SiGe，牺牲层的材料为Si时，可以采用各向同性的干法刻蚀工艺，沿横向，对凹槽侧壁的牺牲层进行刻蚀。干法刻蚀工艺的刻蚀剂可以包括CF4、O2、N2的等离子体的混合物。等离子体的混合物对Si刻蚀速率与对SiGe刻蚀速率的差值较大，也能够有效降低沟道层受到损耗的几率。
参考图11，在第一区域I和第二区域II的沟槽145内形成内侧墙150。
后续在第一区域I的源漏凹槽140中形成第一源漏掺杂层，在第二区域II的源漏凹槽140中形成第二源漏掺杂层，并且在伪栅结构120和牺牲层20的位置处形成栅极结构，内侧墙150用于实现第一源漏掺杂层与栅极结构之间、以及第二源漏掺杂层与栅极结构的隔离，还增大第一源漏掺杂层与栅极结构之间、以及第二源漏掺杂层与栅极结构之间的距离，有利于减小第一源漏掺杂层与栅极结构之间、以及第二源漏掺杂层与栅极结构之间的寄生电容。
本实施例中，内侧墙150的材料为绝缘材料，以实现第一源漏掺杂层与栅极结构之间、以及第二源漏掺杂层与栅极结构的隔离。
本实施例中，内侧墙150的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙150的材料为氮化硅。
本实施例中，形成内侧墙的步骤包括：在伪栅结构的顶部和侧壁、以及源漏凹槽的侧壁和底部上形成内侧墙，内侧墙填充沟槽。
本实施例中，形成内侧墙的工艺包括原子层沉积工艺。原子层沉积工艺包括进行多次的原子层沉积循环，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了内侧墙的间隙填充能力，从而提高内侧墙在沟槽内的填充能力。
参考图12至图13，在第一区域I的源漏凹槽140内形成第一源漏掺杂层170，第一源漏掺杂层170与内侧墙150的侧壁相接触。
其中，第一源漏掺杂层170用于作为第一型MOS晶体管的源极或漏极，在第一型MOS晶体管工作时，第一源漏掺杂层170用于提供载流子源。
本实施例中，第一源漏掺杂层170包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。
具体地，第一型MOS晶体管为PMOS晶体管，第一源漏掺杂层包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。在其他实施例中，当第一型MOS晶体管为NMOS晶体管时，第一源漏掺杂层包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
需要说明的是，本实施例中，参考图12，半导体结构的形成方法还包括：在形成内侧墙150后，且在形成第一源漏掺杂层170之前，去除位于第一区域I的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150。
上述实施例中，去除位于第一区域I的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150，以便暴露出第一区域I的源漏凹槽140底部的凸起部110、以及源漏凹槽140侧壁的沟道层30，进而使得后续在第一区域I的源漏凹槽140内形成的第一源漏掺杂层170能够与沟道层30相接触。
具体地，半导体结构的形成方法还包括：在形成内侧墙150后，且在形成第一源漏掺杂层170之前，形成覆盖第二区域II的第一掩膜层，第一掩膜层暴露出第一区域I；以第一掩膜层为掩膜，去除位于第一区域I的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150。
其中，第一掩膜层用于作为去除位于第一区域I的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150的刻蚀掩膜。
本实施例中，第一掩膜层包括自下而上依次形成的第一平坦层171、第一抗反射层172以及第一光刻胶图形层173。
本实施例中，第一平坦层171用于为形成第一抗反射层172和第一光刻胶图形层173提供平坦的表面。
作为一种示例，第一平坦层171的材料包括ODL(有机介电层)或SOC(旋涂碳)。
第一抗反射层172用于减少形成第一光刻胶图形层173的曝光过程中的反射效应。作为一种示例，第一抗反射层172的材料包括Si-ARC或BARC。
本实施例中，第一光刻胶图形层173用于作为刻蚀掩膜。
本实施例中，第一光刻胶图形层173的材料为光刻胶。
本实施例中，采用各向异性刻蚀工艺，去除位于伪栅结构120的顶部和源漏凹槽140的底部上的内侧墙150；采用各向同性刻蚀工艺，去除位于伪栅结构120侧壁、以及源漏凹槽140侧壁的沟道层30上的内侧墙150。
各向异性的刻蚀工艺具有各向异性刻蚀的特性，从而能够在沿垂直于衬底的方向上对内侧墙150进行刻蚀，进而便于将位于源漏凹槽140底部的内侧墙150去除。
作为一种示例，各向异性刻蚀工艺为各向异性的干法刻蚀工艺。
作为一种示例，各向异性的干法刻蚀工艺包括原子层刻蚀(atomic layer etch，ALE)工艺。原子层刻蚀工艺具有低刻蚀损伤、高选择比、准确的深度控制、低功率工艺等特点，能够将刻蚀精确到一个原子层，要求刻蚀过程均匀地、逐个原子层地进行，并停止在适当的时间或位置，从而获得极高的刻蚀选择率和刻蚀精度。
具体地，原子层刻蚀工艺可以为容性耦合等离子体(capacitively coupledplasma，CCP)。在另一些实施例中，还可以为感应耦合等离子体ICP(Inductively coupledplasma)等刻蚀工艺。
各向同性刻蚀工艺具有各向同性的刻蚀的特性，从而能够沿着平行于衬底的方向，对内侧墙150进行刻蚀，进而能够去除位于伪栅结构的侧壁、以及源漏凹槽侧壁的沟道层上的内侧墙150。
作为一种示例，各向同性刻蚀工艺为湿法刻蚀工艺。
本实施例中，内侧墙150的材料为氮化硅，湿法刻蚀工艺的刻蚀溶液包括磷酸溶液。
本实施例中，在去除位于第一区域I的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150后，第二区域II的源漏凹槽140的侧壁和底部仍然被内侧墙150所覆盖，从而仅在第一区域I的源漏凹槽140内形成第一源漏掺杂层170。
参考图14至图15，在第二区域II的源漏凹槽140内形成第二源漏掺杂层180，第二源漏掺杂层180与内侧墙150的侧壁相接触。
第二源漏掺杂层180用于作为第二型MOS晶体管的源极或漏极，在第二型MOS晶体管工作时，第二源漏掺杂层180用于提供载流子源。
本实施例中，第二源漏掺杂层180包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。
具体地，本实施例中，第二型MOS晶体管为NMOS晶体管，第二源漏掺杂层180包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。在其他实施例中，第二型MOS晶体管为PMOS晶体管，第二源漏掺杂层180包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
本实施例中，半导体结构的形成方法还包括：参考图14，在形成内侧,150后，且在形成第二源漏掺杂层180之前，去除位于第二区域II的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150。
去除位于第二区域II的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150，以便暴露出第二区域II的源漏凹槽140底部的凸起部110和源漏凹槽140侧壁的沟道层30，进而后续能够在第二区域II的源漏凹槽140内形成第二源漏掺杂层180。
本实施例中，半导体结构的形成方法还包括：在形成内侧墙150后，且在形成第二源漏掺杂层180之前，形成覆盖第一区域I的第二掩膜层，第二掩膜层暴露出第二区域II；以第二掩膜层为掩膜，去除位于第二区域II的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层上的内侧墙150。
第二掩膜层用于作为去除位于第二区域II的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层30上的内侧墙150的刻蚀掩膜。
本实施例中，第二掩膜层包括自下而上依次形成的第二平坦层181、第二抗反射层182以及第二光刻胶图形层183。
其中，第二平坦层181用于为形成第二抗反射层182和第二光刻胶图形层183提供平坦的表面。
作为一种示例，第二平坦层181的材料包括ODL(有机介电层)或SOC(旋涂碳)。
本实施例中，第二抗反射层182用于减少形成第二光刻胶图形层183的曝光过程中的反射效应。作为一种示例，第二抗反射层182的材料包括Si-ARC或BARC。
本实施例中，第二光刻胶图形层183用于作为刻蚀掩膜。
本实施例中，第二光刻胶图形层183的材料为光刻胶。
本实施例中，采用各向异性刻蚀工艺，去除位于伪栅结构120的顶部和源漏凹槽140的底部上的内侧墙150；采用各向同性刻蚀工艺，去除位于伪栅结构120侧壁、以及源漏凹槽140侧壁的沟道层30上的内侧墙150。
各向异性的刻蚀工艺具有各向异性刻蚀的特性，从而能够在沿垂直于衬底的方向上对内侧墙150进行刻蚀，进而便于将位于源漏凹槽140底部的内侧墙150去除。
作为一种示例，各向异性刻蚀工艺为各向异性的干法刻蚀工艺。
作为一种示例，各向异性的干法刻蚀工艺包括原子层刻蚀(atomic layer etch，ALE)工艺。原子层刻蚀工艺具有低刻蚀损伤、高选择比、准确的深度控制、低功率工艺等特点，能够将刻蚀精确到一个原子层，要求刻蚀过程均匀地、逐个原子层地进行，并停止在适当的时间或位置，从而获得极高的刻蚀选择率和刻蚀精度。
具体地，原子层刻蚀工艺可以为容性耦合等离子体(capacitively coupledplasma，CCP)。在另一些实施例中，还可以为感应耦合等离子体ICP(Inductively coupledplasma)等刻蚀工艺。
各向同性刻蚀工艺具有各向同性的刻蚀的特性，从而能够沿着平行于衬底的方向，对内侧墙150进行刻蚀，进而能够去除位于伪栅结构的侧壁、以及源漏凹槽侧壁的沟道层上的内侧墙150。
作为一种示例，各向同性刻蚀工艺为湿法刻蚀工艺。
本实施例中，内侧墙150的材料为氮化硅，湿法刻蚀工艺的刻蚀溶液包括磷酸溶液。
本实施例中，在形成第二掩膜层之前，还形成保型覆盖于基底上的保护层(图未示)；在以第二掩膜层为掩膜，去除位于第二区域II的伪栅结构120的顶部和侧壁、源漏凹槽140的底部以及源漏凹槽140侧壁的沟道层上的内侧墙150之前，还以第二掩膜层为掩膜，去除位于第一区域I的保护层，以暴露出第二区域II。
相应的，剩余位于第一区域II的保护层能够在后续形成第二源漏掺杂层180的步骤中，对第一区域I起到保护作用，防止形成第二源漏掺杂层180的工艺过程对第一区域I产生影响。
需要说明的是，本实施例中，以形成第一源漏掺杂层170之后，形成第二源漏掺杂层180为示例进行说明。在其他实施例中，还可以是在第二区域形成第二源漏掺杂层之后，在第一区域形成第一源漏掺杂层。
还需要说明的是，本实施例中，以分别在形成源漏掺杂层之前，将对应区域的源漏凹槽140底部上的以及源漏凹槽140侧壁沟道层30上的内侧墙150去除。在另一些实施例中，还可以是在形成内侧墙之后，且在形成第一源漏掺杂层和第二源漏掺杂层之前，在第一区域和第二区域，去除位于伪栅结构的顶部和侧壁、源漏凹槽的底部以及源漏凹槽侧壁的沟道层上的内侧墙。
参考图16，在形成第一源漏掺杂层170和第二源漏掺杂层180之后，去除伪栅结构120，形成栅极开口(图未示)，暴露出沟道叠层210；通过栅极开口，去除沟道叠层210中的牺牲层20，形成通槽(图未示)，通槽由凸起部110与相邻的沟道层30围成，或由相邻的沟道层30围成；在栅极开口和通槽内填充栅极结构190，栅极结构190包围沟道层30。
栅极开口用于为形成栅极结构提供空间位置。栅极开口露出沟道叠层210，以便于后续通过栅极开口去除沟道叠层210中的牺牲层20。
具体地，在形成第一源漏掺杂层170和第二源漏掺杂层180之后，且在去除伪栅结构120之前，还包括：在伪栅结构120侧部形成覆盖第一源漏掺杂层170和第二源漏掺杂层180的层间介质层160。
层间介质层160用于隔离相邻器件。作为一种示例，层间介质层160的材料为氧化硅。
需要说明的是，在形成层间介质层160的步骤中，还去除伪栅掩膜层。
本实施例中，栅极开口横跨沟道叠层210，栅极开口位于层间介质层160中。
本实施例中，通槽和栅极开口共同为形成栅极结构提供空间位置。通槽与栅极开口相连通。
上述实施例中，牺牲层20在形成第一源漏掺杂层170和第二源漏掺杂层180后去除，因此去除牺牲层20后，沿沟道层30的延伸方向，第一区域I的沟道层30两端与第一源漏掺杂层170相连，第二区域II的沟道层30两端与第二源漏掺杂层180相连，沟道层30悬空设置于栅极开口内，以便于后续栅极结构能够包围沟道层。
本实施例中，采用蒸汽刻蚀工艺去除牺牲层20。具体地，沟道层30的材料为Si，牺牲层20的材料为SiGe，因此通过HCl蒸汽去除栅极开口露出的牺牲层20，HCl蒸汽对SiGe和Si之间具有较高的刻蚀选择比，有利于提高牺牲层20的去除效率以及降低对沟道层30造成损伤的几率。
本实施例中，在器件工作时，栅极结构190用于控制导电沟道的开启和关断。
本实施例中，栅极结构190为金属栅极结构，栅极结构190包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)以及位于功函数层上且填充于通槽和栅极开口的栅电极层(图未示)。
本实施例中，栅介质层用于实现功函数层及栅电极层与导电沟道之间的电隔离。栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
本实施例中，栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。在其他实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高k栅介质层。
本实施例中，功函数层用于调节栅极结构190的功函数，进而调节场效应晶体管的阈值电压。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，栅电极层用于作为栅极结构190与外部电路电连接的外接电极。栅电极层的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成第一型MOS晶体管的第一区域和用于形成第二型MOS晶体管的第二区域，所述第一型MOS晶体管和第二型MOS晶体管的沟道导电类型不同；所述基底包括衬底和凸出于所述衬底的凸起部，所述凸起部上形成有一个或多个自下而上依次堆叠的沟道叠层，每一个所述沟道叠层均包括牺牲层和位于所述牺牲层上的沟道层；
形成横跨所述沟道叠层的伪栅结构；
在所述第一区域和第二区域的伪栅结构两侧的沟道叠层中形成源漏凹槽；
沿所述沟道层长度的方向，去除所述源漏凹槽侧壁露出的部分厚度牺牲层，使相邻的沟道层与剩余牺牲层之间，或凸起部与相邻的沟道层和剩余牺牲层之间围成沟槽；
在所述第一区域和第二区域的沟槽内形成内侧墙；
在所述第一区域的源漏凹槽内形成第一源漏掺杂层，第一源漏掺杂层与所述内侧墙的侧壁相接触；
在所述第二区域的源漏凹槽内形成第二源漏掺杂层，第二源漏掺杂层与所述内侧墙的侧壁相接触。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述内侧墙的步骤包括：在所述伪栅结构的顶部和侧壁、以及源漏凹槽的侧壁和底部上形成内侧墙，所述内侧墙填充所述沟槽；
所述半导体结构的形成方法还包括：在形成所述内侧墙后，且在形成第一源漏掺杂层之前，去除位于所述第一区域的伪栅结构的顶部和侧壁、源漏凹槽的底部以及所述源漏凹槽侧壁的沟道层上的内侧墙；
所述半导体结构的形成方法还包括：在形成所述内侧墙后，且在形成第二源漏掺杂层之前，去除位于所述第二区域的伪栅结构的顶部和侧壁、源漏凹槽的底部以及所述源漏凹槽侧壁的沟道层上的内侧墙。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述内侧墙后，且在形成第一源漏掺杂层之前，形成覆盖所述第二区域的第一掩膜层，所述第一掩膜层暴露出所述第一区域；以所述第一掩膜层为掩膜，去除位于所述第一区域的伪栅结构的顶部和侧壁、源漏凹槽的底部以及所述源漏凹槽侧壁的沟道层上的内侧墙。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述内侧墙后，且在形成第二源漏掺杂层之前，形成覆盖所述第一区域的第二掩膜层，所述第二掩膜层暴露出所述第二区域；以所述第二掩膜层为掩膜，去除位于所述第二区域的伪栅结构的顶部和侧壁、源漏凹槽的底部以及所述源漏凹槽侧壁的沟道层上的内侧墙。
5.如权利要求2至4任一项所述的半导体结构的形成方法，其特征在于，去除位于所述伪栅结构的顶部和侧壁、源漏凹槽的底部以及所述源漏凹槽侧壁的沟道层上的内侧墙的步骤包括：采用各向异性刻蚀工艺，去除位于所述伪栅结构的顶部和源漏凹槽的底部上的内侧墙；采用各向同性刻蚀工艺，去除位于所述伪栅结构的侧壁、以及所述源漏凹槽侧壁的沟道层上的内侧墙。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述各向异性刻蚀刻蚀工艺为各向异性的干法刻蚀工艺。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺包括原子层刻蚀工艺。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述各向同性刻蚀工艺包括湿法刻蚀工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀溶液包括磷酸溶液。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述内侧墙的工艺包括原子层沉积工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺，沿所述沟道层长度的方向，去除所述源漏凹槽侧壁露出的部分厚度牺牲层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一型MOS晶体管为PMOS晶体管，所述第二型MOS晶体管为NMOS晶体管；或者，所述第一型MOS晶体管为NMOS晶体管，所述第二型MOS晶体管为PMOS晶体管。
13.如权利要求1至4、10至12中任一项所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第一源漏掺杂层和第二源漏掺杂层之后，去除所述伪栅结构，形成栅极开口，暴露出所述沟道叠层；
通过栅极开口，去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由所述凸起部与相邻的沟道层围成，或由相邻的沟道层围成；
在所述栅极开口和通槽内填充栅极结构，所述栅极结构包围所述沟道层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211047488.4A CN117672974A (zh) | 2022-08-29 | 2022-08-29 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211047488.4A CN117672974A (zh) | 2022-08-29 | 2022-08-29 | 半导体结构的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117672974A true CN117672974A (zh) | 2024-03-08 |
Family
ID=90075686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211047488.4A Pending CN117672974A (zh) | 2022-08-29 | 2022-08-29 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117672974A (zh) |
-
2022
- 2022-08-29 CN CN202211047488.4A patent/CN117672974A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110277316B (zh) | 半导体结构及其形成方法 | |
| CN110581173A (zh) | 半导体结构及其形成方法 | |
| CN112151380B (zh) | 半导体结构及其形成方法 | |
| CN113809010B (zh) | 半导体结构及其形成方法 | |
| CN117652014A (zh) | 半导体结构及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN113809011B (zh) | 半导体结构及其形成方法 | |
| CN111490092B (zh) | 半导体结构及其形成方法 | |
| CN117672974A (zh) | 半导体结构的形成方法 | |
| CN112151605A (zh) | 半导体结构及其形成方法 | |
| CN112713088A (zh) | 半导体结构及其形成方法 | |
| CN111863933A (zh) | 半导体结构及其形成方法 | |
| CN114068396B (zh) | 半导体结构及其形成方法 | |
| CN113745112B (zh) | 半导体器件的形成方法 | |
| CN112951725B (zh) | 半导体结构及其形成方法 | |
| CN113745113B (zh) | 半导体器件及其形成方法 | |
| CN114068700B (zh) | 半导体结构及其形成方法 | |
| CN112151378B (zh) | 半导体结构及其形成方法 | |
| CN112310198B (zh) | 半导体结构及其形成方法 | |
| CN113903805B (zh) | 半导体结构及其形成方法 | |
| CN117316874A (zh) | 半导体结构的形成方法 | |
| CN115472692A (zh) | 半导体结构及其形成方法 | |
| CN117410288A (zh) | 半导体结构及其形成方法 | |
| CN117276200A (zh) | 半导体结构的形成方法 | |
| CN117476461A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |