KR100399446B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고유전 게이트절연막-금속게이트전극을 사용하여 게이트전극이 층간절연막에 매립되는 다마신 방법의 MOSFET에서 유기저유전막 패턴의 측벽에 절연막 스페이서를 형성하고, 층간절연막으로 다른 부분을 채운후에 절연막 스페이서 내부에 고유전 게이트절연막-금속게이트전극을 형성한 후, 게이트전극의 상부에 캡층을 형성하였으므로, 후속의 자기정렬 콘택 공정을 안정적으로 진행할 수 있어 소자의 고집적화에 유리하다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극을 절연막에 매립시키는 다마신(damascene) 공정에서 유기 저유전(organic low-k)막을 사용하여 게이트전극을 용이하게 형성하고 게이트전극의 상부에 캡층을 구비하여 자기정렬 콘택을 안정적으로 실시할 수 있어 소자의 고집적화에 유리한 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 채널폭의 감소는 문턱전압 감소와 트랜지스터 펀치를 유발하게 된다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은채널효과(short channel effect)를 방지하기 위하여 채널이온주입과 소오스/드레인영역 이온주입시 에너지를 감소시켜 측면 확산을 방지하는데, 이때 접합깊이가 얕게 형성되어 소자의 동작 특성을 저하시킨다.
짧은 채널효과가 발생되면 게이트전극의 폭 변화에 대하여 문턱전압이 심하게 변화되어 문턱전압 조절이 어렵게되어 공정마진이 적어지는 문제점이 있다.
더욱이 DRAM의 디자인룰이 0.13㎛ 이하로 감소함에 따라 고유전 게이트절연막-금속게이트전극을 사용하는 구조가 연구되고 있으며, 상기의 고유전 게이트절연막-금속게이트전극 구조의 MOSFET를 형성하는 공정에서는 고온 공정시에 고유전 게이트절연막과 금속게이트전극가 영향을 받아 열화되는 문제점이 있어, 게이트전극을 절연막에 매립시키는 다마신(damascene) 공정을 사용하는 금속재배치 게이트 공정(metal replacement gate process; 이하 MRG 공정이라 칭함)이 개발되고 있다.
도 1은 종래 기술에 따른 반도체소즈의 단면도로서, MRG 공정의 예이다.
먼저, 반도체기판(10)에서 MOSFET의 채널로 예정되어있는 부분을 사이에 두고, 질화막 재질의 절연막 스페이서(12)들이 형성되어있으며, 상기 채널로 예정된 부분을 노출시키는 층간절연막(14)이 전면에 형성되어있고, 상기 반도체기판(10)의 노출된 채널영역에 알루미늄 산화막(Al2O3) 재질의 고유전 게이트절연막(16)과 WN/W 적층 구조의 금속게이트전극(18)이 형성되어있으며, 상기 절연막 스페이서(12) 양측의 반도체기판(10)에 소오스/드레인영역(도시되지 않음)이 형성되어 있다.
여기서 다마신 공정에 의해 금속게이트전극(18)의 대부분이 층간절연막(14)에 묻히게 되나, 소자의 디자인룰에 따라 공정을 진행하게 되면, 금속게이트전극(18)이 층간절연막(14)의 상부로 노출되게 되며, 이 경우 게이트전극의 상부에 식각장벽층인 캡층이 별로도 존재하지 않아 자기정렬 콘택 공정시에 게이트전극이 다른 배선과 단락되는 문제점이 있다.
상기의 문제점을 해결하기 위해서는 소자의 면적을 증가시켜야하나 이는 소자의 고집적화를 방해하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 유기저유전막으로 게이트 패턴을 형성하고, 그 양측에 절연막 스페이서를 형성한후 화학기계적연마(chemical-mechaniscal polishing ; 이하 CMP라 칭함)과 다마신 공정에 의해 고유전 게이트절연막-금속게이트전극 구조의 MOSFET를 형성하여 소자의 고집적화에 유리한 안정적인 동작 특성을 가지는 반도체소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 절연 스페이서
14 : 층간절연막 16 : 고유전 게이트절연막
18 : 금속게이트전극 20 : 제1산화막
22 : 유기저유전막 24 : 제2산화막
26 : 감광막 패턴 28 : 금속층
30 : 캡층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 게이트패턴 마스크로 유기저유전막 패턴을 형성하는 공정과,
상기 유기저유전막 패턴의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서 바깥쪽에 층간절연막을 형성하고, 유기저유전막을 제거하여 반도체기판의 채널 부분으로 예정되어있는 부분을 노출시키는 공정과,
상기 구조의 전표면에 고유전 게이트절연막과 금속막을 순차적으로 형성하는 공정과,
상기 금속막을 전면 식각하여 상기 절연막 스페이서 내부에 일정두께가 남도록하여 금속게이트전극을 형성하는 공정과,
상기 금속게이트전극 상부에 절연막 패턴으로된 캡층을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2f는 본발명에 따른 반도체소자의 제조 공정도이다.
먼저, 실리콘 웨이퍼 반도체기판(10)상에 제1산화막(20)과 유기저유전막(22) 및 제2산화막(24)을 순차적으로 형성한 후, 게이트 패턴닝 마스크를 사용하여 상기 제2산화막(24)상에 감광막 패턴(26)을 형성한다. 여기서 상기 제1 및제2산화막(20,24)은 유기저유전막(22)의 마스크층으로서 50∼200Å 정도로 비교적 얇게 형성되며, 상기 유기저유전막(22)은 코팅-베이킹-쿠어링 공정으로 형성된다. (도 2a 참조).
그다음 상기 감광막 패턴(26)을 마스크로 노출되어있는 제2산화막(24)과 유기저유전막(22)을 건식식각 방법으로 순차적으로 제거하여 제2산화막(24), 유기저유전막(22) 및 제1산화막(20) 패턴을 형성하되, 상기 유기저유전막(22) 식각공정시 감광막 패턴(26)도 함께 제거되며, 상기 제2산화막(24)이 유기저유전막(22) 식각시 식각장벽이 된다. (도 2b 참조).
그후, 상기 패턴들을 마스크로 소오스/드레인영역 형성을 위한 LDD 이온주임을 실시하고, 상기 패턴들의 측벽에 질화막이나 과실리콘 산화질화막 재질의 절연막 스페이서(12)를 형성하고, 고농도 이온주입으로 소오스/드레인영역(도시되지 않음)을 형성한다. 이때 상기 스페이서 식각 공정은 기판의 손상을 최소로 하기 위하여 C-H-F계 가스 플라즈마를 사용한다.
그다음 상기 구조의 전표면에 산화막 재질의 층간절연막(14)을 두껍게 형성하고, CMP 공정을 실시하여 절연막 스페이서(12) 상부의 층간절연막(14)을 제거하여 평탄화시켜, 제2산화막(24) 패턴이나 유기저유전막(22)을 노출시키고, 다시 제2산화막(24)과 유기저유전막(22) 및 제1산화막(20) 패턴을 순차적으로 제거하여 채널 부분을 노출시킨다. 이때 상기 유기저유전막(22) 패턴 제거 공정은 습식이나 건식 방법으로 제거하는데, 건식의 경우에는 통상의 감광막 제거 공정을 사용한다. (도 2c 참조).
그후, 상기 구조의 전표면에 알루미늄 산화막 재질의 고유전 게이트절연막(16)과 WN/W 구조의 금속층(28)을 순차적으로 형성한다. (도 2d 참조).
그다음 상기 금속층(28)을 전면 에치백하여 절연막 스페이서(12)의 내측에 일정 두께 만이 남도록하여 금속층(28) 패턴으로된 매립된 금속게이트전극(18)을 형성한다. 이때 상기 식각 공정시 금속층(28)과 고유전 게이트절연막(16)과의 식각선택비를 증가시키기 위하여 NF3나 SF6등의 플루오루 함유 가스를 Ar이나 He등의 불활성 가스를 플라즈마 안정화 가스로하여 혼합 가스 플라즈마로 실시한다. (도 2e 참조).
그후, 상기 금속게이트전극(18)의 상부에 캡층(30)을 형성한다. 상기 캡층(30)은 질화막이나 과실리콘 산화질화막을 전면 도포하고 전면식각하여 형성하고, 그다음 층간절연막(14)상의 고유전 게이트절연막(16)을 제거하여 MOSFET를 완성한다. (도 2f 참조).
그다음 도시되어있지는 않으나, 상기 구조의 전표면에 평탄화층을 형성하고, 자기정렬 콘택을 형성하게 되는데, 콘택 식가공정시 캡층 및 스페이서와 평탄화층 및 층간절연막간의 식각선택비를 증가시키기 위하여 과탄소 C-F계 가스를 사용하거나 CH3F, CH2F2또는 C2HF5등의 C-H-F계 가스와 혼합한 가스를 안정화가스와 섞어 사용하여 안정적인 자기정렬 콘택을 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 다마신 공정에 의해 게이트가 층간절연막에 매립되는 구조의 MOSFET에서 유기저유전막 패턴과 CMP 방법을 이용하여 안정적으로 소자를 형성하여, 소자의 고집적화에 유리한 이점이 있다.

Claims (11)

  1. 반도체기판상에 게이트패턴 마스크로 유기저유전막 패턴을 형성하는 공정과,
    상기 유기저유전막 패턴의 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 절연막 스페이서 바깥쪽에 층간절연막을 형성하고, 유기저유전막을 제거하여 반도체기판의 채널 부분으로 예정되어있는 부분을 노출시키는 공정과,
    상기 구조의 전표면에 고유전 게이트절연막과 금속층을 순차적으로 형성하는 공정과,
    상기 금속층을 전면 식각하여 상기 절연막 스페이서 내부에 일정두께가 남도록하여 금속게이트전극을 형성하는 공정과,
    상기 금속게이트전극 상부에 절연막 패턴으로된 캡층을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 유기저유전막의 상하부에 마스크막으로서 산화막을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 유기저유전막을 코팅-베이킹-쿠어링 공정으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    절연막 스페이서를 질화막이나 과실리콘 산화질화막 재질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 절연막 스페이서를 형성하기 위한 식각공정시 C-H-F계 가스 플라즈마를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 절연막 스페이서 바깥쪽에 층간절연막을 형성하는 공정을 전표면에 층간절연막을 형성하고, CMP 공정으로 절연막 스페이서 상부의 층간절연막을 제거하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 유기저유전막 패턴 제거 공정은 습식이나 건식 방법으로 제거하되, 건식의 경우에는 통상의 감광막 제거 공정을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 고유전 게이트절연막을 알루미늄 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 금속층을 WN/W 구조로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 금속층 식각공정을 NF3나 SF6의 플루오루 함유 가스를 Ar이나 He등의 불활성 가스와의 혼합 가스 플라즈마로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 캡층을 질화막이나 과실리콘 산화질화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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