KR100312755B1

KR100312755B1 - 멀티싱크를 위한 액정 표시 장치 및 디스플레이 장치와 각각의 구동 장치

Info

Publication number: KR100312755B1
Application number: KR1019990020521A
Authority: KR
Inventors: 정병후; 이호형
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2001-11-03
Also published as: US6417829B1; KR20010001365A

Abstract

이 발명은 간단한 회로적 구성으로 디스플레이 모드를 변화시킬 수 있고, 구성된 화소 모두를 구동시키지 못하는 구동 주파수가 입력되어도 멀티싱크로서 구성된 모든 화소를 구동시킨다.

이를 위해 이 발명은 다수의 게이트선, 다수의 데이터선, 상기 게이트선에 연결되는 게이트 전극과 상기 데이터 선에 연결되는 소스 전극을 가지는 박막 트랜지스터를 포함하는 액정표시장치 패널; 4개의 구동 클럭을 입력받아 구동 주파수를 멀티싱크하는 데이터 드라이버; 4개의 시프트 클럭을 입력받아 구동 주파수를 멀티싱크하는 게이트 드라이버; 및 4개의 구동 클럭 및 시프트 클럭을 출력하고 정상 모드인지 멀티싱크 모드인지에 따라 상기 4개의 구동 클럭 및 시프트 클럭의 상태를 가변시켜 출력하는 타이밍 콘트롤러를 포함한다.

Description

멀티싱크를 위한 액정 표시 장치 및 디스플레이 장치와 각각의 구동 장치{A LIQUID CRYSTAL DISPLAY DEVICE AND A DISPLAY DEVICE FOR MULTISYNC AND EACH DRIVING APPARATUS THEREOF}

본 발명은 디스플레이(display) 장치의 주사 드라이버에 관한 것으로, 특히 일정수의 화소를 가진 폴리-실리콘 박막 트랜지스터 액정 표시 장치(thin film transistor liquid crystal display;이하 'TFT-LCD'라 함)의 게이트 드라이버에 관한 것이다.

TFT-LCD는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.

이러한 TFT-LCD는 요구하는 해상도에 따라 일정수의 화소를 가지므로, 해상도에 따라 1024×768의 화소수를 가지는 XGA(eXtended Graphics array), 800×600의 화소수를 가지는 SVGA(Super Video Graphics Array), 640×480의 화소수를 가지는 VGA(Video Graphics Array) 등으로 나눌수 있다.

따라서, 해상도를 달리하는 각 TFT-LCD는 구성된 화소수를 구동하기 위해서 화소수에 맞는 구동 주파수를 가지므로 서로 다른 구동 주파수를 가진다.

그러나, TFT-LCD는 일정수의 화소로서 신호규격이 다른 영상 신호를 화면상에 표시해야 하는데, 이러한 기능을 멀티싱크 (multisync)라고 한다.

현재 시장에 출시되는 제품들은 OA(Office Automatic)용의 경우 XGA 장치에 SVGA나 VGA 표시를 표시하는 등의 멀티싱크 기능이 기본적으로 지원되고 있다. 또한, A/V 용 제품의 경우도 사용되는 비디오 신호 규격에 따라 NTSC(National Television System Committee) 방식과 PAL(Phase Alternating by Line system) 방식과, 디스플레이 모드에 따라 풀 모드(full mode), 와이드 모드(wide mode), 노멀 모드(normal mode)와 시네마 모드(cinema mode) 등이 있는데, 이러한 다양한 규격과 모드를 지원하는 제품이 주류를 형성하고 있다.

그러나, 종래의 멀티싱크를 지원하는 LCD는 아모르포스-실리콘(amorphous silicon)과 달리 드라이브 회로를 글라스 내에 집적하는 폴리-실리콘(poly-Si) 박막 트랜지스터-LCD의 경우, 멀티싱크 기능을 구현하려면 회로구조가 복잡해지고, 이에 따른 패널 수율이 하락하고 패널 크기가 증가되는 단점이 있다.

따라서, 이 발명은 간단한 회로적 구성으로서 멀티싱크를 달성하고, 그에 따라 패널 수율이 향상되도록 하는 것을 목적으로 한다.

도1은 TFT-LCD의 디스플레이 모드별 화면상태를 나타낸 도면이다.

도2는 이 발명의 실시예에 따른 TFT-LCD의 블록도이다.

도3은 이 발명의 제1 특징에 따른 TFT-LCD의 게이트 드라이버의 블록 구성도이다.

도4는 와이드, 노멀, 풀 모드시 도3에 인가되는 클럭 타이밍도이다.

도5는 시네마 모드시 도3에 인가되는 클럭 타이밍도이다.

도6은 이 발명의 제1 특징에 따른 TFT-LCD의 게이트트 드라이버를 실현하기 위한 제1 실시예로서의 논리 회로도이다.

도7은 이 발명의 제1 특징에 따른 TFT-LCD의 게이트 드라이버를 실현하기 위한 제2 실시예로서의 논리 회로도이다.

도8은 이 발명의 제2 특징에 따른 TFT-LCD의 블록도이다.

도9는 이 발명의 제2 특징에 따른 TFT-LCD의 데이터 드라이버의 블록도이다.

도10은 이 발명의 제2 특징에 따른 TFT-LCD의 시프트부를 실현하기 위한 제1 실시예로서의 논리 회로도이다.

도11은 이 발명의 제2 특징에 따른 TFT-LCD가 멀티싱크를 달성하도록 시프트부로 인가되는 제1 시프트 클럭 내지 제4 시프트 클럭의 타이밍도이다.

도12는 이 발명의 제2 특징에 따른 TFT-LCD가 멀티싱크를 달성함을 보이는 타이밍도이다.

상기의 목적을 달성하기 위한 이 발명의 디스플레이 장치는,

다수의 주사선, 상기 다수의 주사선에 절연되어 교차하는 다수의 데이터선과, 상기 주사선과 데이터선의 교차 부근에 형성된 화소(pixel)를 포함한 디스플레이 패널이 형성된다. 그리고, 각 화소를 구동시키기 위한 주사 드라이버와, 데이터드라이버가 디스플레이 패널의 상,하,좌,우측 중 선택적으로 위치한다. 이때, 주사 드라이버의 출력단은 다수의 주사선에 연결되도록 하고, 데이터 드라이버의 출력단은 다수의 데이터선에 연결되도록 한다.

주사 드라이버는 연결된 주사선을 순차적으로 구동시키기 위한 주사 구동 신호를 발생하고, 데이터 드라이버는 주사 구동 신호에 의해 구동한 주사선에 연결된 화소에 해당하는 R, G, B 데이터 신호를 저장한 후 동시에 인가한다. 이때, 데이터 드라이버와 주사 드라이버은 서로 동기된 동작을 하여야하며, 이는 타이밍 콘트롤러에 의해 제어된다. 타이밍 콘트롤러는 외부로부터 인가되는 수직 및 수평 동기 신호, R, G, B 데이터 신호, 클럭 신호 등을 입력받아 디스플레이 패널에 규격에 적합한 클럭 신호를 발생하여 주사 및 데이터 드라이버에 인가하고, 주사 구동 시작 신호를 주사 드라이버로, 데이터 구동 시작 신호를 데이터 드라이버로 출력하여 두 드라이버의 동기를 제어하고, 데이터 드라이버로 R, G, B 데이터 신호를 출력한다. 한편, 주사선을 구동시키기 위해서는 설정된 레벨의 전압이 필요한데, 이는 주사 구동 신호 발생부에 의해 발생되어 주사 드라이버로 공급된다. 따라서, 상기의 구성에 의해 디스플레이 패널의 화소는 구동하여 디스플레이 패널에 영상이 나타나도록 한다.

여기서, 이 발명의 특징에 따른 디스플레이 장치는 멀티싱크를 수행한다. 이때 이 발명의 특징에 따른 디스플레이 장치는 멀티싱크를 수행함에 있어 최소한의 구성으로 멀티싱크를 달성하고자 한다.

따라서, 이 발명의 특징에 따른 디스플레이 장치는 타이밍 콘트롤러로 인가되는 주파수가 제1 주파수일때에 주사 드라이버로 제1 주사 구동 주파수를 인가할 때와, 제2 주파수일때에 주사 드라이버로 제2 주사 구동 신호를 인가할 때에 따라 동작을 달리하도록 주사 드라이버의 구성을 설계한다. 여기서, 제2 주사 구동 주파수는 제1 주사 구동 주파수보다 높은 주파수이다.

출력하는 주사 구동 주파수에 따라 주사 드라이버의 구동을 달리 하기 위해, 우선 타이밍 콘트롤러는 주사 드라이버에 연결되는 클럭 단자가 4개가 되도록하고, 4개의 클럭 단자를 통해 제1, 제2, 제3 및 제4 클럭이 발생하도록 한다. 여기서, 4개의 클럭중 2개는 동일한 클럭이고 나머지 두개는 앞선 두개의 클럭에 반전 클럭으로 동일하다. 여기서, 제1 클럭은 제2 클럭에 대해 반전이고, 제3 클럭은 제4 클럭에 반전이 되는 것이 바람직하다.

주사 드라이버는 제1 및 제2 클럭을 입력으로 하여 동작하고 인가되는 제1 신호를 래치시키는 시프트 레지스터와 같은 다수의 메모리 소자가 직렬 연결된 다수의 제1 블록과, 제3 클럭과 제4 클럭을 입력으로 하여 동작하고 인가되는 제1 신호를 래치시키는 상기 다수의 메모리 소자가 직렬 연결된 다수의 제2 블록을 포함하는 제1 시프트 수단을 가진다.

제1 블록과 제2 블록은 제1 신호를 순차적으로 시프트할 수 있도록 교번으로 직렬 연결되고, 제1 주사 구동 주파수 대비 주사선의 수를 고려한 수만큼의 시프트 레지스터와 같은 메모리 소자가 직렬로 연결되어 있으며, 다수의 메모리 소자는 각각 출력 신호를 발생한다. 여기서, 주사 구동 주파수 대비 주사선의 수 고려란 한 클럭 주사 신호에 대해 다수의 주사선이 구동하는 사이클을 제1 주사 구동 주파수내의 몇 주기로 할 것인지에 관한 것이다.

여기서, 제1 및 제2 블록에 입력되는 클럭은 제1 클럭이 제3 클럭과 같고 제2 클럭이 제4 클럭과 같은 제1 경우와, 제1 클럭이 제4 클럭이 같고 제2 클럭이 제3 클럭이 같은 제2 경우로 나뉘어질 수 있다.

이 발명의 특징에 따른 주사 드라이버는 제1 경우와 제2 경우중 하나의 경우에 대해 멀티싱크가 수행되도록 한다. 따라서, 제1 블록과 제2 블록의 경계에 있는 메모리 소자는 제1 경우에서의 동작과 제2 동작에서의 동작이 다르도록 구성된다. 구체적으로, 멀티싱크시 제1 블록과 제2 블록의 경계에 있는 메모리 소자는 동일한 동작을 수행하도록 한다.

여기서, 이 발명의 특징에 따른 주사 드라이버는 각 메모리 소자의 출력중 이웃하는 두 신호를 입력하여 논리 연산하여 주사선에 인가하는 다수의 논리 소자로 이루어진 제1 논리연산수단을 더 포함한다. 따라서, 제1 논리연산수단은 주사선의 수만큼 논리 소자를 가져야한다. 이러한 제1 논리연산수단은 각 사이클의 경계면에 있는 메모리 소자의 출력을 논리연산하여 멀티싱크를 위한 신호가 되도록 한다. 즉, 제1 논리연산수단은 각 경계면에 위치한 메모리 소자에 연결된 논리 소자가 한 클럭에 대해 동일한 신호를 출력하여 다수의 주사선을 동시에 구동시키도록 한다.

이상과 같은 이 발명의 특징에 따른 제1 시프트 수단에 의해 멀티싱크가 수행됨은 자명한다.

한편, 이 발명의 다른 특징에 따른 디스플레이 장치는 멀티싱크를 수행하기위한 데이터 드라이버를 가진다. 그러므로, 이 발명의 제2 특징에 따른 TFT-LCD는 입력되는 LCD 구동 주파수 즉, 신호 규격이 달라도 현재의 LCD 화소를 충분히 구동시킨다. 예를 들면, XGA급 TFT-LCD에 VGA급 LCD 구동 주파수가 인가되거나 SVGA급 LCD 구동 주파수가 인가되어도, XGA급 TFT-LCD는 인가되는 신호를 이용하여 XGA급 LCD 화소 모두를 구동시킨다.

여기서, 즉, 이 발명의 제2 특징에 따른 데이터 드라이버는 멀티싱크를 수행하기 위해 시프트 레지스터부와, 데이터 레지스터부와 출력 버퍼부를 포함한다. 시프트 레지스터부는 제1 시프트 수단과 동일한 제2 시프트 수단과, 제1 논리연산수단과 동일한 제2 논리연산수단으로 이루어지고, 그 동작 또한 주사 드라이버와 동일하다. 다만, 데이터선의 수가 주사선의 수보다 많으므로 제2 시프트 수단은 제1 시프트 수단보다 제1 및 제2 블록의 수가 많고, 제2 논리연산수단 또한 구성되는 논리 소자가 제1 논리연산수단보다 많다.

따라서, 제2 논리연산수단은 각 논리 소자의 출력이 순차적으로 하이 상태가 되므로, 순차적인 시프트 신호가 발생한다.

이러한 순차적인 시프트 신호는 데이터 레지스터부에 인가되고, 데이터 레지스터부는 시프트 신호에 따라 R, G, B 데이터 신호를 순차적으로 저장한다. 이때, R, G, B 데이터 신호가 아날로그 신호인 경우는 그 값이 그대로 저장되지만, R, G, B 데이터 신호가 디지털 신호인 경우는 D/A 변환부를 필요로 하고, D/A 변환부를 통해 디지털 색 신호에 해당하는 아날로그 계조 전압이 선택되어 저장되도록 한다.

상기와 같이 저장된 R, G, B 데이터 신호는 데이터선으로 인가하라는 신호에따라 출력 버퍼부에 의해 증폭되어 동시에 데이터 선에 인가된다.

한편, 이 발명의 특징에 따른 멀티싱크를 수행하는 TFT-LCD는 LCD 패널과 타이밍 제어부, 게이트 드라이버, 소스 드라이버, 게이트 구동 전압 발생부를 포함한다.

여기서, LCD 패널은 다수의 게이트선, 다수의 게이트선에 절연되어 수직 교차하는 다수의 데이터선, 게이트선에 연결되는 게이트 전극과 데이터선에 연결되는 소스 전극을 가지는 박막 트랜지스터와 박막 트랜지스터와 연결된 화소를 포함한다.

타이밍 제어부는 상기의 타이밍 콘트롤러와 동일한 동작을 하며, 게이트 드라이버는 주사 드라이버와 동일한 구성 및 동작을 하며, 소스 드라이버는 데이터 드라이버와 동일한 구성 및 동작을 하고, 게이트 구동 전압 발생부는 주사 구동 신호 발생부와 동일한 구성 및 동작을 한다.

이상과 같은 본원 발명의 특징은 첨부한 도면을 참조로 한 이하의 설명을 통해 명백해질 것이다.

우선, 이 발명의 제1 특징에 따른 멀티싱크를 달성하는 TFT-LCD를 설명한다. 제1 특징에 따른 TFT-LCD는 멀티싱크로서 디스플레이모드에서 시네마 모드를 수행한다.

도1은 TFT-LCD의 디스플레이 모드별 화면상태를 나타낸 도면이다. 도1에서 a)는 풀 모드로서 4:3 화상을 16:9 화면에 같은 비율로 가로로 늘려 나타낸 화상이고, b)는 와이드 모드로서 가운데 부분은 조금 늘리고 가장 자리는 많이 늘린 화상이며, c)는 노멀 모드로서 전체화면에서 가운데 부분만 4:3 화상을 나타내고 나머지 부분은 검은색이 되도록 나타내는 화상이며, d)는 시네마 모드로서 4:3 화상의 아래와 위쪽 화상을 잘라내어 16:9로 나타낸 화상이다.

여기서, 풀 모드, 와이드 모드, 노멀 모드는 화상이 나타나는 게이트 라인의 수가 동일하고 데이터 라인의 수만 달리하여 화상을 나타내는 모드인 반면에, 시네마 모드는 화상을 나타내는 게이트 라인의 수를 달리하는 모드이다.

따라서, 이러한 시네마 모드는 이 발명의 제1 특징에 따른 TFT-LCD에 의한 멀티싱크로 달성될 수 있다.

도2는 이 발명의 실시예에 따른 TFT-LCD의 블록도이다. 도2에 도시된 바와같이, TFT-LCD는 일반적으로 LCD 패널(100), 게이트 드라이버(200)와 데이터 드라이버(300)와 타이밍 콘트롤러(400)와 게이트 구동 신호 발생부(500)를 포함한다.

LCD 패널(100)에는 다수의 게이트선(G1, G2, ..., Gm)과 이 게이트선에 절연되어 교차하는 다수의 데이터선(D1, D2, ..., Dn)이 형성되어 있으며, 게이트선과 데이터선에 의해 둘러싸인 영역(이를 '화소'라 함)에는 각각 다수의 TFT(12)가 형성되어 있다.

TFT의 게이트 전극, 소스 전극과 드레인 전극은 각각 게이트선, 데이터선, 화소 전극(도시하지 않음)에 연결된다. 이 화소 전극과, 공통 전극이 형성되어 있는 대향 기판사이에는 액정 물질이 주입된다. 이 기판 사이에 주입되는 액정 물질은 등가적으로 액정 커패시터(C1)로 나타낼 수 있다.

게이트 구동 전압 발생부(500)는 제1 클럭(CK1)과, 제1 클럭(CK1)에 반전인제2 클럭(/CK1)과, 제3 클럭(CK2)과, 제3 클럭(CK2)에 반전인 제4 클럭(/CK2)을 게이트 드라이버(200)로 출력한다.

게이트 드라이버(200)는 TFT를 온 또는 오프시키기 위한 게이트 온/오프 전압을 게이트선에 인가한다. 이 때, 게이트 온 전압은 LCD 패널의 게이트선에 순차적으로 인가되며, 이에 따라 게이트 온 전압이 인가된 게이트 선에 연결된 TFT는 온으로 된다.

여기서, 게이트 드라이버(200)는 제1 클럭(CK1)과 제1 클럭(CK1)에 반전인 제2 클럭(/CK1)을 입력하는 제1 블럭과, 제3 클럭(CK2)와 제3 클럭(CK2)에 반전인 제4 클럭(/CK2)을 인가받는 제2 블록으로 구분되고, 제1 및 제2 블록은 각각 교번으로 직렬 연결된다. 이때, 제1 블록은 홀수번째에 위치하고, 제2 블록은 짝수번째에 위치한다.

데이터 드라이버(300)는 화상 신호를 나타내는 계조 전압을 각 게이트선에 인가한다. 이때, 게이트 선이 순차적으로 구동하면 순차적으로 계조 전압을 각 게이트 선에 인가하고, 동시에 구동하는 게이트 라인에 대해서는 동일한 계조 전압을 인가한다.

타이밍 콘트롤러(400)는 데이터 드라이버(300)로 구동 클럭 신호와 R, G, B 데이터 신호(Rd, Gd, Bd)와, 데이터 구동 시작 신호(STH)를 출력하고, 게이트 드라이버(200)로 제1 클럭(CK1), 제2 클럭(/CK1), 제3 클럭(CK2), 제4 클럭(/CK2)과 게이트 구동 시작 신호(STV)를 출력한다.

따라서, 게이트 드라이버(200)는 타이밍 발생부(400)에서 출력하는 제1 내지제4 클럭(CK1, /CK1, CK2, /CK2)을 인가받고, 게이트 구동 전압 발생부(500)에서 출력하는 게이트 온/오프 전압을 인가받는다.

이러한 구성을 가진 제1 특징에 따른 TFT-LCD의 게이트 드라이버(200)는 타이밍 컨트롤러(400)에서 제1 클럭(CK1)과 제3 클럭(CK2)이 동일하고 제2 클럭(/CK1)이 제4 클럭(/CK2)과 동일하면 풀 모드, 와이드 모드, 노멀 모드를 위한 게이트선 구동 동작을 한다. 즉, 게이트 드라이버(200)는 입력되는 게이트 구동 신호의 한 클럭에 대해 하나의 게이트 선을 구동시킨다.

한편, 게이트 드라이버(200)는 제1 클럭(CK1)과 제4 클럭(/CK2)와 같고 제2 클럭(/CK1)이 제3 클럭(CK2)와 같은 신호를 입력하면 시네마 모드를 수행한다. 즉, 게이트 드라이버(200)는 게이트 구동 신호중 설정한 사이클에 한번씩 하나의 게이트 구동 클럭에 대해 2개의 게이트선이 동시에 구동하도록 한다. 여기서, 설정 사이클이란 소정개의 게이트 구동 클럭으로 정의한다. 예를 들에 게이트 구동 클럭 5개를 한 사이클이라 하면, 처음부터 다섯번째 게이트 구동 클럭중 한번 하나의 게이트 구동 클럭에 대해 2개의 게이트선이 동시에 구동하고, 여섯번째부터 10번째 게이트 구동 클럭중 한번 하나의 게이트 구동 클럭에 대해 2개의 게이트선이 동시에 구동하도록 한다. 즉, 5(사이클을 이루는 게이트 구동 클럭수)× n(0, 1, 2, 3, ...)+ m(1, 2, 3, 4, 5)번째 게이트 구동 클럭에 대해 2개의 게이트선이 동시에 구동이라고 할 수 있다. 여기서, 사이클을 이루는 게이트 구동 클럭수는 게이트수에 따라 결정되고, m은 제작자에 의해 임의로 변경가능하다.

이와 같이 시네마 모드를 위한 게이트 구동에서, 데이터 드라이버는 동시에구동하는 게이트선에 동일한 R, G, B 데이터 신호를 동시에 인가하여 시네마 모드를 실현한다.

상기와 같은 시네마 모드를 실현하는 게이트 드라이버의 동작을 도3을 참조로 설명한다.

도3은 이 발명의 제1 특징에 따른 TFT-LCD의 게이트 드라이버의 블록 구성도이다. 도3에 도시된 바와같이 이 발명의 실시예에 따른 액정 표시 장치의 게이트 드라이버는 폴리-실리콘 TFT-LCD에 적용되며, 제4 클럭(CK1, CK2, /CK1, /CK2)을 입력으로 하는 시프트 레지스터부(210)와, 논리연산부(220)로 구성된다.

시프트 레지스터부(210)는 (M/4 + 1)개의 시프트 블록(b1, b2...bN)을 가지며, 시프트 블록(b1, b2,...,bN)은 직렬로 연결되어 있다.

여기서, 첫 번째 및 마지막 시프트 블록(b1, bN)은 직렬 연결된 2개의 시프트 레지스터(S1, S2 및 SM+1, SM+2)로 이루어지고, 나머지 시프트 블록은 직렬 연결된 4개의 시프트 레지스터로 이루어진다. 그리고, 시프트 블록을 이루는 시프트 레지스터의 총 개수는 게이트 라인의 수보다 1개 많다.

홀수번째 시프트 블록(b1, b3,..., bN-1)은 클럭(CK1, /CK1)을 입력으로 하고, 짝수번째 시프트 블록(b2, b4,...,bN)은 클럭(CK2, /CK2)을 입력으로 한다. 상세히 말하면, 홀수번째 시프트 블록(b1, b3, ...,bN-1)의 시프트 레지스터는 클럭(CK1, /CK1)을 입력으로 하고, 짝수번째 시프트 블록(b2, b4, ..., bN)의 시프트 레지스터는 클럭(CK2, /CK2)을 입력으로 한다. 그리고, 각 시프트 레지스터는 하나의 출력(GP1 또는 GP2, 또는 ..., 또는 GPM)을 가진다.

논리연산부(220)는 게이트 라인의 수와 동일한 수의 논리연산블록(L1, L2,..., LM)을 가지고, 각 블록(L1, L2,..., LM)의 2개의 입력단은 시프트 레지스터부(100)의 각 시프트 레지스터의 출력단과 다음번째의 시프트 레지스터의 출력단에 각각 연결되고, 출력단은 게이트 라인(G1, G2,...,GM)에 일대일로 각각 연결된다.

이상과 같이 구성된 이 발명의 제1 특징에 따른 게이트 드라이버는 도4와 같이 제1 클럭(CK1)과 제3 클럭(CK2)가 같고 제2 클럭(/CK1)과 제4 클럭(/CK2)가 같은 클럭 신호가 인가되고 게이트 온 시작 신호(STV)가 인가되면 풀 모드, 와이드 모드, 노멀 모드용 게이트 구동 신호를 발생시킨다.

한편, 이 발명은 하나의 특징으로서 다수의 주사선과 상기 다수의 주사선과 절연되어 교차하며 화상 신호가 전달되는 다수의 데이터선을 가지는 디스플레이 장치의 주사 드라이버로 사용된다. 이 경우 논리연산부(200)에서 출력하는 신호는 주사선으로 출력되는 주사 신호이다. 여기서, 주사 드라이버는 도3와 같은 구성을 가짐으로써, 상기 게이트 드라이버와 동일한 구성을 가진다.

따라서, 이하에서 설명하는 시프트 드라이버부(100)와 논리연산부(200) 및 시프트 드라이버부(210)와 논리연산부(220)의 구성 및 동작은 게이트 드라이버의 구성 및 주사 드라이버의 구성 및 동작이 된다. 그러므로, 게이트 드라이버를 예로 설명하여 주사 드라이버의 동작 설명을 겸한다.

도4는 와이드, 노멀, 풀 모드시 도3에 인가되는 클럭 타이밍도이다. 도4에서 클럭(CK1)은 클럭(CK2)와 동일하고, 클럭(/CK1)은 클럭(/CK2)과 동일하다. 도4와도5를 참조로 한 이 발명의 제1 특징에 따른 동작은 이하와 같다.

첫 번째 블록(b1)의 시프트 레지스터(S1)는 입력되는 게이트 온 신호(STV)와 클럭(CK1)이 하이 상태일 때 하이 신호의 출력(GP1)을 발생하여 논리연산블록(L1)과 시프트 레지스터(S2)로 출력시킨다. 그러나, 시프트 레지스터(S2)는 구동하지 않는 상태여서 입력되는 하이 신호에 대해 로우 출력(GP2)을 가진다.

이러한 상태에서 클럭(CK1)이 하이에서 로우로 전환되고 클럭(/CK1)이 로우에서 하이로 전환되면 레지스터(S1, S2)는 모두다 하이 신호의 출력(GP1, GP2)을 발생한다. 여기서, 논리연산블록(L1)은 입력되는 신호(GP1, GP2)가 하이일때만 하이 신호를 출력하므로 이 경우에만 하이 신호인 게이트 구동 신호를 첫 번째 게이트 라인(G1)으로 출력한다. 여기서, 레지스터(S1)가 하이 신호를 발생하는 것은 클럭(/CK1)에 의해 이루어진다. 이때, 레지스터(S2)의 출력은 연산논리블록(L2)과 시프트 레지스터(S3)로 인가되지만, 시프트 레지스터(S3)는 로우 신호의 출력을 가지므로 연산논리블록(L2)은 로우 신호를 출력한다.

한편, 시프트 블록(b2)의 시프트 레지스터(S3)는 시프트 레지스터(S2)가 하이 신호를 출력할 때 출력 신호를 발생하지 않다가 클럭(/CK1)이 로우가 되고 클럭(CK1)이 하이가 될 때 클럭(CK2)의 하이 신호의 출력(GP3)을 발생하여 논리연산블록(L2)가 하이 신호를 발생하도록 한다. 이때, 시프트 레지스터(S1)는 더 이상 하이 신호를 발생하지 않는다. 그리고, 시프트 레지스터(S4)는 클럭(/CK2)이 로우에서 하이로 변할 때 하이 신호의 출력(GP4)을 발생하여 논리연산블록(L3)이 하이 신호를 발생하도록 한다. 이때는 시프트 레지스터(S2)가 하이 신호를 발생하지 않는다.

결국, 시프트 레지스터(S1, S2, ..., SM+1, SM+2)는 클럭 신호(CK1, /CK1, CK2, /CK2)가 로우에서 하이 또는 하이에서 로우로 변할때마다 동작하는 레지스터가 시프트되면서 하이 신호를 발생하게 되고 그에 따라 논리연산부(200)가 도6과 같이 순차적으로 게이트 구동 신호를 발생한다.

이하, 시네마 모드일 때의 이 발명의 제1 특징에 따른 액정 표시 장치의 게이트 드라이버 및 디스플레이 장치의 주사 드라이버의 동작을 도5를 참조로 설명한다. 도5는 시네마 모드시 도3에 인가되는 클럭 타이밍도이다. 도5에 도시되어 있듯이, 클럭(CK1)은 클럭(/CK2)과 동일하고, 클럭(/CK1)은 클럭(CK2)과 동일하다.

시프트 레지스터(S1)는 클럭(CK1)의 하이 신호의 출력(GP1)을 발생하여 시프트 레지스터(S2)와 논리연산블록(b1)으로 출력한다. 그러나, 이때 레지스터(S2)는 구동하지 않는 상태여서 하이 신호를 발생하지 않으며, 그에 따라 논리연산블록(bl)은 게이트 구동 신호를 발생하지 않는다.

그러다가, 클럭(CK1)이 로우가 되고 클럭(/CK1)이 하이가 되면 시프트 레지스터(S2)는 하이 신호의 출력(GP2)을 발생하여 시프트 레지스터(S3)와 논리연산블록(L1, L2)으로 하이 신호를 인가한다.

이때, 시프트 레지스터(S3) 또한 구동하여 시프트 레지스터(S4)와 논리연산블록(L2, L3)으로 하이 신호의 출력(GP2)을 발생한다. 그러나, 시프트 레지스터(S4)는 로우 신호의 출력(GP3)을 가진다. 그러므로, 논리연산블록(L1)은 하이 신호를 게이트 라인(G1)으로 출력한다. 그러나, 논리연산블록(L2)은 하이 신호를 발생하지 않는다.

이러한 상태에서, 클럭(/CK2, CK1)이 하이가 되고 클럭(CK2, /CK1)이 로우가 되면 레지스터(S2, S3, S4)는 하이 신호의 출력(GP2, GP3)을 발생하게 되고, 그에 따라 논리연산블록(L2, L3)은 동시에 하이 신호를 게이트 라인(G2, G3)으로 인가한다.

이때, 게이트 라인(G2, G3)으로 인가되는 데이터 신호는 동일하다. 그리고, 다시 클럭(CK1, /CK2)이 로우가 되고 클럭(CK2, /CK1)이 하이가 되면 레지스터(S4, S5)가 하이 신호의 출력(GP4, GP5)을 발생하여, 논리연산블록(L4)이 게이트 라인(G4)으로 게이트 구동 신호를 인가하도록 한다.

결국, 이 발명의 제1 특징에 따른 TFT-LCD는 도5와 같이 클럭을 조정하면 시네마 모드를 나타낼 수 있으며, 그에 따라 노멀 모드, 와이드 모드, 풀 모드, 시네마 모드를 나타낼 수 있다.

이하, 도6을 참조로 도3을 구체화한 이 발명의 실시예에 따른 TFT-LCD의 게이트 드라이버의 동작을 설명한다.

도6은 이 발명의 특징에 따른 TFT-LCD의 게이트 드라이버를 실현하기 위한 제1 실시예에 따른 논리 회로도이다. 도6에 도시되어 있듯이, 시프트 레지스터(S1, S2,..., SM+2)는 제1 3상태 인버터(10)와, 제1 3상태 인버터(10)의 출력을 입력으로 하는 인버터(20)와, 인버터(20)의 출력을 입력으로 하고 출력단이 인버터(20)에 연결된 제2 3상태 인버터(30)로 이루어진다.

이때, 3상태 인버터(10, 30)는 구동 클럭을 달리하는데, 홀수번째 시프트 블록의 경우 제1 3상태 인버터(10)는 클럭(CK1)을 구동 클럭으로 하고, 제2 3상태 인버터(30)는 클럭(/CK1)을 구동 클럭으로 한다. 한편 짝수번째 시프트 블록의 경우 제1 3상태 인버터(10)는 클럭(CK2)을 구동 클럭으로 하고 제2 3상태 인버터(30)는 클럭(/CK2)을 구동 클럭으로 한다.

그리고, 각 시프트 레지스터는 논리연산블록(b1, b2, ..., bM)에 연결된 출력이 하나 형성되어 있다. 여기서, 각 논리연산블록(b1, b2, ..., bM)은 입력되는 두 입력값을 논리곱 연산하는 AND 게이트이다. 즉, AND 게이트는 시프트 레지스터의 출력단과 다음 시프트 레지스터의 출력단에 두 입력단이 연결되어 있다.

여기서, 도4를 참조하여 노멀, 와이드, 풀 모드시의 이 발명의 특징에 따른 게이트 드라이버의 동작을 설명한다.

시프트 레지스터(S1)에 게이트 구동 시작 신호(STV)가 인가되고 클럭(CK1)이 하이이고 클럭(/CK1)이 로우이면, 제1 3상태 인버터(10)는 클럭(CK1)이 하이임에 따라 로우 신호를 발생하여 인버터(20)로 인가한다.

그러면, 시프트 레지스터(S1)의 인버터(20)는 로우 신호를 반전시켜 제2 3상태 인버터(30)와 AND 게이트(L1)과 시프트 레지스터(S2)의 제1 3상태 인버터(10)로 하이 신호를 출력한다.

여기서, 시프트 레지스터(S1)의 제2 3상태 인버터(30)와 시프트 레지스터(S2)의 제1 3상태 인버터(10)는 클럭(/CK1)이 로우임에 따라 구동하지 않는다. 따라서, AND 게이트(L1)은 시프트 레지스터(S1)로부터 하이 신호를 입력받고, 시프트 레지스터(S2)로부터 로우 신호를 입력받아 로우 신호를 출력한다.

한편, 클럭(CK1)이 하이에서 로우가 되고 클럭(/CK1)이 로우에서 하이가 되면, 시프트 레지스터(S1)의 제1 3상태 인버터(10)는 구동하지 않게되어 로우 신호를 출력하는데, 이때 시프트 레지스터(S1)의 제2 3상태 인버터(30)는 구동을 시작하여 클럭이 변하기 이전의 인버터(20)의 하이 출력을 입력받아 다시 인버터(20)로 로우 신호를 출력하는 래치 역할을 한다. 결국, 시프트 레지스터(S1)는 클럭 신호가 변하여도 계속해서 하이 신호를 출력한다.

이때 다시 시프트 레지스터(S2)를 보면, 제1 3상태 인버터(10)는 클럭(/CK1)에 의해 구동하는 상태이므로 인버터(20)로 로우 신호를 출력하여 하이 신호를 AND 게이트(L1, L2)에 인가되도록 하고 시프트 레지스터(S3)의 제1 3상태 인버터(10)에 인가되도록 한다. 여기서, 시프트 레지스터(S2)의 제2 3상태 인버터(30)와 시프트 레지스터(S3)의 제1 3상태 인버터(10)는 클럭(CK1)이 로우이고 클럭(CK2)이 로우임에 따라 구동하지 않는다.

결국, 클럭(CK1, CK2, /CK1, /CK2)의 변화가 발생함에 따라 AND 게이트(L1)는 하이 신호를 발생하여 첫 번째 게이트 라인(G1)에 인가한다. 여기서, 다시 클럭이 변하면 AND 게이트(L2)은 하이 신호를 발생하게 되며, 이때 시프트 레지스터(S1)는 제1 3상태 인버터(10)로 인가되는 하이 신호가 없음에 따라 출력이 발생하지 않는다.

따라서, 클럭(CK1, CK2, /CK1, /CK2)이 계속적으로 변하면 AND 게이트는 순차적으로 하이 신호를 출력하게 된다.

이하, 도5를 참조로 시네마 모드를 위한 이 발명의 제1 특징에 따른 TFT-LCD의 게이트 드라이버의 동작을 설명한다.

도5에서, 클럭(CK1)은 클럭(/CK2)와 같고, 클럭(/CK1)은 클럭(CK2)와 같다.

우선, 도5의 ①구간에서 게이트 드라이버(200)의 동작을 설명한다.

①구간은 시프트 레지스터(S1)에 데이터 구동 시작 신호(STH)가 인가되고, 제1 및 제4 시프트 클럭(CK1, /CK2)이 하이이고 제2 및 제3 시프트 클럭(/CK1, CK2)이 로우이다. 이때, 제1 3상태 인버터(10)는 제1 시프트 클럭(CK1)이 하이임에 따라 로우 신호를 발생하여 인버터(20)로 인가한다.

그러면, 인버터(20)는 로우 신호를 반전시켜 출력단(GP1)을 통해 하이 신호를 출력하고, 제2 3상태 인버터(30)와 AND 게이트(L1)와 시프트 레지스터(S2)의 제1 3상태 인버터(10)로 하이 신호를 출력한다. 여기서, 시프트 레지스터(S1)의 제2 3상태 인버터(30)와 시프트 레지스터(S2)의 제1 3상태 인버터(10)는 클럭(/CK1)이 로우임에 따라 구동하지 않는다. 따라서, AND 게이트(L1)은 시프트 레지스터(S1)에서 출력하는 하이 신호와 시프트 레지스터(S2)에서 출력하는 로우 신호를 입력받아 로우 신호를 출력한다.

다음으로, 도5의 ②구간에서 게이트 드라이버(200)의 동작을 설명한다.

제1 및 제4 시프트 클럭(CK1, /CK2)은 로우이고, 제2 및 제3 시프트 클럭(/CK1, CK2)는 하이이다. 이때, 시프트 레지스터(S1)의 제1 3상태 인버터(10)는 구동하지 않게되어 로우 신호를 출력하고, 시프트 레지스터(S1)의 3상태 인버터(30)는 구동을 시작하여 클럭이 변하기 이전의 시프트 레지스터(S1)의 인버터(20)에서 출력하는 하이 출력을 입력받아 로우 신호를 다시 인버터(20)로 출력하는 래치 역할을 한다. 결국, 출력단(GP1)은 하이 신호를 계속해서 출력된다.

여기서, 시프트 레지스터(S1)의 인버터(20)에서 출력하는 하이 신호는 시프트 레지스터(S2)의 제1 3상태 인버터(10)와 AND 게이트(L1)으로 입력된다. 이때 다시 시프트 레지스터(S2)의 제1 3상태 인버터(10)는 클럭(/CK1)에 의해 구동하므로 시프트 레지스터(S2)의 인버터(20)로 로우 신호를 출력한다. 따라서, 출력단(GP2)은 출력단(GP1)과 동일하게 하이 신호가 출력된다.

출력단(GP2)에서 하이 신호가 발생되는 시점에서 시프트 레지스터(S2)의 인버터(20)의 출력은 시프트 레지스터(S3)의 제1 3상태 인버터(10)에 인가되는데, 이때의 시프트 레지스터(S3)의 제1 3상태 인버터(10)는 제3 클럭(CK2)가 하이이므로 구동하여 출력단(GP3)에 하이 신호를 출력되도록 한다.

따라서, 출력단(GP1, GP2, GP3)가 동시에 하이이므로 AND 게이트(L1, L2)는 하이 신호를 출력한다.

다음으로, 도5의 ③구간에서 게이트 드라이버(200)의 동작을 설명한다.

제1 및 제4 시프트 클럭(CK1, /CK2)은 하이이고, 제2 및 제3 시프트 클럭(/CK1, CK2)는 로우이다. 이때, 시프트 레지스터(S1)의 제2 3상태 인버터(30)가 구동하지 않으므로 출력단(GP1)의 출력은 없다. 그리고, 시프트 레지스터(S2)의 제1 3상태 인버터(10) 또한 구동하지 않는다. 그러나, 시프트 레지스터(S2)의 제2 3상태 인버터(30)는 인버터(20)의 출력을 입력받아 다시 인버터(20)으로 출력하므로, 출력단(GP2)는 하이 신호를 출력한다.

시프트 레지스터(S3)에서는 제1 3상태 인버터(10)가 구동하지 않고 제2 3상태 인버터(30)가 구동하여 인버터(20)의 출력을 입력받아 다시 인버터(20)로 출력한다. 그러므로, 출력단(GP3)는 하이 신호를 출력한다.

시프트 레지스터(S3)에서는 제1 3상태 인버터(10)가 구동하고 제2 3상태 인버터(30)가 구동하지 않으므로, 인버터(20)에 로우 신호가 입력된다. 그러므로, 출력단(GP4)는 하이 신호를 출력한다.

시프트 레지스터(S4)에서는 제1 3상태 인버터(10)가 구동하지 않고 제2 3상태 인버터(30)가 구동한다. 그러나, ②의 구간동안 인버터(20)에서 출력하는 신호가 없으므로 출력단(GP5)는 로우 신호를 출력한다.

따라서, AND 게이트(L2)는 출력단(GP2, GP3)의 하이 신호를 입력받아 하이 신호를 출력하고, AND 게이트(L3)는 출력단(GP3, GP4)의 하이 신호를 입력받아 하이 신호를 출력하며, AND 게이트(L4)는 출력단(GP4)의 하이 신호와 출력단(GP5)의 로우 신호를 입력받아 로우 신호를 출력한다.

다음으로, ④구간동안에 게이트 드라이버(200)의 동작을 설명한다.

제1 및 제4 시프트 클럭(CK1, /CK2)은 로우이고, 제2 및 제3 시프트 클럭(/CK1, CK2)는 하이이다. 시프트 레지스터(S2)에서, 제1 3상태 인버터(10)는 구동을 하지만 입력 신호가 없으며 제2 3상태 인버터(20)는 구동하지 않는다. 그러므로 시프트 레지스터(S2)의 출력단(GP2)에는 로우 신호가 출력된다.

시프트 레지스터(S3)에서, 제1 3상태 인버터(10)는 구동하지만 입력되는 신호가 없으며, 제2 3상태 인버터(30)는 구동하지 않는다. 그러므로, 시프트 레지스터(S3)의 출력단(GP3)에는 로우 신호가 출력된다.

시프트 레지스터(S4)에서, 제1 3상태 인버터(10)는 구동하지 않으며, 제2 3상태 인버터(30)는 구동하여 시프트 레지스터(S4)의 인버터(20)에서 출력하는 하이 신호를 입력받아 다시 인버터(20)로 로우 신호를 출력한다. 따라서, 레지스터(S4)의 출력단(GP4)에는 하이 신호가 출력된다.

시프트 레지스터(S5)에서, 제1 3상태 인버터(10)는 구동하여 로우 신호를 인버터(20)로 출력하고, 제2 3상태 인버터(30)는 구동하지 않는다. 따라서, 레지스터(S5)의 출력단(GP5)는 하이 신호가 출력된다.

시프트 레지스터(S6)에서, 제1 3상태 인버터(10)는 구동하지 않으며, 제2 3상태 인버터(30)는 구동한다. 여기서, 시프트 레지스터(S6)의 인버터(20)은 ③구간동안에 신호를 발생하지 않는 상태이므로 출력이 없고, 그에 따라 제2 3상 인버터(30)은 입력 신호가 없다. 따라서, 시프트 레지스터(S6)의 출력단(GP6)은 로우 신호가 출력된다.

그러므로, 도11의 ④구간 동안에 AND 게이트(L2)는 출력단(GP2, GP3)에서 출력하는 로우 신호에 의해 로우 신호를 출력하고, AND 게이트(L3)는 출력단(GP3)에서 출력하는 로우 신호와 출력단(GP4)에서 출력하는 하이 신호를 입력받아 로우 신호를 출력하며, AND 게이트(L4)는 출력단(GP4)에서 출력하는 하이 신호와 출력단(GP5)에서 출력하는 하이 신호를 입력받아 하이 신호를 출력한다. 그리고, AND 게이트(L5)는 출력단(GP5)에서 출력하는 하이 신호와 출력단(GP6)에서 출력하는 로우 신호를 입력받아 로우 신호를 출력한다.

결국, ④구간 동안에는 AND 게이트(L4)에서 출력하는 하나의 시프트 출력만이 발생된다.

다음으로, ⑤구간동안에 게이트 드리이버(200)의 동작을 설명한다.

여기서, 제1 및 제4 시프트 클럭(CK1, /CK2)는 하이이고 제2 및 제3 시프트 클럭(/CK1, CK2)은 로우이다.

시프트 레지스터(S4)에서, 제1 3상태 인버터(10)는 구동하고 제2 3상태 인버터(30)는 구동하지 않는다. 이때 제1 3상태 인버터(10)로 입력되는 신호가 없으므로, 시프트 레지스터(S4)의 출력단(GP4)에는 로우 신호를 출력한다.

시프트 레지스터(S5)에서, 제1 3상태 인버터(10)는 구동하지 않고 제2 3상태 인버터(30)는 구동하여 인버터(20)에서 출력하는 하이 신호를 입력받아 다시 인버터(20)로 로우 신호를 출력한다. 그러므로, 시프트 레지스터(S5)의 출력단(GP5)에는 하이 신호가 발생된다.

시프트 레지스터(S6)에서, 제1 3상태 인버터(10)는 구동하고 제2 3상태 인버터(30)는 구동하지 않는다. 이때, 제1 3상태 인버터(10)로 시프트 레지스터(S5)에서 출력하는 하이 신호가 입력되므로, 출력단(GP6)에는 하이 신호가 발생된다.

시프트 레지스터(S7)에서, 제1 3상태 인버터(10)는 구동하지 않고 제2 3상태 인버터(30)는 구동한다. 이때, 시프트 레지스터(S7)의 인버터(20)는 하이 신호를 발생하지 않으므로, 출력단(GP7)은 로우 신호를 출력한다.

이상을 통해 이 발명의 제1 특징에 따른 게이트 드라이버(200)의 동작은 명백해지며, 그에 따라 ④구간이후의 클럭에 대한 이 발명의 제1 특징에 따른 게이트 드라이버(200)의 동작은 상기에서 설명으로 충분히 이해될 수 있을 정도이므로, 추가적인 설명은 하지 않는다.

이하, 도7을 참조로 도3를 구체화한 이 발명의 제1 특징에 따른 제2실시예를 설명한다.

도7은 이 발명의 제1 특징에 따른 TFT-LCD의 게이트 드라이버를 실현하기 위한 제2 실시예로서의 논리 회로도이다. 이 발명의 제1 특징을 달성하기 위한 제2 실시예에 따른 액정 표시 장치의 게이트 드라이버는 전반적으로 시프트 블록의 연결관계 및 시프트 블록을 이루는 시프트 레지스터의 연결관계 그리고, 논리연산부(200)의 논리연산블록의 연결관계가 이 발명의 제1 특징을 달성하기 위한 제1 실시예와 동일하나, 논리연산부(200)의 구성이 다르다.

그러므로, 이 발명의 제1 특징을 달성하기 위한 제2실시예는 도7에 도시된 바와 같이 시프트 레지스터와 논리연산블록을 간략화한 도면을 참조로 설명한다.

구체적으로, 논리연산부(200)를 구성하는 논리연산블록은 부정 논리곱 연산을 하는 NAND 게이트와, 3게의 인버터로 이루어져 있다.

따라서, 시프트 레지스터의 동작은 이 발명의 제1 특징을 달성하기 위한 제1 실시예와 동일하지만, 논리연산블럭에서 처리되는 동작이 입력되는 신호를 반전에 다시 반전시켜 하이 신호로 출력하는 것이 다르다. 그러나, 결국 이 발명의 제1 특징을 달성하기 위한 제2 실시예도 제1 실시예와 동일한 신호가 동일한 순서로서 게이트 라인에 인가된다.

이상과 같이 이 발명의 제1 특징에 따른 TFT-LCD는 멀티싱크를 수행함을 알 수 있으며, 이때의 멀티싱크는 디스플레이 모드 변화에 따른 멀티싱크이다. 즉, 동일한 R, G, B 데이터 신호와 게이트 구동 신호로서 LCD 화면에 나타나는 영상이 다르도록 한다.

이하는 이 발명의 제2 특징에 따른 TFT-LCD이다.

이 발명의 제2 특징에 따른 TFT-LCD는 도2에 도시된 제1 특징에 따른 구성과 동일한 구성을 포함한다. 다만, 제2 특징에 따른 TFT-LCD는 타이밍 컨트롤러에서 데이터 드라이버로 출력하는 구동 클럭의 수가 다르고, 데이터 드라이버의 내부 구성이 다르다. 즉, 제1 특징에 따른 타이밍 컨트롤러(400)는 데이터 드라이버(300)로 하나의 구동 클럭을 출력하는 반면, 제2 특징에 따른 타이밍 컨트롤러는 데이터 드라이버(300)로 4개의 구동 클럭(이하 '시프트 클럭'이라 한다)을 출력한다. 그리고, 데이터 드라이버는 이러한 타이밍 컨트롤러에서 출력하는 4개의 시프트 클럭에 따라 구동하여 멀티싱크를 하기 위해 제1 특징에 따른 게이트 드라이버(200)의 구조를 가진다.

이상과 같은 구성을 가지는 이 발명의 제2 특징에 따른 TFT-LCD는 입력되는 LCD 구동 주파수가 LCD 화소 모두를 충분히 구동시키지 못하더라도 입력되는 LCD 구동 주파수로 LCD 화소 모두를 충분히 구동시키도록 한다.

이러한 제2 특징에 따른 TFT-LCD는 도8, 도9, 도10, 도11을 참조로 한 이하의 설명으로 명백해진다.

도8은 이 발명의 제2 특징에 따른 TFT-LCD의 블록도이다. 도8에 도시되어 있듯이 이 발명의 제2 특징에 따른 TFT-LCD는 LCD 패널(100), 게이트 드라이버(200), 데이터 드라이버(310), 타이밍 콘트롤러(410) 및 게이트 구동 전압 발생부(500)를포함한다.

여기서, 도8에 도시한 이 발명의 제2 특징에 따른 TFT-LCD의 LCD 패널(100), 게이트 드라이버(200)와 게이트 구동 전압 발생부(500)는 도2에 도시한 이 발명의 제1 특징에 따른 TFT-LCD의 각 구성과 동일한 구성 및 동작을 하므로, 동일한 도면 부호로 부여하였다.

상기에서 LCD 패널(100)은 XGA급이다. 즉, LCD 패널(100)은 768개의 게이트선(G1, G2, ..., G768)과 이 게이트선에 절연되어 교차하는 3072개의 데이터선(D1, D2, ..., D1024×3)이 형성되어 있으며, 게이트선과 데이터선에 의해 둘러싸인 영역에는 각각 다수의 TFT(12)가 형성되어 있다. 여기서, 게이트선은 768개 이상으로 구성되어 있으나 육안으로 볼수 있게 화상을 나타낼때 768개가 필요하므로 768개가 있다고 하고, 데이터선 또한 동일한 이유로 1024×3(R, G, B)개가 있다고 한다.

타이밍 콘트롤러(410)는 입력되는 LCD 화소 구동 주파수에 따라 정상 모드와 멀티싱크 모드를 설정한다. 정상 모드는 XGA급에 해당하는 구동 주파수가 입력될 때 설정되고, 멀티싱크 모드는 XGA급 이하의 구동 주파수가 입력될 때 설정된다.

이를 위해 타이밍 콘트롤러(410)는 데이터 드라이버(310)와 연결되는 4개의 클럭 출력단을 가지는 것을 제외하면, 이 발명의 제1 특징에 따른 타이밍 콘트롤러(400)와 동일한 구성 및 동작을 수행하여 멀티싱크를 달성한다. 즉, 타이밍 콘트롤러(410)는 게이트 드라이버(200)로 제1 내지 제4 클럭(CK1, /CK1, CK2, /CK2)와 게이트 구동 시작 신호(STV)를 출력하고, 데이터 드라이버(310)로 R, G, B 데이터 신호(Rd, Gd, Bd)와 데이터 구동 시작 신호(STH)를 출력함과 더불어 데이터드라이버(310)의 동작을 제어하는 제1 시프트 클럭(CK10), 제1 시프트 클럭(CK10)에 반전인 제2 시프트 클럭(/CK10), 제3 시프트 클럭(CK20), 제3 시프트 클럭(CK20)에 반전인 제4 시프트 클럭(/CK20)을 발생하여 데이터 드라이버(310)로 출력한다. 따라서, 타이밍 콘트롤러(410)는 정상 모드시 제1 클럭(CK1)과 제3 클럭(CK2)이 같고 제2 클럭(/CK1)과 제4 클럭(/CK2)이 같으며, 제1 시프트 클럭(CK10)이 제3 시프트 클럭(CK20)이 같고 제2 시프트 클럭(/CK10)이 제4 시프트 클럭(/CK20)과 같도록 하여, 각 클럭을 게이트 드라이버(200)와 데이터 드라이버(310)로 출력한다. 그리고, 타이밍 콘트롤러(410)는 멀티싱크 모드시 제1 클럭(CK1)과 제4 클럭(/CK2)이 같고 제2 클럭(CK2)이 제3 클럭(/CK2)이 같으며, 제1 시프트 클럭(CK10)이 제4 시프트 클럭(/CK20)이 같고 제2 시프트 클럭(/CK10)이 제2 시프트 클럭(CK20)과 같도록 하여, 각 클럭을 게이트 및 데이터 드라이버(200 및 310)로 출력한다.

게이트 드라이버(200)는 정상 모드시 타이밍 콘트롤러(410)로부터 입력되는 구동 클럭의 각각에 대해 하나의 게이트 구동 신호를 발생하여 게이트선에 인가하고, 멀티싱크 모드시 입력되는 구동 클럭중 설정된 사이클 주기내에서 한 클럭에 대해 2개의 게이트선이 동시에 구동하여 모든 게이트선을 구동시킨다. 여기서, 게이트 드라이버(200)는 설계상의 제약에 의해 몇 개의 게이트선이 구동하지 않도록 설계될 수 있으며, 이때 화면상에 나타나는 영상을 크게 미치지 않도록 한다.

한편, 데이터 드라이버(310)는 정상 모드시 타이밍 콘트롤러(410)로부터 입력되는 시프트 클럭에 대응하여 R, G, B 데이터 신호를 순차적으로 시프트시키고저장한 후 데이터 구동 시작 신호(STH)에 의해 데이터선으로 동시에 인가한다. 그리고, 데이터 드라이버(310)는 멀티싱크 모드시 타이밍 콘트롤러(410)로부터 입력되는 시프트 클럭중 설정된 사이클 주기내에서 한 클럭에 대해 동일한 색 데이터가 2개의 데이터선을 차지할 수 있도록 하고 저장한 후 데이터 구동 시작 신호(STH)에 의해 데이터선으로 동시에 인가한다. 여기서, 데이터 드라이버(310)는 설계상의 제약에 의해 몇 개의 게이트선이 구동하지 않도록 설계될 수 있으며, 이때 화면상에 나타나는 영상을 크게 미치지 않도록 한다.

이상과 같은 타이밍 콘트롤러(410), 게이트 및 데이터 드라이버(200, 310)의 동작에 의해 이 발명의 제2 특징에 따른 멀티싱크가 달성된다.

여기서, 게이트 및 데이터 드라이버(200, 310)의 사이클 주기는 구성된 블록의 수와, 블록을 이루는 메모리 소자의 수에 의해 결정된다.

예를 들어 사이클 주기를 2개의 클럭으로 하였을 경우, 게이트 드라이버(200)는 192다수의 블록을 가지고, 각 블록은 4개의 시프트 레지스터로 구성되어 3개의 게이트 구동 클럭이 발생할 동안 4개의 시프트 레지스터를 통해 게이트 구동 신호가 발생하도록 한다. 이는 각 시프트 레지스터가 서로 반전인 클럭을 입력받아 구동하고, 4개의 클럭중 2개는 같고 나머지 2개는 앞의 2개 클럭에 반전이므로 클럭이 하이 상태인지 또는 로우 상태인지에 따라 시프트 레지스터의 동작이 달라지기 때문이다.

따라서, 4개의 시프트 레지스터에서 발생하는 4개의 게이트 구동 신호중 2개는 클럭의 반주기 동안에 동시에 발생한다. 따라서, 게이트 드라이버(200)는 192×4=768개의 게이트 구동 신호를 출력하여 멀티싱크를 수행한다. 이때, 192개의 블록에 요구되는 입력 클럭의 수는 2×192=384로 600개의 게이트 구동 클럭을 필요로 하지 않는다. 그러므로, 타이밍 콘트롤러(410)는 멀티싱크시 게이트 드라이버(200)로 출력하는 게이트 구동 시작 신호(STV)의 출력 시점을 적절히 조절하여 600개의 게이트 구동 클럭중 유효한 클럭의 수가 384개가 되도록 하는 것이 바람직하다.

그리고, 데이터 드라이버(310)는 256개의 블록을 포함하고, 각 블록은 4개의 시프트 레지스터로 구성되어 2개의 시프트 클럭이 발생할 동안 4개의 시프트 레지스터를 통해 4개의 시프트 신호가 발생되도록 하는 것이 바람직하다. 여기서, 4개의 시프트 신호중 2개는 동시에 발생된다. 따라서, 데이터 드라이버(310)는 256×4=1024개의 시프트 신호를 출력하여 멀티싱크를 수행한다. 여기서, 하나의 시프트 신호에 대응하여 3개의 색 신호 데이터가 동시에 데이터 드라이버(310)에 충전되고, 각 색 신호는 하나의 데이터선에 인가되므로, 전체 데이터선은 3×1024임을 알 수 있다. 이때, 256개의 블록에 요구되는 입력 클럭의 수는 2×256=512로 800개의 시프트 클럭을 필요로 하지 않는다. 그러므로, 타이밍 콘트롤러(410)는 멀티싱크시 데이터 드라이버(310)로 출력하는 데이터 구동 시작 신호(STH)의 출력 시점을 적절히 조절하여 800개의 데이터 시프트 클럭중 유효한 클럭의 수가 512개가 되도록 바람직하다.

여기서, 당업자라면 이 발명의 제2 특징에 따른 TFT-LCD의 게이트 및 데이터 드라이버의 블록 구성 바꾸어 SVGA급 구동 신호로서 XGA급 구동 신호에 대응되도록 하는 것이 용이함은 자명하다.

상기와 같은 동작을 수행하기 위한 데이터 드라이버(310)의 구성 및 구체적인 동작은 도9를 참조로 한 이하의 설명을 통해 명백해진다.

여기서, 이 발명의 제2 특징에 따른 게이트 드라이버에 대한 설명은 당업자 수준에서 이 발명의 제1 특징을 달성하기 위한 게이트 드라이버로서 이 발명의 제2 특징에 따른 게이트 드라이버를 용이하게 실시할 수 있음이 자명하므로 이하에서는 설명하지 않는다.

도9는 한 이 발명의 제2 특징을 달성하기 위한 데이터 드라이버를 구체화한 제1 실시예에 따른 블록도이다. 도9에 도시된 데이터 드라이버(310)는 800개의 데이터선을 구동시키기 위한 SVGA급에 해당하는 시프트 클럭을 입력받아 3072개의 데이터선을 구동시키기는 멀티싱크를 수행한다. 이를 위해 데이터 드라이버(310)는 시프트부(311), 래치부(312)와 출력버퍼부(313)로 이루어진다.

시프트부(311)는 타이밍 콘트롤러(410)에서 출력하는 4개의 시프트 클럭(CK10, /CK10, CK20, /CK20) 중 2개의 시프트 클럭을 입력으로 하는 257개의 시프트 블록(b1, b2...b257)을 가지는 시프트 블록부(A)와, 각 시프트 블록에서 출력하는 다수의 출력을 입력받아 논리연산하는 논리연산부(B)로 이루어진다.

여기서, 시프트 블록부(A)의 각 시프트 블록(b1, b2,...,b257)은 직렬로 연결되어 있고, 첫 번째 및 마지막 시프트 블록(b1, b257)은 직렬 연결된 2개의 시프트 레지스터(S10, S20 및 S10220, S10230)로 이루어지고, 나머지 시프트 블록은 직렬 연결된 4개의 시프트 레지스터로 이루어진다.

홀수번째 시프트 블록(b1, b3,..., 257)은 클럭(CK10, /CK10)을 입력으로 하고, 짝수번째 시프트 블록(b2, b4,...,b256)은 클럭(CK20, /CK20)을 입력으로 한다. 상세히 말하면, 홀수번째 시프트 블록(b1, b3, ...,b257)의 각 시프트 레지스터는 시프트 클럭(CK10, /CK10)을 입력으로 하고, 짝수번째 시프트 블록(b2, b4, ..., b256)의 시프트 레지스터는 시프트 클럭(CK20, /CK20)을 입력으로 한다. 그리고, 각 시프트 레지스터는 하나의 출력단(GP1 또는 GP2, 또는 ..., 또는 GP1023)을 가진다.

논리연산부(B)는 1022개의 논리연산블록(L1, L2,..., L1022)을 가지고, 각 블록(L1, L2,..., L1022)의 2개의 입력단은 시프트 레지스터의 출력단과 다음번째의 시프트 레지스터의 출력단에 각각 연결된다.

래치부(312)는 논리연산블록(L1, L2, ..., L1022)의 각 출력에 의해 구동하는 3개의 스위치(SW1, SW2, SW3)를 가지고, 각 스위치(SW1, SW2, SW3)의 일단에 3개의 커패시터(C1, C2, C3)가 연결되어 있다. 따라서, 래치부(312)는 3×1022개의 스위치와, 3×1022개의 커패시터로 이루어진다. 여기서, 스위치(SW1)의 타단에는 R 데이터 신호(Rd)가 인가되고, 스위치(SW2)의 타단에는 G 데이터 신호(Gd)가 인가되며, 스위치(SW3)의 타단에는 B 데이터 신호(Bd)가 인가된다. 이때, R, G, B 데이터 신호(Rd, Gd, Bd)는 아날로그 신호이나, 디지털 신호일 수 있으며 디지털 신호일 경우에는 디지털 색 신호를 아날로그 신호로 변환시키는 A(analog)/D(digital) 컨버터를 추가하여야 한다.

출력 버퍼부(313)는 각 커패시터(C1, C2, C3)의 출력을 입력으로 하고, 데이트 라인수 만큼의 출력단을 가진다. 그러므로 이 경우의 출력 버퍼부(313)는 3066개의 출력단을 가진다.

이상과 같이 구성된 이 발명의 제2 특징에 따른 데이터 드라이버(310)의 동작을 도10과 도11을 참조로 설명한다.

타이밍 콘트롤러(410)에서 정상 모드시의 시프트 클럭을 출력하고 데이터 구동 시작 신호(STV)가 인가되면, 시프트 레지스터(S10)는 최초로 입력되는 시프트 클럭인 제1 클럭 주기동안 최초 구동하여 출력단(GP1)을 통해 하이 신호를 출력하고, 시프트 레지스터(S20)는 제1 클럭의 반주기로부터 제2 클럭의 반주기 동안(한 주기) 구동하여 시프트 레지스터(S10)의 하이 출력을 인가받아 하이 신호를 출력한다. 그리고, 시프트 레지스터(S30)도 제2 클럭의 반주기로부터 제3 클럭의 반주기 동안(한 주기)에 구동하여 시프트 레지스터(S20)의 하이 신호에 따라 하이 신호를 출력하고, 나머지 시프트 레지스터 또한 그러하다.

논리연산부(B)의 첫번째 논리블록(L1)은 시프트 레지스터(S10, S20)의 하이신호를 인가받아 하이 신호를 출력하고, 그 다음으로 논리블록(L2)가 하이 신호를 출력하며, 나머지 논리블록(L3, L4, ..., L1022) 또한 순차적으로 구동하여 하이 신호를 출력한다.

그러면, 논리블록(L1)에 연결된 스위치(SW1, SW2, SW3)는 턴 온하여 R, G, B 데이터 신호(Rd, Gd, Bd)를 커패시터(C1, C2, C3)에 충전되도록 하고, 그 다음으로 논리블록(L2)에 연결된 스위치(SW1, SW2, SW3)는 턴 온하여 R, G, B 데이터 신호(Rd, Gd, Bd)를 커패시터(C1, C2, C3)에 충전되도록 한다. 따라서, 나머지 논리블록(L3, L4, ..., L1022)에 연결된 스위치 또한 논리블록(L3, L4, ..., L1022)가 순차적으로 하이 신호를 출력함에 따라 턴 온되어 R, G, B 데이터 신호(Rd, Gd, Bd)를 커패시터(C1, C2, C3)에 충전시킨다.

출력 버퍼부(313)는 각 커패시터에 충전된 R, G, B 데이터 신호(Rd, Gd, Bd)를 유지시키고 있다가 인에이블 신호(EN)가 입력되면 각 커패시터에 충전된 R, G, B 데이터 신호(Rd, Gd, Bd)를 동시에 데이터 라인으로 인가한다. 이때, 인에이블 신호(EN)이 출력 버퍼부(313)로 입력되는 시점은 마지막 논리블록(L1022)에서 하이 신호가 인가되어 마지막 커패시터에 R, G, B 데이터 신호(Rd, Gd, Bd)가 충전된 이후이다.

이때, 이 발명의 제2 특징에 따른 게이트 드라이버(200)는 입력되는 게이트 구동 클럭에 일대일 대응하는 게이트 구동 신호를 인가한다.

이와 같은 정상 모드시의 데이터 드라이버(310)의 동작은 도4와 도3을 참조로 한 제1 특징에 따른 게이트 드라이버의 설명을 통해 그 결과를 쉽게 유추할 수 있으므로 구체적인 설명을 하지 않는다.

한편, 이 발명의 제2 특징에 따른 데이터 드라이버(310) 타이밍 콘트롤러(410)에서 멀티싱크 모드시의 시프트 클럭를 입력받고, 그에 따라 시프트 레지스터(S10)는 최초 입력 시프트 클럭인 제1 클럭의 한 주기동안 구동하여 출력단(GP1)을 통해 하이 신호를 출력하고, 시프트 레지스터(S20)는 제1 클럭의 반 주기로부터 제2 클럭의 반 주기(한 주기) 동안 구동하여 시프트 레지스터(S10)의 하이 출력을 인가받아 하이 신호를 출력한다.

그러나, 시프트 레지스터(S30)는 제1 클럭의 반주기로부터 제2 클럭의 반주기(한 주기) 동안 구동하여 시프트 레지스터(20)의 동작과 동시에 구동하여 하이 신호를 출력한다.

따라서, 시프트 클럭의 반 주기동안 2개의 시프트 신호가 출력된다.

한편, 시프트 레지스터(S40)는 제2 클럭의 반주기로부터 제3 클럭의 반주기(한 주기) 동안 구동하여 시프트 레지스터(S30)의 하이 신호를 입력받아 하이 신호를 출력하고, 시프트 레지스터(S50)는 제3 클럭의 반주기로부터 제4 클럭의 반주기(한 주기) 동안 구동하여 하이 신호를 출력한다.

결국, 시프트 블록(b2)에서 보면, 시프트 블록(b2)는 제2 클럭의 반주기로부터 제4 클럭의 반주기(두 주기) 동안에 4개의 시프트 신호를 발생하고, 전체 시프트 블록에서 보면(처음과 마지막 시프트 블록은 제외) 각 시프트 블록(L2, L3, ..., L1022)은 첫번째 시프트 레지스터와 두번째 시프트 레지스터가 동시에 구동하여 하이 신호를 발생한다.

논리연산부(B)의 첫번째 논리블록(L1)은 시프트 레지스터(S10, S20)의 하이신호를 인가받아 하이 신호를 출력하고, 논리블록(L2)는 논리블록(L1)에서 하이 신호를 발생한 후 다음 반 주기 동안 하이 신호를 출력하며, 논리블록(L3) 또한 논리블록(L2)의 구동과 동시에 구동하여 하이 신호를 발생한다. 논리블록(L4)는 논리블록(L3)가 반 주기동안 구동한 다음 클럭의 반주기동안 하이 신호를 발생한다.

결국, 논리연산부(B)의 출력은 각 시프트 블록에서 보면 클럭 2주기 동안 4개의 신호가 발생한다.

그러면, 논리블록(L1)에 연결된 스위치(SW1, SW2, SW3)는 턴 온하여 R, G, B데이터 신호(Rd, Gd, Bd)를 커패시터(C1, C2, C3)에 충전되도록 하고, 그 다음으로 논리블록(L2)과 논리블록(L3)에 연결된 6개의 스위치(SW1, SW2, SW3)는 턴 온하여 동일한 R, G, B 데이터 신호(Rd, Gd, Bd)를 커패시터(C1, C2, C3)에 충전되도록 한다. 따라서, 동일한 R, G, B 데이터 신호(Rd, Gd, Bd)가 중복되어 6개의 데이터선을 차지한다.

따라서, 이 발명의 제2 특징에 따른 TFT-LCD는 상기와 같은 데이터 드라이버(310)의 멀티싱크와, 게이트 드라이버(200)이 멀티싱크에 의해 SVGA급 구동 주파수로 XGA급 LCD 화소 모두를 구동시키는 것이 가능해진다.

이하, 도10과 도11을 참조로 하여 이 발명의 제2 특징에 따른 TFT-LCD의 데이터 드라이버(311)를 실현하기 위한 바람직한 실시예를 설명한다.

여기서, 데이터 드라이버(311)의 구성중 시프트부(311)을 제외한 나머지 구성은 도9와 동일하므로, 시프트부(311)만을 설명한다.

도10은 이 발명의 제2 특징에 따른 TFT-LCD의 시프트부를 실현하기 위한 실시예로서의 논리 회로도이다.

도10에 도시되어 있듯이, 시프트부(311)는 시프트 블록부(A)와, 논리연산부(B)로 이루어진다.

시프트 블록부(A)는 256개의 블록을 가지는데, 각 블록은 4개의 시프트 레지스터를 가진다. 다만, 처음과 끝에 위치한 블록(b1, b257)은 2개의 시프트 레지스터를 가진다.

여기서, 각 시프트 레지스터는 데이터 구동 시작 신호(STH)를 인가받는 제1 3상태 인버터(10)와, 제2 3상태 인버터(10)의 출력을 입력으로 하는 인버터(20)와, 인버터(20)의 출력을 입력으로 하고 출력단이 인버터(20)의 입력단에 연결된 제2 3상태 인버터(30)로 이루어진다.

그리고, 각 시프트 레지스터는 논리연산블록(b1, b2, ..., b257)에 연결된 출력단이 하나 형성되어 있다. 여기서 각 논리연산블록(L1, L2, ..., L1022)은 입력되는 두 입력값을 논리곱 연산하는 AND 게이트이다. 즉, AND 게이트는 시프트 레지스터의 출력과, 다음 시프트 레지스터의 출력을 입력으로 한다.

여기서, 도 11을 참조로 한 시프트부(311)의 멀티싱크 동작을 설명한다.

도11은 이 발명의 제2 특징에 따른 TFT-LCD가 멀티싱크를 달성하도록 시프트부로 인가되는 제1 시프트 클럭 내지 제4 시프트 클럭의 타이밍도이다. 도11에 도시되어 있듯이 제1 시프트 클럭(CK1)은 제4 시프트 클럭(/CK2)과 동일하고, 제2 시프트 클럭(/CK1)은 제3 시프트 클럭(CK2)과 동일하다.

우선, 도11의 ①구간에서 시프트부(311)의 동작을 설명한다.

다음으로, 도11의 ②구간에서 시프트부(311)의 동작이다.

다음으로, 도11의 ③구간에서 시프트부(311)의 동작이다.

결국, AND 게이트(L2, L3)의 하이 신호는 AND 게이트(L2, L3)에 연결된 도9에 도시된 6개의 스위치를 턴 온시켜 동일한 R, G, B 데이터 신호(Rd, Gd, Bd)가 각 커패시터에 충전되도록 한다.

여기서, 도11의 ②의 구간 동안에 출력된 AND 게이트(L1, L2)의 하이 신호는 동일한 R, G, B 데이터 신호(Rd, Gd, Bd)를 6개의 스위치를 통해 각 커패시터에 충전시키지만, 도11의 ③의 구간에 출력된 AND 게이트(L2)의 하이 신호에 의해 커패시터에 저장된 R, G, B 데이터 신호(Rd, Gd, Bd)에 의해 그 값이 변해버린다.

다음으로, 도11의 ④구간동안에 시프트부(311)의 동작을 설명한다.

결국, 도11의 ④구간 동안에는 AND 게이트(L4)에서 출력하는 하나의 시프트 출력만이 발생된다.

다음으로, 도11의 ⑤구간동안에 시프트부(311)의 동작을 설명한다.

이상을 통해 이 발명의 제2 특징에 따른 시프트부(311)의 동작은 명백해지며, 그에 따라 ④구간이후의 클럭에 대한 이 발명의 특징에 따른 시프트부(311)의 동작은 제1 특징에 따른 시프트 레지스터부의 설명으로 충분히 이해될 수 있을 정도이므로, 추가적인 설명은 하지 않는다.

도12는 이 발명의 제2 특징을 실현하기 위한 실시예로서 TFT-LCD가 멀티싱크를 달성함을 보이는 타이밍도로서, 도8에 도시된 게이트 드라이버(200)와 데이터 드라이버(310)의 출력을 보이고 있다.

도12에 도시되어 있듯이, 데이터 드라이버(310)는 멀티싱크 동작으로 데이터 신호 2와 데이터 신호5과 같이 하나의 데이터 신호를 중복시켜 출력하고, 게이트 드라이버(300) 또한 멀티싱크 동작으로 게이트선(L2, L3)와 게이트선(L6, L7)과 같이 하나의 게이트 구동 신호를 중복시켜 출력한다. 따라서, 이 발명의 제2 특징을 실현하기 위한 실시예에 따른 TFT-LCD는 SVGA급 구동 신호가 인가되어도 XGA급 LCD 패널의 모든 화소를 구동시킨다.

비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

이 발명은 간단한 회로적 구성으로 디스플레이 모드를 변화시킬 수 있고, 구성된 화소 모두를 구동시키지 못하는 구동 주파수가 입력되어도 멀티싱크로서 구성된 모든 화소를 구동시키는 효과가 있다.

Claims

(정정) 다수의 게이트선, 상기 다수의 게이트선에 절연되어 교차하는 다수의 데이터선, 상기 게이트선에 연결되는 게이트 전극과 상기 데이터 선에 연결되는 소스 전극을 가지는 박막 트랜지스터를 포함하는 액정 표시 패널;

화상 계조 전압을 상기 데이터선을 통해 라인 단위로 인가하는 데이터 드라이버;

제1 및 제2 클럭을 입력하는 다수의 제1 블록과, 제3 및 제4 클럭을 입력하는 다수의 제2 블록을 포함하고, 상기 제1 및 제2 블록은 직렬 연결된 X개의 래치 블록이 포함되며, 멀티싱크 모드시 X개의 래치 블록수를 사이클로하여 다수의 게이트 구동 신호를 다수의 게이트 선으로 동시에 출력하는 게이트 드라이버; 및

상기 제1 클럭, 상기 제1 클럭에 반전인 상기 제2 클럭, 상기 제3 클럭과, 제3 클럭에 반전인 제4 클럭을 출력하며, 정상 모드 또는 멀티싱크 모드에 따라 상기 제1 내지 제4 클럭의 상태를 변화시키는 타이밍 콘트롤러

를 포함하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제1항에 있어서,

상기 게이트 드라이버는,

상기 제1 블록과, 상기 제2 블록이 교번으로 직렬 연결된 시프트 레지스터부; 및

n번째 래치 블록의 출력과 n+1번째 래치 블록의 출력을 입력하여 논리연산하는 다수의 논리연산블록으로 이루어지며,

상기 각 논리연산블록의 출력단은 각각 대응하는 하나의 게이트 라인에 연결된 논리연산수단을 포함하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제1항에 있어서

상기 제1 블록 및 제2 블록은,

멀티싱크 모드시 적어도 첫번째와 두 번째에 위치한 래치 블록의 출력이 이전 블록의 마지막번째 래치 블록의 출력과 동일한 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제2항에 있어서,

상기 시프트 레지스터부는,

첫 번째와 마지막번째 블록이 2개의 래치 블록으로 이루어지고, 나머지 블록이 4개의 래치 블록으로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제2항에 있어서,

상기 래치 블록은 시프트 레지스터인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제2항에서,

상기 래치 블록은,

상기 제1 또는 제3 클럭 신호에 따라 동작하는 제1 3상태 인버터;

상기 제1 3상태 인버터의 출력단에 입력단이 연결된 인버터; 및

상기 인버터의 출력단에 입력단이 연결되고, 상기 인버터의 입력단에 출력단이 연결되며, 상기 제2 또는 제4 클럭 신호에 따라 동작하는 제2 3상태 인버터로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제2항에서,

상기 논리연산블록은 AND 게이트인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제2항에 있어서,

상기 논리연산블록은,

n번째 래치 블록을 출력과 n+1번째 래치 블록의 출력을 논리곱 연산을 하는 AND 게이트;

상기 AND 게이트의 출력을 반전시키는 제1 인버터; 및

상기 제2 인버터의 출력을 반전시키는 제2 인버터로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제1항에서,

상기 타이밍 콘트롤러는,

정상 모드시 상기 제1 클럭과 제3 클럭이 동일하고 제2 클럭과 제4 클럭이 동일하도록 제어하고,

멀티싱크 모드시 상기 제1 클럭과 제4 클럭이 동일하고 제2 클럭과 제3 클럭이 동일하도록 하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 다수의 게이트선, 상기 다수의 게이트선에 절연되어 교차하는 다수의 데이터선, 상기 게이트선과 상기 데이터 선의 교차에 의해 형성되는 행렬 형태의 다수의 화소와, 상기 각 화소에 형성되며 상기 게이트 선에 연결되는 게이트 전극과 상기 데이트선에 연결되는 소스 전극을 가지는 박막 트랜지스터를 포함하는 액정표시장치의 구동 장치에 있어서,

화상 계조 전압을 상기 데이터선을 통해 라인 단위로 인가하는 데이터 드라이버; 및

제1 및 제2 클럭을 입력하는 다수의 제1 블록과, 제3 및 제4 클럭을 입력하는 다수의 제2 블록을 포함하고, 상기 제1 및 제2 블록은 직렬 연결된 X개의 래치 블록이 포함되며, 멀티싱크 모드시 상기 X개의 래치 블록수를 사이클로하여 다수의 게이트 구동 신호를 다수의 게이트 선으로 동시에 출력하는 게이트 드라이버를 포함하며,

상기 제1 클럭은 상기 제2 클럭에 반전이고, 상기 제2 클럭은 상기 제3 클럭에 반전인 것이 특징인 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제10항에 있어서,

상기 게이트 드라이버는,

상기 제1 블록과, 상기 제2 블록이 교번으로 직렬 연결된 시프트 레지스터부; 및

n번째 래치 블록의 출력과 n+1번째 래치 블록의 출력을 입력하여 논리연산하는 다수의 논리연산블록으로 이루어지며,

상기 각 논리연산블록의 출력단은 각각 대응하는 하나의 게이트 라인에 연결된 논리연산수단을 포함하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제10항에 있어서

상기 제1 블록과 제2 블록은,

멀티싱크 모드시 적어도 첫번째와 두 번째에 위치한 래치 블록의 출력이 이전 블록의 마지막번째 래치 블록의 출력과 동일한 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제11항에 있어서,

상기 시프트 레지스터부는,

첫 번째와 마지막번째 블록이 2개의 래치 블록으로 이루어지고, 나머지 블록이 4개의 래치 블록으로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제11항에 있어서,

상기 래치 블록은 시프트 레지스터인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제11항에서,

상기 래치 블록는,

제1 또는 제3 클럭 신호에 따라 동작하는 제1 3상태 인버터;

상기 제1 3상태 인버터의 출력단에 입력단이 연결된 인버터; 및

상기 인버터의 출력단에 입력단이 연결되고, 상기 인버터의 입력단에 출력단이 연결되며, 상기 제2 또는 제4 클럭 신호에 따라 동작하는 제2 3상태 인버터로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제11항에서,

상기 논리연산블록은 AND 게이트인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 제10항에서,

상기 액정 표시 장치의 구동 장치는,

정상 모드시 상기 제1 클럭과 제3 클럭이 동일하고 제2 클럭과 제4 클럭이 동일하도록 제어하고,

멀티싱크 모드시 상기 제1 클럭과 제4 클럭이 동일하고 제2 클럭과 제3 클럭이 동일하도록 제어하는 타이밍 콘트롤러를 더 포함하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치의 구동 장치.
(정정) 주사신호를 전달하는 다수의 주사선과, 화상 신호를 전달하는 다수의 데이터선을 가지는 디스플레이 장치의 구동 장치에 있어서,

화상 계조 전압을 데이터선을 통해 라인 단위로 인가하는 컬럼드라이버;

제1 및 제2 클럭을 입력하는 다수의 제1 블록과, 상기 제3 및 제4 클럭을 입력하는 다수의 제2 블록을 포함하고, 상가 제1 및 제2 블록은 직렬 연결된 X개의 래치 블록이 포함되며, 멀티싱크 모드시 상기 X개의 래치 블록수를 사이클로하여 다수의 게이트 구동 신호를 다수의 주사선으로 동시에 출력하는 로우 드라이버; 및

상기 제1 클럭, 상기 제1 클럭에 반전인 상기 제2 클럭, 상기 제3 클럭과, 제3 클럭에 반전인 제4 클럭을 출력하며, 정상 모드 또는 멀티싱크 모드에 따라 상기 제1 내지 제4 클럭의 상태를 변화시키는 타이밍 콘트롤러

를 포함하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제18항에 있어서,

상기 로우 드라이버는,

상기 제1 블록과, 상기 제2 블록이 교번으로 직렬 연결된 시프트 레지스터부; 및

n번째 래치 블록의 출력과 n+1번째 래치 블록의 출력을 입력하여 논리연산하는 다수의 논리연산블록으로 이루어지며,

상기 각 논리연산블록의 출력단은 각각 대응하는 하나의 게이트 라인에 연결된 논리연산수단을 포함하는 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제18항에 있어서

상기 제1 블록 및 제2 블록은,

멀티싱크 모드시 적어도 첫번째와 두 번째에 위치한 래치 블록의 출력이 이전 블록의 마지막번째 래치 블록의 출력과 동일한 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제19항에 있어서,

상기 시프트 레지스터부는,

첫 번째와 마지막번째 블록이 2개의 래치 블록으로 이루어지고, 나머지 블록이 4개의 래치 블록으로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제18항에 있어서,

상기 래치 블록은 시프트 레지스터인 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제18항에서,

상기 래치 블록는,

상기 제1 또는 제3 클럭 신호에 따라 동작하는 제1 3상태 인버터;

상기 제1 3상태 인버터의 출력단에 입력단이 연결된 인버터; 및

상기 인버터의 출력단에 입력단이 연결되고, 상기 인버터의 입력단에 출력단이 연결되며, 상기 제2 또는 제4 클럭 신호에 따라 동작하는 제2 3상태 인버터로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제19항에서,

상기 논리연산블록은 AND 게이트인 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 제18항에서,

상기 타이밍 콘트롤러는

정상 모드시 상기 제1 클럭과 제3 클럭이 동일하고 제2 클럭과 제4 클럭이 동일하도록 제어하고,

멀티싱크 모드시 상기 제1 클럭과 제4 클럭이 동일하고 제2 클럭과 제3 클럭이 동일하도록 제어하는 것을 특징으로 하는 멀티 싱크를 위한 디스플레이 장치의 구동 장치.
(정정) 다수의 게이트선, 상기 다수의 게이트선에 절연되어 교차하는 다수의 데이터선, 상기 게이트선에 연결되는 게이트 전극과 상기 데이터 선에 연결되는 소스 전극을 가지는 박막 트랜지스터를 포함하는 액정 표시 패널;

제1 및 제2 시프트 클럭을 입력하는 다수의 제1 시프트 블록과, 제3 및 제4 시프트 클럭을 입력으로 하는 제2 시프트 블록을 포함하고, 상기 제1 및 제2 시프트 블록은 직렬 연결된 Y개의 시프트 래치 블록이 포함되며, 멀티싱크시 상기 Y개의 시프트 블록수를 사이클로하여 다수의 시프트 신호를 출력하고, 다수의 시프트 신호에 의해 동일한 상기 화상 계조 전압이 다수의 데이터선에 동시에 인가되도록 하는 데이터 드라이버;

제1 및 제2 클럭을 입력하는 다수의 제1 블록과, 제3 및 제4 클럭을 입력하는 다수의 제2 블록을 포함하고, 상기 제1 및 제2 블록은 직렬 연결된 X개의 래치 블록이 포함되며, 멀티싱크 모드시 상기 X개의 래치 블록수를 사이클로하여 다수의 게이트 구동 신호를 다수의 게이트 선으로 동시에 출력하는 게이트 드라이버; 및

상기 제1 클럭, 상기 제1 클럭에 반전인 상기 제2 클럭, 상기 제3 클럭과, 제3 클럭에 반전인 제4 클럭을 출력하고, 상기 제1 시프트 클럭, 상기 제1 시프트 클럭에 반전인 상기 제2 시프트 클럭, 상기 제3 시프트 클럭과 상기 제3 시프트 클럭에 반전인 상기 제4 시프트 클럭을 출력하며, 정상 모드 또는 멀티싱크 모드에 따라 상기 제1 내지 제4 클럭 및 제1 내지 제4 시프트 클럭의 상태를 변화시키는 타이밍 콘트롤러

를 포함하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제26항에 있어서,

상기 게이트 드라이버는,

상기 제1 블록과, 상기 래치 블록이 교번으로 직렬 연결된 시프트 레지스터부; 및

n번째 래치 블록의 출력과 n+1번째 래치 블록의 출력을 입력하여 논리연산하는 다수의 논리연산블록으로 이루어지며,

상기 각 논리연산블록의 출력단은 각각 대응하는 하나의 게이트 라인에 연결된 논리연산부를 포함하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제26항에서 있어서,

상기 제1 및 제2 블록은 멀티싱크 모드시 적어도 첫 번째와 두 번째 래치 블록의 출력이 이전 블록의 마지막 래치 블록의 출력과 동일한 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제26항에서,

상기 래치 블록은 시프트 레지스터인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제26항에서,

상기 래치 블록은,

상기 제1 또는 제3 클럭 신호에 따라 동작하는 제1 3상태 인버터;

상기 제1 3상태 인버터의 출력단에 입력단이 연결된 인버터; 및

상기 인버터의 출력단에 입력단이 연결되고, 상기 인버터의 입력단에 출력단이 연결되며, 상기 제2 또는 제4 클럭 신호에 따라 동작하는 제2 3상태 인버터로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제27항에서,

상기 제1 논리연산블록은 L번째 시프트 레지스터의 출력과 L+1번째 시프트 레지스터의 출력을 입력으로하여 논리곱 연산을 하는 AND 게이트인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제26항에서,

상기 타이밍 콘트롤러는,

정상 모드시 상기 제1 클럭과 제3 클럭이 동일하고 제2 클럭과 제4 클럭이 동일하도록 제어하고,

멀티싱크 모드시 상기 제1 클럭과 제4 클럭이 동일하고 제2 클럭과 제3 클럭이 동일하도록 제어하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제26항에 있어서,

상기 데이터 드라이버는,

멀티싱크 모드시 상기 타이밍 콘트롤러에서 출력하는 제1 내지 제4 시프트 클럭에 따라 2개 이상의 시프트 신호를 동시에 출력하는 시프트부;

R, G, B 데이터 신호를 입력하며, 상기 시프트부에서 출력하는 출력에 따라 상기 R, G, B 데이터 신호를 순차적으로 시프트시켜 저장하는 데이터 레지스터부; 및

상기 데이터 레지스터부에 저장된 상기 R, G, B 데이터 신호를 상기 타이밍 콘트롤러에서 출력하는 데이터 구동 시작 신호에 따라 상기 데이터선에 라인 단위로 인가하는 출력 버퍼부를 포함하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제33항에 있어서,

상기 데이터 드라이버는,

인가되는 R, G, B 데이터 신호가 디지털인 경우, 상기 R, G, B 데이터 신호를 해당하는 아날로그 화상 계조 신호로 바꾸는 디지탈/아날로그 변환기를 더 포함하는 것이 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제33항에 있어서,

상기 시프트부는,

상기 제1 시프트 블록과, 상기 제2 시프트 블록이 교번으로 직렬 연결된 시프트 블록부; 및

n번째 시프트 래치와 n+1번째 시프트 래치의 출력을 입력으로 하여 논리 연산하는 다수의 제2 논리연산블록으로 이루어지는 제2 논리연산부를 포함하여 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제35항에서 있어서,

상기 시프트 블록부는 시프트 레지스터인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제35항에서,

상기 시프트 블록부는,

제1 또는 제3 클럭 신호에 따라 동작하는 제1 3상태 인버터;

상기 제1 3상태 인버터의 출력단에 입력단이 연결된 인버터; 및

상기 인버터의 출력단에 입력단이 연결되고, 상기 인버터의 입력단에 출력단이 연결되며, 상기 제2 또는 제4 클럭 신호에 따라 동작하는 제2 3상태 인버터로 이루어지는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제35항에서,

상기 제2 논리연산부는 AND 게이트인 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.
(정정) 제35항에서,

상기 데이터 레지스터부는,

각각의 상기 제2 논리연산블록의 출력단에 일단이 연결된 제1, 제2 및 제3 스위치와, 상기 제1 내지 제3 스위치의 각 타단에 연결된 제1, 제2 및 제3 커패시터로 이루어지며,

상기 제1 스위치의 일단에 R 데이터 신호단이 연결되고, 상기 제2 스위치의 일단에 G 데이터 신호단이 연결되며, 상기 제3 스위치의 일단에 B 데이터 신호단이 연결되는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치
(정정) 제26항에서,

상기 타이밍 콘트롤러는,

정상 모드시 상기 제1 시프트 클럭과 상기 제3 시프트 클럭이 동일하고 상기 제2 시프트 클럭과 상기 제4 시프트 클럭이 동일하도록 제어하고,

멀티싱크 모드시 상기 제1 시프트 클럭과 상기 제4 시프트 클럭이 동일하고 상기 제2 시프트 클럭과 상기 제3 시프트 클럭이 동일하도록 제어하는 것을 특징으로 하는 멀티 싱크를 위한 액정 표시 장치.