JP2005302139A - 半導体記憶装置 - Google Patents

Abstract

【課題】 本発明の目的は、アクセスが高速化される半導体記憶装置を提供することにある。
【解決手段】 半導体記憶装置は、階層化されたアドレスデコード回路を有し、第１ドライブ回路と、第２ドライブ回路とを具備する。メインワード信号は、第１電源電圧で駆動される第１選択線により第１ドライブ回路に入力される。第１ドライブ回路は、メインワード信号の信号レベルを変換し、変換されたメインワード信号をワードドライブ線に出力する。サブワード信号は、第２電源電圧で駆動される第２選択線により第２ドライブ回路に入力される。第２ドライブ回路は、サブワード信号に基づいてワードドライブ線の電圧を選択されるべきメモリセルに出力して活性化させる。活性化されたメモリセルに記憶されるデータを読み出す。半導体記憶装置は、ワードドライブ線の電圧を外部アドレス信号が遷移するときにリセットする手段を有する。
【選択図】 図３

Description

本発明は、半導体記憶装置のデコード技術に関し、特に不揮発性メモリの階層化デコードに関する。

近年、一層のＩＴ化が進み、情報機器などは、複雑な処理を短時間で実行するようになり、大量のデータを扱うようになってきている。それに伴い、情報機器などに用いられる半導体メモリは、大規模化が進んでアドレスのビット数も増加し、階層化デコードしなくてはならない。一方、消費電力を抑制するために半導体は低電圧動作が求められている。また、機器の制御用プログラムの記録には、書き換え可能で長時間記憶を保持できるフラッシュメモリなどの不揮発性メモリが用いられることが多くなった。フラッシュメモリでは、情報の書き換えに比較的高い電圧が必要となる。したがって、読み出し動作に使用される比較的低い電圧と複数種類の電圧を内部的には扱うことになる。そのため、比較的高い電圧を扱う回路と低い電圧を扱う回路では、扱う電圧と要求される動作速度とをバランスさせた回路にしなければならない。

米国特許第６４３３５８３号公報によれば、高電圧遷移のＣＭＯＳスイッチ回路、特に不揮発メモリのラインでコードにおける回路が知られる。このＣＭＯＳスイッチ回路は、出力側の信号を入力側にフィードバックすることにより高い電圧で動作するスイッチングにおける電流を制限し、消費電力を削減する。

米国特許第６４３３５８３号公報

本発明の目的は、アクセスが高速化される半導体記憶装置を提供することにある。

本発明の他の目的は、アドレスのスキュー制限が緩和される半導体記憶装置を提供することにある。

また、本発明の他の目的は、チップ面積の増加が抑制される半導体記憶装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体記憶装置は、階層化されたアドレスデコード回路を有し、第１ドライブ回路（１１０／１２０／２１０／２２０、１１１／１２１／２１１／２２１）と、第２ドライブ回路（１３０／２４０／２５０、１４０／２６０／２７０、１３１／２４１／２５１、１４１／２６１／２７１）とを具備する。外部アドレスの一部がプリデコードされたメインワード信号は、第１電源電圧で駆動される第１選択線（ＭＷ０、ＭＷ１）により前記第１ドライブ回路に入力される。前記第１ドライブ回路は、メインワード信号の信号レベルを変換し、前記変換された前記メインワード信号を前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）に出力する。外部アドレスの他の一部がプリデコードされたサブワード信号は、第２電源電圧で駆動される第２選択線（ＸＰ０、ＸＰ１）により前記第２ドライブ回路に入力される。前記第２ドライブ回路は、サブワード信号に基づいて前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）の電圧を選択されるべきメモリセルに出力して活性化させる。活性化されたメモリセルに記憶されるデータを読み出す。半導体記憶装置は、前記ワードドライブ線の電圧を外部アドレス信号が遷移するときにリセットする手段を有する。

本発明の前記第１ドライブ回路（１１０／１２０／２１０／２２０、１１１／１２１／２１１／２２１）は、前記メインワード信号の信号レベルを変換して前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）に出力するレベルシフト回路（１１０／１２０／２１０／２２０、１１１／１２１／２１１／２２１）を備える。また、前記第２ドライブ回路（１３０／２４０／２５０、１４０／２６０／２７０、１３１／２４１／２５１、１４１／２６１／２７１）は、前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）の電圧と接地電圧とを切り替えてメモリセルに供給する選択スイッチ回路（１３０／２４０／２５０、１４０／２６０／２７０、１３１／２４１／２５１、１４１／２６１／２７１）を備える。

本発明の前記第１ドライブ回路（１１０／１２０／２１０／２２０、１１１／１２１／２１１／２２１）は、スイッチ回路（２３０、２３１）を備える。前記スイッチ回路は、前記第２電源電圧で起動される制御信号（ＴＲＳＴ）に応答して前記ワードドライブ線の電圧をリセットする。

本発明の前記制御信号（ＴＲＳＴ）は、前記メインワード信号と前記サブワード信号が活性化する前の所定の期間にアドレスデコード回路の動作に同期して活性化する。

本発明の前記レベルシフト回路は、前記第１選択線（ＭＷ０、ＭＷ１）をソースに接続される第１Ｎチャネルトランジスタ（２１０、２１１）と、前記第１選択線（ＭＷ０、ＭＷ１）をゲートに接続される第２Ｎチャネルトランジスタ（２２０、２２１）と、前記第１Ｎチャネルトランジスタ（２１０、２１１）のドレインをドレインに接続される第１Ｐチャネルトランジスタ（１１０、１１１）と、前記第２Ｎチャネルトランジスタ（２２０、２２１）のドレインをドレインに接続される第２Ｐチャネルトランジスタ（１２０、１２１）とを備える。前記第１Ｎチャネルトランジスタ（２１０、２１１）のゲートは、第１選択線（ＭＷ０、ＭＷ１）が活性化するときに第１Ｎチャネルトランジスタ（２１０、２１１）が活性化するように接続される。前記第２Ｎチャネルトランジスタ（２２０、２２１）のソースは、接地される。前記第１Ｐチャネルトランジスタ（１１０、１１１）のゲートは、前記第２Ｎチャネルトランジスタ（２２０、２２１）と前記第２Ｐチャネルトランジスタ（１２０、１２１）のドレインに接続される。前記第２Ｐチャネルトランジスタ（１２０、１２１）のゲートは、前記第１Ｎチャネルトランジスタ（２１０、２１１）と前記第１Ｐチャネルトランジスタ（１１０、１１１）のドレインに接続される。前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）は、前記第２Ｎチャネルトランジスタ（２２０、２２１）と前記第２Ｐチャネルトランジスタ（１２０、１２１）のそれぞれのドレインに接続される。

本発明の前記スイッチ回路（２３０、２３１）は、第３Ｎチャネルトランジスタを含む。第３Ｎチャネルトランジスタのドレインは前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）に接続される。第３Ｎチャネルトランジスタのソースは接地されている。第３Ｎチャネルトランジスタのゲートは前記制御信号が接続され、前記制御信号（ＴＲＳＴ）に応答して活性化し、前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）の電圧をリセットする。

本発明の前記第１Ｎチャネルトランジスタ（２１０、２１１）のゲートは、前記第１電源電圧（Ｖｃｃ）に接続されて、前記第１選択線（ＭＷ０、ＭＷ１）の入力信号をクランプする機能を兼用する。

本発明の前記第２ドライブ回路（１３０／２４０／２５０、１４０／２６０／２７０、１３１／２４１／２５１、１４１／２６１／２７１）は、第３Ｐチャネルトランジスタ（１３０、１３１、１４０、１４１）と第４Ｎチャネルトランジスタ（２４０、２４１、２６０、２６１）と第５Ｎチャネルトランジスタ（２５０、２５１、２７０、２７１）とを備える。第３Ｐチャネルトランジスタ（１３０、１３１、１４０、１４１）は、前記第２選択線（ＸＰ０、ＸＰ１）にゲートが接続され、前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）にソースが接続される。第４Ｎチャネルトランジスタ（２４０、２４１、２６０、２６１）は、前記第２選択線（ＸＰ０、ＸＰ１）にゲートが接続され、ドレインが前記第３Ｐチャネルトランジスタ（１３０、１３１、１４０、１４１）のドレインに接続され、ソースが接地される。第５Ｎチャネルトランジスタ（２５０、２５１、２７０、２７１）は、前記第１選択線（ＭＷ０、ＭＷ１）にゲートが接続され、ドレインが第４Ｎチャネルトランジスタ（２４０、２４１、２６０、２６１）のドレインに接続され、ソースが接地される。第２選択線（ＸＰ０、ＸＰ１）により入力されるサブワード信号に基づいて、前記第３Ｐチャネルトランジスタ（１３０、１３１、１４０、１４１）のドレインと、前記第４Ｎチャネルトランジスタ（２４０、２４１、２６０、２６１）のドレインとが接続されるノードから前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）の電圧を選択されるべきメモリセルにワード線（Ｗ００、Ｗ０１、Ｗ１０、Ｗ１１）を介して出力する。

本発明の半導体記憶装置は、レベルシフタ回路（１１０／１２０／２１０／２２０、１１１／１２１／２１１／２２１）とリセット回路（２３０、２３１）とを備えることを特徴とする。レベルシフタ回路（１１０／１２０／２１０／２２０、１１１／１２１／２１１／２２１）は、第１の電圧範囲の振幅を有する入力信号（ＭＷ０、ＭＷ１）を第２の電圧範囲の振幅を有するワードドライブ信号（ＶＭＩＤ０、ＶＭＩＤ１）に変換して出力する。リセット回路（２３０、２３１）は、前記レベルシフタ回路の出力に電気的に接続され、前記第２の電圧範囲の振幅を有するリセット信号（ＴＲＳＴ）で制御される。

本発明の半導体記憶装置は、ワードドライブ回路（１２０／２２０、１２１／２２１）と、第１の制御回路（２１０、２１１）と、第２制御回路（１１０、１１１）とを具備し、前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）はサブワード信号（ＸＰ０、ＸＰ１）が入力される複数のサブワードドライブ回路（１３０／２４０／２５０、１４０／２６０／２７０、１３１／２４１／２５１、１４１／２６１／２７１）に入力されることを特徴とする。ワードドライブ回路（１２０／２２０、１２１／２２１）は、第１Ｐチャネルトランジスタ（１２０、１２１）と第１Ｎチャネルトランジスタ（２２０、２２１）とを備える。第１Ｐチャネルトランジスタ（１２０、１２１）と第１Ｎチャネルトランジスタ（２２０、２２１）とをスイッチして第１電圧と第２電圧とをワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）に出力する。第１制御回路（２１０、２１１）は、前記第１Ｐチャネルトランジスタ（１２０、１２１）のゲートと前記第１Ｎチャネルトランジスタ（２２０、２２１）のゲートとの間に接続され、第３電圧（ＶＣ）が入力される。第２制御回路（１１０、１１１）は、前記ワードドライブ回路（１２０／２２０、１２１／２２１）の出力に応答して前記第１Ｐチャネルトランジスタ（１２０、１２１）のゲートを制御する。

本発明の前記サブワードドライブ回路（１３０／２４０／２５０、１４０／２６０／２７０、１３１／２４１／２５１、１４１／２６１／２７１）は、第２Ｐチャネルトランジスタ（１３０、１４０、１３１、１４１）と第２Ｎチャネルトランジスタ（２４０、２６０、２４１、２６１）と第３Ｎチャネルトランジスタ（２５０、２７０、２５１、２７１）とを備える。前記第２Ｐチャネルトランジスタ（１３０、１４０、１３１、１４１）は、ソースを前記ワードドライブ線（ＶＭＩＤ０、ＶＭＩＤ１）に接続され、ゲートに前記サブワード信号（ＸＰ０、ＸＰ１）が入力され、ドレインをワード線（Ｗ００、Ｗ０１、Ｗ１０、Ｗ１１）に接続される。前記第２Ｎチャネルトランジスタ（２４０、２６０、２４１、２６１）は、ソースが接地され、ゲートに前記サブワード信号（ＸＰ０、ＸＰ１）が入力され、ドレインを前記ワード線（Ｗ００、Ｗ０１、Ｗ１０、Ｗ１１）に接続される。前記第３Ｎチャネルトランジスタ（２５０、２７０、２５１、２７１）は、ソースが接地され、ゲートに前記メインワード信号（ＭＷ０、ＭＷ１）が入力され、ドレインを前記ワード線（Ｗ００、Ｗ０１、Ｗ１０、Ｗ１１）に接続される。

本発明によれば、アクセスが高速化される半導体記憶装置を提供することができる。

また、本発明によれば、アドレスのスキュー制限が緩和される半導体記憶装置を提供することができる。

さらに、本発明によれば、チップ面積の増加が抑制される半導体記憶装置を提供することができる。

図１から図５を参照して、実施するための最良の形態を説明する。ここではメモリセルに記憶されているデータの読み出し動作にに関して説明する。フラッシュメモリのような半導体記憶装置においては、入出力信号と内部動作信号の動作電圧が異なるものが多い。即ち、入出力に関する回路は、通常Ｖｃｃレベルと呼ばれる例えば０ボルトから３．３ボルトの範囲で変化する信号を扱う。したがって、入出力に関する回路部分の電圧は、Ｖｃｃレベルとなる。また、デコーダの出力、即ちメモリセルを駆動する電圧は、読み出し用電圧レベル、例えば０ボルトから６ボルトである。また、外部から供給される電源電圧は、Ｖｃｃレベルであることが多い。したがって、内部動作用の電源は、内部の昇圧回路によって必要とする電圧を得ることになる。本実施の形態においては、Ｖｃｃレベルと読み出し用電圧レベルの２種類がある。

図１は、本発明によるフラッシュメモリの構成を示すブロック図である。フラッシュメモリ１０は、アドレスバッファ部１２と複数のプレート１６と出力バス１８と入出力バッファ部１３と制御回路１５と昇圧回路１４とを具備する。フラッシュメモリ１０の外部から与えられるアドレスは、アドレスバッファ部１２に入力される。アドレスバッファ部１２は、内部回路の信号レベルなどに整合させてアドレス信号を出力する。アドレスバッファ部１２から出力されるアドレス信号は、各プレート１６に分配される。各プレート１６は、アドレス信号に基づいて内部に記憶している情報をデータ出力信号として出力する。各プレート１６から出力されるデータ出力信号は、出力バス１８に集約されて入出力バッファ部１３に入力される。入出力バッファ部１３は、外部の信号レベルなどに整合させて出力データをフラッシュメモリ１０の外部に出力する。制御回路１５は、アドレスバッファ部１２、入出力バッファ部１３から制御情報を受け取る。制御情報を受け取った制御回路１５は、制御情報からフラッシュメモリ１０の動作を判定し、制御信号を出力する。制御回路１５は、昇圧回路１４、各プレート１６に制御信号を分配してフラッシュメモリ１０を制御する。昇圧回路１４は、昇圧した電源を各プレートに分配する。

プレート１６は、フラッシュメモリ１０に複数個配置される。プレート１６は、フラッシュメモリ１０の機能ブロックの単位であり、セクタ３０、グローバルロウデコーダ部２２、ローカルロウデコーダ部２３、カラムデコーダ部２４、センスアンプ部２６、リファレンスセル部２８、電源交換部２１を具備している。

プレート１６に分配されるアドレス信号は、グローバルロウデコーダ部２２、ローカルロウデコーダ部２３、カラムデコーダ部２４に分配される。グローバルロウデコーダ部２２とローカルロウデコーダ部２３とによりロウアドレスがデコードされ、メモリセルのワード線が選択される。カラムデコーダ部２４によりメモリセルのビット線が選択される。この選択されるワード線とビット線により指定されるメモリセルからデータを読み出される。あるいは、この選択されるワード線とビット線により指定されるメモリセルにデータが書き込まれる。メモリセルから読み出されるデータは、センスアンプ部２６でリファレンスセル部２８と電圧比較される。センスアンプ部２６は、比較した結果をデータ出力信号として出力する。なお、セクタ３０は、記憶されているデータを消去する時の最小単位であり、複数のメモリセルを含んでおり、通常は複数のワード線により指定される。

図２は、グローバルロウデコーダ２２から出力されるメインワード線ＭＷと、ローカルロウデコーダ２３から出力されるサブワード線ＸＰとによりワード線Ｗが選択されるデコーダ部分の回路である。ここでは、メインワード線２本、サブワード線２本について図示している。

メインワード線ＭＷｎに対応する回路は、Ｐチャネルトランジスタ１１ｎ、１２ｎ、１３ｎ、１４ｎと、Ｎチャネルトランジスタ２１ｎ、２２ｎ、２４ｎ、２５ｎ、２６ｎ、２７ｎとを備える。即ち、メインワード線ＭＷ０に対応する回路は、Ｐチャネルトランジスタ１１０、１２０、１３０、１４０と、Ｎチャネルトランジスタ２１０、２２０、２４０、２５０、２６０、２７０とを備え、メインワード線ＭＷ１に対応する回路は、Ｐチャネルトランジスタ１１１、１２１、１３１、１４１と、Ｎチャネルトランジスタ２１１、２２１、２４１、２５１、２６１、２７１とを備える。

メインワード線ＭＷ０は、Ｎチャネルトランジスタ２１０のソースと、Ｎチャネルトランジスタ２２０、２５０、２７０のゲートに接続される。Ｎチャネルトランジスタ２１０のゲートは電源ＶＣに接続され、Ｎチャネルトランジスタ２１０のドレインはＰチャネルトランジスタ１１０のドレインとＰチャネルトランジスタ１２０のゲートに接続される。Ｎチャネルトランジスタ２２０のソースは接地され、ドレインはＰチャネルトランジスタ１２０のドレインに接続される。Ｐチャネルトランジスタ１１０のドレインはＰチャネルトランジスタ１２０のゲートに、Ｐチャネルトランジスタ１２０のドレインはＰチャネルトランジスタ１１０のゲートに接続される。Ｐチャネルトランジスタ１１０、１２０のソースは電源ＶＷに接続される。Ｐチャネルトランジスタ１２０のドレインは、Ｐチャネルトランジスタ１３０、１４０のソースに接続される。このノードをワードドライブ線ＶＭＩＤ０とする。

サブワード線ＸＰ０は、Ｐチャネルトランジスタ１３０とＮチャネルトランジスタ２４０のゲートに接続される。Ｐチャネルトランジスタ１３０のドレインとＮチャネルトランジスタ２４０、２５０のドレインは接続され、ワード線Ｗ００としてメモリセルに接続される。Ｎチャネルトランジスタ２４０、２５０のソースは接地される。サブワード線ＸＰ１は、Ｐチャネルトランジスタ１４０とＮチャネルトランジスタ２６０のゲートに接続される。Ｐチャネルトランジスタ１４０のドレインとＮチャネルトランジスタ２６０、２７０のドレインは接続され、ワード線Ｗ０１としてメモリセルに接続される。Ｎチャネルトランジスタ２６０、２７０のソースは接地される。

同様に、メインワード線ＭＷ１は、Ｎチャネルトランジスタ２１１のソースと、Ｎチャネルトランジスタ２２１、２５１、２７１のゲートに接続される。Ｎチャネルトランジスタ２１１のゲートは電源ＶＣに接続され、Ｎチャネルトランジスタ２１１のドレインはＰチャネルトランジスタ１１１のドレインとＰチャネルトランジスタ１２１のゲートに接続される。Ｎチャネルトランジスタ２２１のソースは接地され、ドレインはＰチャネルトランジスタ１２１のドレインに接続される。Ｐチャネルトランジスタ１１１のドレインはＰチャネルトランジスタ１２１のゲートに、Ｐチャネルトランジスタ１２１のドレインはＰチャネルトランジスタ１１１のゲートに接続される。Ｐチャネルトランジスタ１１１、１２１のソースは電源ＶＷに接続される。Ｐチャネルトランジスタ１２１のドレインは、Ｐチャネルトランジスタ１３１、１４１のソースに接続される。このノードをワードドライブ線ＶＭＩＤ１とする。

サブワード線ＸＰ０は、Ｐチャネルトランジスタ１３１とＮチャネルトランジスタ２４１のゲートに接続される。Ｐチャネルトランジスタ１３１のドレインとＮチャネルトランジスタ２４１、２５１のドレインは接続され、ワード線Ｗ１０としてメモリセルに接続される。Ｎチャネルトランジスタ２４１、２５１のソースは接地される。サブワード線ＸＰ１は、Ｐチャネルトランジスタ１４１とＮチャネルトランジスタ２６１のゲートに接続される。Ｐチャネルトランジスタ１４１のドレインとＮチャネルトランジスタ２６１、２７１のドレインは接続され、ワード線Ｗ１１としてメモリセルに接続される。Ｎチャネルトランジスタ２６１、２７１のソースは接地される。

Ｐチャネルトランジスタ１１０、１２０とＮチャネルトランジスタ２１０、２２０とは、メインワード線ＭＷ０に応答するメインワードドライバとして機能するレベルシフト回路である。Ｐチャネルトランジスタ１１１、１２１とＮチャネルトランジスタ２１１、２２１とは、メインワード線ＭＷ１に応答するメインワードドライバとして機能するレベルシフト回路である。即ち、ＶＣＣレベル信号（例えば、０〜３．３ボルトの信号）であるメインワード線ＭＷ０、ＭＷ１をメモリセルの読み出し回路用の信号レベル（例えば０〜６ボルトの信号）にレベル変換し、ワードドライバに供給する。メインワード線ＭＷ０、ＭＷ１がアクティブ（アクティブロウ）のとき、ワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１は、読み出し回路用電圧をワードドライバに供給する。ワード線ＭＷ０、ＭＷ１がインアクティブのとき、ワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１はメモリセルが活性化しないレベル即ちグランドレベルにされる。

Ｐチャネルトランジスタ１３０とＮチャネルトランジスタ２４０、２５０とは、メインワード線ＭＷ０とサブワード線ＸＰ０に応答してワード線Ｗ００を駆動するワードドライバとして機能する。Ｐチャネルトランジスタ１４０とＮチャネルトランジスタ２６０、２７０とは、メインワード線ＭＷ０とサブワード線ＸＰ１に応答してワード線Ｗ０１を駆動するワードドライバとして機能する。

Ｐチャネルトランジスタ１３１とＮチャネルトランジスタ２４１、２５１とは、メインワード線ＭＷ１とサブワード線ＸＰ０に応答してワード線Ｗ１０を駆動するワードドライバとして機能する。Ｐチャネルトランジスタ１４１とＮチャネルトランジスタ２６１、２７１とは、メインワード線ＭＷ１とサブワード線ＸＰ１に応答してワード線Ｗ１１を駆動するワードドライバとして機能する。

これらのワードドライバは、ワードドライブ線ＶＭＩＤから供給される電圧をサブワード線ＸＰの信号に応答してスイッチングし、ワード線Ｗに供給する。即ち、選択される（アクティブになる）メインワード線ＭＷと、選択される（アクティブになる）サブワード線ＸＰの交点にあるワードドライバが選択され、ワード線Ｗがアクティブになる。したがって、ロウアドレスがデコードされることになる。ワード線Ｗがアクティブになると、ワード線に接続するメモリセルが活性化する。活性化するメモリセルのうち、カラムアドレスで選択される１個のメモリセルのデータが出力バス１８に出力される。図２では、メインワード線ＭＷ０、ＭＷ１とサブワード線ＸＰ０、ＸＰ１からワード線Ｗ００、Ｗ０１、Ｗ１０、Ｗ１１がデコードされて活性化されることになる。

図４を参照して、回路の動作を説明する。図４（ａ）にはフラッシュメモリ１０に入力されるアドレスの変化が示される。ｔ１１付近、ｔ１２−ｔ１４付近、ｔ１５−ｔ１６付近でアドレスが変化していることが示されている。図４（ｂ）にはメインワードドライバに供給される電源ＶＷの電圧変化が示される。図４（ａ）に示されるアドレスＡＤＤが変化するときに電源ＶＷの電圧が変化していることが示されている。

図４（ｄ）にはグローバルロウデコーダ２２から入力されるメインワード線ＭＷ０の信号レベルが示される。メインワード線ＭＷ０は、ｔ１１からｔ１４まで選択されている（アクティブになっている）ことが示されている。図４（ｅ）にはグローバルロウデコーダ２２から入力されるメインワード線ＭＷ１の信号レベルが示される。メインワード線ＭＷ１は、ｔ１４からｔ１６まで選択されている（アクティブになっている）ことが示されている。

図４（ｆ）にはワードドライブ線ＶＭＩＤ０の電圧変化が示される。図４（ｇ）にはワードドライブ線ＶＭＩＤ１の電圧変化が示される。

図４（ｈ）にはローカルロウデコーダ２３から入力されるサブワード線ＸＰ０の信号レベルが示される。サブワード線ＸＰ０は、ｔ１１からｔ１４まで選択されている（アクティブになっている）ことが示されている。図４（ｉ）にはローカルロウデコーダ２３から入力されるサブワード線ＸＰ１の信号レベルが示される。サブワード線ＸＰ１は、ｔ１４からｔ１６まで選択されている（アクティブになっている）ことが示されている。

図４（ｊ）にはワードドライバにより駆動されるワード線Ｗ００の信号レベルが示される。ワード線Ｗ００は、メインワード線ＭＷ０とサブワード線ＸＰ０の信号に基づいて選択される（アクティブになる）。図４（ｋ）にはワードドライバにより駆動されるワード線Ｗ０１の信号レベルが示される。ワード線Ｗ０１は、メインワード線ＭＷ０とサブワード線ＸＰ１の信号に基づいて選択される（アクティブになる）。図４（ｌ）にはワードドライバにより駆動されるワード線Ｗ１０の信号レベルが示される。ワード線Ｗ１０は、メインワード線ＭＷ１とサブワード線ＸＰ０の信号に基づいて選択される（アクティブになる）。図４（ｍ）にはワードドライバにより駆動されるワード線Ｗ１１の信号レベルが示される。ワード線Ｗ１１は、メインワード線ＭＷ１とサブワード線ＸＰ１の信号に基づいて選択される（アクティブになる）。

時間経過に沿って説明する。時刻ｔ１１にアドレスＡＤＤが安定すると、メインワード線ＭＷ０が選択され、アクティブになる。このとき、メインワードドライバに供給される電源ＶＷの電圧は、読み出し用電圧レベル（例えば６ボルト）になっている。メインワード線ＭＷ０がアクティブになると、Ｎチャネルトランジスタ２１０はＯＮ状態、Ｎチャネルトランジスタ２２０はＯＦＦ状態になる。Ｎチャネルトランジスタ２１０がＯＮ状態になるとＰチャネルトランジスタ１２０のゲート電圧が低下し、Ｐチャネルトランジスタ１２０はＯＮ状態になる。したがってＮチャネルトランジスタ２２０のドレイン、Ｐチャネルトランジスタ１２０のドレインの接点の電位であるワードドライブ線ＶＭＩＤ０の電圧は、図４（ｆ）に示されるように上昇する。また、Ｐチャネルトランジスタ１１０のゲート電位も上昇するためＰチャネルトランジスタ１１０はオフ状態になり、このレベルシフト回路は安定する。

一方、図４（ｈ）に示されるように、時刻ｔ１１からサブワード線ＸＰ０が選択されるため（アクティブ）、Ｐチャネルトランジスタ１３０はオン状態、Ｎチャネルトランジスタ２４０はオフ状態となる。Ｎチャネルトランジスタ２５０はメインワード線ＭＷ０が選択されているためオフ状態である。したがって、ワード線Ｗ００の電圧は、図４（ｊ）に示されるように、ＶＭＩＤ０の電圧まで上昇する。

このとき、サブワード線ＸＰ１は選択されていないため、Ｐチャネルトランジスタ１４０はオフ状態、Ｎチャネルトランジスタ２６０はオン状態となるため、ワード線Ｗ０１は、グランド電位から変化しない。また、メインワード線ＭＷ１は選択されず、高い電圧レベルにあるためＮチャネルトランジスタ２２１、２５１、２７１はオン状態になる。Ｎチャネルトランジスタ２２１がオン状態であるため、ワードドライブ線ＶＭＩＤ１は、グランド電位となる。さらに、Ｎチャネルトランジスタ２５１、２７１がオン状態であるため、サブワード線ＸＰ１が選択されてもワード線Ｗ１０、Ｗ１１はグランド電位から変化しない。

時刻ｔ１２からｔ１４にかけて、アドレス信号が変化すると、ＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ：アドレス遷移検出）回路がその変化を検知し、制御回路１５に通知する。制御回路１５は、電源切換回路２１に対して、電源ＶＷの電圧を読み出し用電圧レベルからＶｃｃ電圧レベルまで引き下げることを指示する。これは、素子の面積を削減するために、ある電圧以下でなければレベルシフトできないところまでＰチャネルトランジスタ／Ｎチャネルトランジスタのレシオを調整している結果である。したがって、メインワード線信号のＶｃｃ電圧レベルまで、Ｎチャネルトランジスタ２２０、２２１のドレインの電位即ちワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１の電圧がＮチャネルトランジスタ２２０、２２１によって駆動できるレベルに低下させてからＮチャネルトランジスタ２２０、２２１を駆動する。即ち、時刻ｔ１４からメインワード線ＭＷ０をハイレベルとしてＮチャネルトランジスタ２２０を駆動する。

図４（ｆ）の実線で示されるように、時刻ｔ１４にはある一定電圧まで下がる。メインワード線ＭＷ０が非選択状態（インアクティブ）になると、Ｎチャネルトランジスタ２２０はオン状態となるため、ワードドライブ線ＶＭＩＤ０をディスチャージしてグランド電位にする。ワードドライブ線ＶＭＩＤ０がグランド電位になるとＰチャネルトランジスタ１１０がオン状態になり、ドレインの電位が高くなる。Ｐチャネルトランジスタ１１０のドレイン電位即ちＰチャネルトランジスタ１２０のゲート電位が高くなると、Ｐチャネルトランジスタ１２０はオフ状態になって、このレベルシフト回路は安定する。

時刻ｔ１４にメインワード線ＭＷ１とサブワード線ＸＰ１とが選択され、電位が低くなると、上記ワード線Ｗ００の場合と同様にワード線Ｗ１１が選択状態（アクティブ）になる。

このようにして、アドレスで指定されるメモリセルに接続されるワード線が選択され、メモリセルに記憶されているデータが読み出される。即ち、簡便な回路構成によりワード線選択が可能となる。

レベルシフト回路に供給される電源ＶＷをＶｃｃレベルの電圧にする時間は、外部アドレス遷移が短い時間間隔で発生した場合を考慮して決められる。即ち、レベルシフト回路に供給される電源ＶＷがＮチャネルトランジスタ２２０、２２１によって駆動できるようになる一定電圧以下になるまでの時間が確保される。このリセット時間に余裕がないと信号のスキューなどにより、図４の破線に示されるように動作する可能性がある。

時刻ｔ１２までは、上記のように動作する。時刻ｔ１３にメインワード線ＭＷ０が非選択状態（インアクティブ）になるとする。この時刻ｔ１３は、Ｎチャネルトランジスタ２２０がメインワード線ＭＷ０のＶｃｃレベルの電圧でゲートが制御されてドライブするにはワードドライブ線ＶＭＩＤ０の電圧がまだ高い時期である。即ち、ワードドライブ線ＶＭＩＤ０の電圧が十分に下がる前にメインワード線ＭＷ０が非選択状態（インアクティブ）になるときである。このとき、Ｎチャネルトランジスタ２２０は、オン状態となり、ワードドライブ線ＶＭＩＤ０をディスチャージしてリセット状態にしようとする。しかし、Ｐチャネルトランジスタ１２０はまだオン状態で、ワードドライブ線ＶＭＩＤ０をチャージしているため、Ｐチャネルトランジスタ１１０が完全なオン状態になるまでＰチャネルトランジスタ１１０の電位即ちワードドライブ線ＶＭＩＤ０の電位が下がらない。Ｐチャネルトランジスタ１１０が完全なオン状態にならず、Ｐチャネルトランジスタ１２０のゲート電位が上がらないため、Ｐチャネルトランジスタ１２０は完全なオフ状態にならない。即ち、レベルシフト回路はここで平衡状態になってしまう。したがって、ワードドライブ線ＶＭＩＤ０は、図４（ｆ）破線に示されるように、中間電位のまま保持される。

このとき、図４（ｉ）に示されるように、他のサブワード線ＸＰ１が選択状態になると、Ｐチャネルトランジスタ１４０とＮチャネルトランジスタ２７０のゲートにも低い電圧が印加する。Ｐチャネルトランジスタ１４０はオン状態、Ｎチャネルトランジスタ２６０はオフ状態になる。そのため、図４（ｋ）破線で示されるように、Ｐチャネルトランジスタ１４０の介してワードドライブ線ＶＭＩＤ０の電圧がワード線Ｗ０１に現れる。このワード線Ｗ０１によって、本来選択されるべきではないメモリセルが活性化し、その保持されている情報を出力することになる。したがって、誤読み出しとなる可能性がある。

このように、回路のサイズを縮小すると、動作不良を起こす可能性があり、上記で説明した各接点電位のリセット時間を考慮してアドレス入力スキューに制限を加える必要が生じる。

レベルシフト回路に供給される電源ＶＷをＶｃｃレベルの電圧にする時間は、外部アドレス遷移が短い時間間隔で発生した場合を考慮して決められる。即ち、レベルシフト回路に供給される電源ＶＷがＮチャネルトランジスタ２２０、２２１によって駆動できるようになる一定電圧以下になるまでの時間が確保される。したがって、このリセット時間を短縮することができれば、より短時間でアクセス可能となるが、上記で説明したように、単に時間を短くするだけでは動作不良を引き起こしかねない。したがって、さらに時間短縮のためにリセット回路を追加する例を示す。

図３は、グローバルロウデコーダ２２から出力されるメインワード線ＭＷと、ローカルロウデコーダ２３から出力されるサブワード線ＸＰとによりワード線Ｗが選択されるデコーダ部分の回路である。ここでは、メインワード線２本、サブワード線２本について図示している。図２と比較すると、Ｎチャネルトランジスタ２２０、２２１に並列に信号ＴＲＳＴにより制御されるＮチャネルトランジスタ２３０、２３１が挿入されている。

図２の説明と重複するが、以下に構成を説明する。メインワード線ＭＷｎに対応する回路は、Ｐチャネルトランジスタ１１ｎ、１２ｎ、１３ｎ、１４ｎと、Ｎチャネルトランジスタ２１ｎ、２２ｎ、２３ｎ、２４ｎ、２５ｎ、２６ｎ、２７ｎとを備える。即ち、メインワード線ＭＷ０に対応する回路は、Ｐチャネルトランジスタ１１０、１２０、１３０、１４０と、Ｎチャネルトランジスタ２１０、２２０、２３０、２４０、２５０、２６０、２７０とを備え、メインワード線ＭＷ１に対応する回路は、Ｐチャネルトランジスタ１１１、１２１、１３１、１４１と、Ｎチャネルトランジスタ２１１、２２１、２３１、２４１、２５１、２６１、２７１とを備える。

メインワード線ＭＷ０は、Ｎチャネルトランジスタ２１０のソースと、Ｎチャネルトランジスタ２２０、２５０、２７０のゲートに接続される。Ｎチャネルトランジスタ２１０のゲートは電源ＶＣに接続され、Ｎチャネルトランジスタ２１０のドレインはＰチャネルトランジスタ１１０のドレインとＰチャネルトランジスタ１２０のゲートに接続される。Ｎチャネルトランジスタ２２０のソースは接地され、ドレインはＰチャネルトランジスタ１２０のドレインに接続される。また、Ｎチャネルトランジスタ２２０に並列にＮチャネルトランジスタ２３０が接続される。即ち、Ｎチャネルトランジスタ２２０、２３０のソース同志、ドレイン同志が接続される。Ｎチャネルトランジスタ２３０のゲートは、信号ＴＲＳＴにより制御される。Ｐチャネルトランジスタ１１０のドレインはＰチャネルトランジスタ１２０のゲートに、Ｐチャネルトランジスタ１２０のドレインはＰチャネルトランジスタ１１０のゲートに接続される。Ｐチャネルトランジスタ１１０、１２０のソースは電源ＶＷに接続される。Ｐチャネルトランジスタ１２０のドレインは、Ｐチャネルトランジスタ１３０、１４０のソースに接続される。このノードをワードドライブ線ＶＭＩＤ０とする。

サブワード線ＸＰ０は、Ｐチャネルトランジスタ１３０とＮチャネルトランジスタ２４０のゲートに接続される。Ｐチャネルトランジスタ１３０のドレインとＮチャネルトランジスタ２４０、２５０のドレインは接続され、ワード線Ｗ００としてメモリセルに接続される。Ｎチャネルトランジスタ２４０、２５０のソースは接地される。サブワード線ＸＰ１は、Ｐチャネルトランジスタ１４０とＮチャネルトランジスタ２６０のゲートに接続される。Ｐチャネルトランジスタ１４０のドレインとＮチャネルトランジスタ２６０、２７０のドレインは接続され、ワード線Ｗ０１としてメモリセルに接続される。Ｎチャネルトランジスタ２６０、２７０のソースは接地される。

同様に、メインワード線ＭＷ１は、Ｎチャネルトランジスタ２１１のソースと、Ｎチャネルトランジスタ２２１、２５１、２７１のゲートに接続される。Ｎチャネルトランジスタ２１１のゲートは電源ＶＣに接続され、Ｎチャネルトランジスタ２１１のドレインはＰチャネルトランジスタ１１１のドレインとＰチャネルトランジスタ１２１のゲートに接続される。Ｎチャネルトランジスタ２２１のソースは接地され、ドレインはＰチャネルトランジスタ１２１のドレインに接続される。また、Ｎチャネルトランジスタ２２１に並列にＮチャネルトランジスタ２３１が接続される。即ち、Ｎチャネルトランジスタ２２１、２３１のソース同志、ドレイン同志が接続される。Ｎチャネルトランジスタ２３１のゲートは、信号ＴＲＳＴにより制御される。Ｐチャネルトランジスタ１１１のドレインはＰチャネルトランジスタ１２１のゲートに、Ｐチャネルトランジスタ１２１のドレインはＰチャネルトランジスタ１１１のゲートに接続される。Ｐチャネルトランジスタ１１１、１２１のソースは電源ＶＷに接続される。Ｐチャネルトランジスタ１２１のドレインは、Ｐチャネルトランジスタ１３１、１４１のソースに接続される。このノードをワードドライブ線ＶＭＩＤ１とする。

サブワード線ＸＰ０は、Ｐチャネルトランジスタ１３１とＮチャネルトランジスタ２４１のゲートに接続される。Ｐチャネルトランジスタ１３１のドレインとＮチャネルトランジスタ２４１、２５１のドレインは接続され、ワード線Ｗ１０としてメモリセルに接続される。Ｎチャネルトランジスタ２４１、２５１のソースは接地される。サブワード線ＸＰ１は、Ｐチャネルトランジスタ１４１とＮチャネルトランジスタ２６１のゲートに接続される。Ｐチャネルトランジスタ１４１のドレインとＮチャネルトランジスタ２６１、２７１のドレインは接続され、ワード線Ｗ１１としてメモリセルに接続される。Ｎチャネルトランジスタ２６１、２７１のソースは接地される。

Ｐチャネルトランジスタ１１０、１２０とＮチャネルトランジスタ２１０、２２０、２３０とは、メインワード線ＭＷ０に応答するメインワードドライバとして機能するレベルシフト回路である。Ｐチャネルトランジスタ１１１、１２１とＮチャネルトランジスタ２１１、２２１とは、メインワード線ＭＷ１に応答するメインワードドライバとして機能するレベルシフト回路である。即ち、ＶＣＣレベル信号（例えば、０〜３．３ボルトの信号）であるメインワード線ＭＷ０、ＭＷ１をメモリセルの読み出し回路用の信号レベル（例えば０〜６ボルトの信号）にレベル変換し、ワードドライバに供給する。メインワード線ＭＷ０、ＭＷ１がアクティブ（アクティブロウ）のとき、ワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１は、読み出し回路用電圧をワードドライバに供給する。ワード線ＭＷ０、ＭＷ１がインアクティブのとき、ワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１はメモリセルが活性化しないレベル即ちグランドレベルにされる。

Ｐチャネルトランジスタ１３０とＮチャネルトランジスタ２４０、２５０とは、メインワード線ＭＷ０とサブワード線ＸＰ０に応答してワード線Ｗ００を駆動するワードドライバとして機能する。Ｐチャネルトランジスタ１４０とＮチャネルトランジスタ２６０、２７０とは、メインワード線ＭＷ０とサブワード線ＸＰ１に応答してワード線Ｗ０１を駆動するワードドライバとして機能する。Ｐチャネルトランジスタ１３１とＮチャネルトランジスタ２４１、２５１とは、メインワード線ＭＷ１とサブワード線ＸＰ０に応答してワード線Ｗ１０を駆動するワードドライバとして機能する。Ｐチャネルトランジスタ１４１とＮチャネルトランジスタ２６１、２７１とは、メインワード線ＭＷ１とサブワード線ＸＰ１に応答してワード線Ｗ１１を駆動するワードドライバとして機能する。

これらのワードドライバは、ワードドライブ線ＶＭＩＤから供給される電圧をサブワード線ＸＰの信号に応答してスイッチングし、ワード線Ｗに供給する。即ち、選択される（アクティブになる）メインワード線ＭＷと、選択される（アクティブになる）サブワード線ＸＰの交点にあるワードドライバが選択され、ワード線Ｗがアクティブになる。したがって、ロウアドレスがデコードされることになる。ワード線Ｗがアクティブになると、ワード線に接続するメモリセルが活性化する。活性化するメモリセルのうち、カラムアドレスで選択される１個のメモリセルのデータが出力バス１８に出力される。図２では、メインワード線ＭＷ０、ＭＷ１とサブワード線ＸＰ０、ＸＰ１からワード線Ｗ００、Ｗ０１、Ｗ１０、Ｗ１１がデコードされて活性化されることになる。

図５を参照して、回路の動作を説明する。図５（ａ）にはフラッシュメモリ１０に入力されるアドレスの変化が示される。ｔ２１付近、ｔ２２−ｔ２４付近、ｔ２５−ｔ２６付近でアドレスが変化していることが示されている。図５（ｂ）にはメインワードドライバに供給される電源ＶＷの電圧変化が示される。図５（ａ）に示されるアドレスＡＤＤが変化するときに電源ＶＷの電圧が変化していることが示されている。図５（ｃ）にはワードドライブ線ＶＭＩＤのリセット用信号ＴＲＳＴが示される。信号ＴＲＳＴも電源ＶＷと同様に、アドレスＡＤＤが変化するときに電源ＶＷの電圧が変化していることが示されている。したがって、信号ＴＲＳＴは、アドレスの遷移のたびにワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１の電圧をリセットさせることになる。信号ＴＲＳＴは、アドレスの遷移に限らず、例えばチップイネーブル信号がイネーブルになったとき、または、電源投入時のパワーオンリセットに同期して、アクティブになる信号であってもよい。

図５（ｄ）にはグローバルロウデコーダ２２から入力されるメインワード線ＭＷ０の信号レベルが示される。メインワード線ＭＷ０は、ｔ２１からｔ２２まで選択されている（アクティブになっている）ことが示されている。図５（ｅ）にはグローバルロウデコーダ２２から入力されるメインワード線ＭＷ１の信号レベルが示される。メインワード線ＭＷ１は、ｔ２４からｔ２５まで選択されている（アクティブになっている）ことが示されている。

図５（ｆ）にはワードドライブ線ＶＭＩＤ０の電圧変化が示される。図５（ｇ）にはワードドライブ線ＶＭＩＤ１の電圧変化が示される。

図５（ｈ）にはローカルロウデコーダ２３から入力されるサブワード線ＸＰ０の信号レベルが示される。サブワード線ＸＰ０は、ｔ２１からｔ２２まで選択されている（アクティブになっている）ことが示されている。図５（ｉ）にはローカルロウデコーダ２３から入力されるサブワード線ＸＰ１の信号レベルが示される。サブワード線ＸＰ１は、ｔ２４からｔ２５まで選択されている（アクティブになっている）ことが示されている。

図５（ｊ）にはワードドライバにより駆動されるワード線Ｗ００の信号レベルが示される。ワード線Ｗ００は、メインワード線ＭＷ０とサブワード線ＸＰ０の信号に基づいて選択される（アクティブになる）。図５（ｋ）にはワードドライバにより駆動されるワード線Ｗ０１の信号レベルが示される。ワード線Ｗ０１は、メインワード線ＭＷ０とサブワード線ＸＰ１の信号に基づいて選択される（アクティブになる）。図５（ｌ）にはワードドライバにより駆動されるワード線Ｗ１０の信号レベルが示される。ワード線Ｗ１０は、メインワード線ＭＷ１とサブワード線ＸＰ０の信号に基づいて選択される（アクティブになる）。図５（ｍ）にはワードドライバにより駆動されるワード線Ｗ１１の信号レベルが示される。ワード線Ｗ１１は、メインワード線ＭＷ１とサブワード線ＸＰ１の信号に基づいて選択される（アクティブになる）。

時間経過に沿って説明する。時刻ｔ２１にアドレスＡＤＤが安定すると、信号ＴＲＳＴはインアクティブになり、Ｎチャネルトランジスタ２３０、２３１をオフ状態にする。また、メインワード線ＭＷ０が選択され、アクティブになる。このとき、メインワードドライバに供給される電源ＶＷの電圧は、読み出し用電圧レベル（例えば６ボルト）になっている。メインワード線ＭＷ０がアクティブになると、Ｎチャネルトランジスタ２１０はＯＮ状態、Ｎチャネルトランジスタ２２０はＯＦＦ状態になる。Ｎチャネルトランジスタ２１０がＯＮ状態になるとＰチャネルトランジスタ１２０のゲート電圧が低下し、Ｐチャネルトランジスタ１２０はＯＮ状態になる。したがってＮチャネルトランジスタ２２０のドレイン、Ｐチャネルトランジスタ１２０のドレインの接点の電位であるワードドライブ線ＶＭＩＤ０の電圧は、図５（ｆ）に示されるように上昇する。また、Ｐチャネルトランジスタ１１０のゲート電位も上昇するためＰチャネルトランジスタ１１０はオフ状態になり、このレベルシフト回路は安定する。

一方、時刻ｔ２１からサブワード線ＸＰ０が選択されるため（アクティブ）、Ｐチャネルトランジスタ１３０はオン状態、Ｎチャネルトランジスタ２４０はオフ状態となる。Ｎチャネルトランジスタ２５０はメインワード線ＭＷ０が選択されているためオフ状態である。したがって、ワード線Ｗ００の電圧は、ＶＭＩＤ０の電圧まで上昇する。

このとき、サブワード線ＸＰ１は選択されていないため、Ｐチャネルトランジスタ１４０はオフ状態、Ｎチャネルトランジスタ２６０はオン状態となるため、ワード線Ｗ０１は、グランド電位から変化しない。また、メインワード線ＭＷ１は選択されず、高い電圧レベルにあるためＮチャネルトランジスタ２２１、２５１、２７１はオン状態になる。Ｎチャネルトランジスタ２２１がオン状態であるため、ワードドライブ線ＶＭＩＤ１は、グランド電位となる。さらに、Ｎチャネルトランジスタ２５１、２７１がオン状態であるため、サブワード線ＸＰ１が選択されてもワード線Ｗ１０、Ｗ１１はグランド電位から変化しない。

時刻ｔ２２からｔ２４にかけて、アドレス信号が変化すると、ＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ：アドレス遷移検出）回路がその変化を検知し、制御回路１５に通知する。制御回路１５は、電源切換回路２１に対して、電源ＶＷの電圧を読み出し用電圧レベルからＶｃｃ電圧レベルまで引き下げることを指示する。同時に信号ＴＲＳＴをアクティブにして、Ｎチャネルトランジスタ２３０、２３１をオン状態にしてワードドライブ線ＶＭＩＤ０、ＶＭＩＤ１の電圧をリセットする。

図５（ｆ）に示されるように、時刻ｔ２４にはワードドライブ線ＶＭＩＤ０はリセットされ、ほぼグランド電位になっている。メインワード線ＭＷ０が非選択状態（インアクティブ）になると、Ｎチャネルトランジスタ２２０はオン状態となり、ワードドライブ線ＶＭＩＤ０を確実にグランド電位にする。ワードドライブ線ＶＭＩＤ０がグランド電位になるとＰチャネルトランジスタ１１０がオン状態になり、ドレインの電位が高くなる。Ｐチャネルトランジスタ１１０のドレイン電位即ちＰチャネルトランジスタ１２０のゲート電位が高くなると、Ｐチャネルトランジスタ１２０はオフ状態になって、このレベルシフト回路は安定する。

時刻ｔ２４にメインワード線ＭＷ１とサブワード線ＸＰ１とが選択され、電位が低くなると、上記ワード線Ｗ００の場合と同様にワード線Ｗ１１が選択状態（アクティブ）になる。

このようにして、アドレスで指定されるメモリセルに接続されるワード線が選択され、メモリセルに記憶されているデータが読み出される。即ち、簡便な回路構成によりワード線選択が可能となる。

ここで、Ｎチャネルトランジスタ２３０、２３１は、Ｎチャネルトランジスタ２２０、２２１付近に配置する必要はなく、自由に配置できる。そのため、強力な駆動力を与えることも可能である。また、信号ＴＲＳＴは、電源ＶＷと逆相の信号であり、プリデコード回路と同じタイミングで制御され、信号レベルも同じである。レベルシフト回路の電源ＶＷを制御する必要もなく、図５（ｂ）破線に示されるように、レベルシフト回路の電源ＶＷは一定であってもよい。

このように、階層化デコード機能を有するＸデコーダにおいて、Ｘデコーダ内のレベルシフト回路を強制リセットするための高電圧駆動ディスチャージ用Ｎチャネルトランジスタを備えることにより、高速読み出し、スキュー制限緩和が可能となる。

即ち、必要最小限のリセットパルスでデコード回路を初期化することができ、高速アクセス化とスキュー制限の緩和が可能となる。また、追加トランジスタ・制御線がそれぞれ１つで済むため、面積増加も抑制される。

本発明を実施するための最良の形態におけるフラッシュメモリの構成を示すブロック図である。 同内部デコーダ回路の部分を示す回路図である。 同リセットを強化した内部デコーダ回路の部分を示す回路図である。 同内部デコーダ回路の動作を示すタイムチャートである。 同リセットを強化した内部デコーダ回路の動作を示すタイムチャートである。

符号の説明

１０ フラッシュメモリ
１２ アドレスバッファ部
１３ 入出力バッファ部
１４ 昇圧回路
１５ 制御回路
１６ プレート
１８ 出力バス
２１ 電源交換部
２２ グローバルロウデコーダ部
２３ ローカルロウデコーダ部
２４ カラムデコーダ部
２６ センスアンプ部
２８ リファレンスセル部
３０ セクタ

Claims (11)

1. 第１電源電圧で駆動され、第１選択線により入力されるメインワード信号の信号レベルを変換し、前記変換された前記メインワード信号をワードドライブ線に出力する第１ドライブ回路と、
   第２電源電圧で駆動され、第２選択線により入力されるサブワード信号に基づいて、前記ワードドライブ線の電圧を選択されるべきメモリセルに出力して活性化させる第２ドライブ回路と
   を具備し、
   外部アドレス信号が遷移するときに前記ワードドライブ線の電圧をリセットする手段を有する半導体記憶装置。
2. 前記第１ドライブ回路は前記メインワード信号の信号レベルを変換して前記ワードドライブ線に出力するレベルシフト回路を備え、
   前記第２ドライブ回路は前記ワードドライブ線の電圧と接地電圧とを切り替えて前記メモリセルに供給する選択スイッチ回路を備える
   請求項１に記載の半導体記憶装置。
3. 前記第１ドライブ回路は、スイッチ回路を備え、
   前記スイッチ回路は、前記第２電源電圧で駆動される制御信号に応答して前記ワードドライブ線の電圧をリセットする
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記制御信号は、前記メインワード信号と前記サブワード信号が活性化する前の所定の期間に活性化する
   請求項３に記載の半導体記憶装置。
5. 前記レベルシフト回路は、前記第１選択線をソースに接続される第１Ｎチャネルトランジスタと、
   前記第１選択線をゲートに接続される第２Ｎチャネルトランジスタと、
   前記第１Ｎチャネルトランジスタのドレインをドレインに接続される第１Ｐチャネルトランジスタと、
   前記第２Ｎチャネルトランジスタのドレインをドレインに接続される第２Ｐチャネルトランジスタと
   を備え、
   前記第１Ｎチャネルトランジスタのゲートは、第１選択線が活性化するときに第１Ｎチャネルトランジスタが活性化するように接続され、
   前記第２Ｎチャネルトランジスタのソースは、接地され、
   前記第１Ｐチャネルトランジスタのゲートは、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタのドレインに接続され、
   前記第２Ｐチャネルトランジスタのゲートは、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタのドレインに接続され、
   前記第１Ｐチャネルトランジスタのソースと前記第２Ｐチャネルトランジスタのソースとは、接続されて第３電源電圧が印加され、
   前記ワードドライブ線は、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタのドレインに接続される
   請求項３または請求項４に記載の半導体記憶装置。
6. 前記スイッチ回路は、ドレインが前記ワードドライブ線に接続され、ソースが接地され、ゲートに前記制御信号が入力される第３Ｎチャネルトランジスタを含み、
   前記第３Ｎチャネルトランジスタは、前記制御信号に応答して活性化し、前記ワードドライブ線の電圧をリセットする
   請求項３から請求項５のいずれかに記載の半導体記憶装置。
7. 前記第１Ｎチャネルトランジスタのゲートは、前記第１電源電圧に接続されて、前記第１選択線の入力信号をクランプする
   請求項５または請求項６に記載の半導体記憶装置。
8. 前記第２ドライブ回路は、
   前記第２選択線にゲートが接続され、前記ワードドライブ線にソースが接続される第３Ｐチャネルトランジスタと、
   前記第２選択線にゲートが接続され、ドレインが前記第３Ｐチャネルトランジスタのドレインに接続され、ソースが接地される第４Ｎチャネルトランジスタと、
   前記第１選択線にゲートが接続され、ドレインが第４Ｎチャネルトランジスタのドレインに接続され、ソースが接地される第５Ｎチャネルトランジスタと
   を備え、
   第２選択線により入力されるサブワード信号に基づいて、前記第３Ｐチャネルトランジスタのドレインと、前記第４Ｎチャネルトランジスタのドレインとが接続されるノードから前記ワードドライブ線の電圧を選択されるべきメモリセルに出力する
   請求項１から請求項７のいずれかに記載の半導体記憶装置。
9. 第１の電圧範囲の振幅を有する入力信号を第２の電圧範囲の振幅を有するワードドライブ信号に変換して出力するレベルシフタ回路と、
   前記レベルシフタ回路の出力に電気的に接続され、前記第２の電圧範囲の振幅を有するリセット信号で制御されるリセット回路と
   を備えることを特徴とする半導体記憶装置。
10. 第１Ｐチャネルトランジスタと第１Ｎチャネルトランジスタとを備えて第１電圧と第２電圧とをワードドライブ線に出力するワードドライブ回路と、
    前記第１Ｐチャネルトランジスタのゲートと前記第１Ｎチャネルトランジスタのゲートとの間に接続され、第３電圧が入力される第１制御回路と、
    前記ワードドライブ回路の出力に応答して前記第１Ｐチャネルトランジスタのゲートを制御する第２制御回路と
    を具備し、
    前記ワードドライブ線はサブワード信号が入力される複数のサブワードドライブ回路に入力されることを特徴とする半導体記憶装置。
11. 前記サブワードドライブ回路は、
    第２Ｐチャネルトランジスタと、
    第２Ｎチャネルトランジスタと、
    第３Ｎチャネルトランジスタとを備え、
    前記第２Ｐチャネルトランジスタは、ソースを前記ワードドライブ線に接続され、ゲートに前記サブワード信号が入力され、ドレインをワード線に接続され、
    前記第２Ｎチャネルトランジスタは、ソースが接地され、ゲートに前記サブワード信号が入力され、ドレインを前記ワード線に接続され、
    前記第３Ｎチャネルトランジスタは、ソースが接地され、ゲートに前記メインワード信号が入力され、ドレインを前記ワード線に接続される
    請求項１０に記載の半導体記憶装置。

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