JP2005302139A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 本発明の目的は、アクセスが高速化される半導体記憶装置を提供することにある。
【解決手段】 半導体記憶装置は、階層化されたアドレスデコード回路を有し、第1ドライブ回路と、第2ドライブ回路とを具備する。メインワード信号は、第1電源電圧で駆動される第1選択線により第1ドライブ回路に入力される。第1ドライブ回路は、メインワード信号の信号レベルを変換し、変換されたメインワード信号をワードドライブ線に出力する。サブワード信号は、第2電源電圧で駆動される第2選択線により第2ドライブ回路に入力される。第2ドライブ回路は、サブワード信号に基づいてワードドライブ線の電圧を選択されるべきメモリセルに出力して活性化させる。活性化されたメモリセルに記憶されるデータを読み出す。半導体記憶装置は、ワードドライブ線の電圧を外部アドレス信号が遷移するときにリセットする手段を有する。
【選択図】 図3
【解決手段】 半導体記憶装置は、階層化されたアドレスデコード回路を有し、第1ドライブ回路と、第2ドライブ回路とを具備する。メインワード信号は、第1電源電圧で駆動される第1選択線により第1ドライブ回路に入力される。第1ドライブ回路は、メインワード信号の信号レベルを変換し、変換されたメインワード信号をワードドライブ線に出力する。サブワード信号は、第2電源電圧で駆動される第2選択線により第2ドライブ回路に入力される。第2ドライブ回路は、サブワード信号に基づいてワードドライブ線の電圧を選択されるべきメモリセルに出力して活性化させる。活性化されたメモリセルに記憶されるデータを読み出す。半導体記憶装置は、ワードドライブ線の電圧を外部アドレス信号が遷移するときにリセットする手段を有する。
【選択図】 図3
Description
本発明は、半導体記憶装置のデコード技術に関し、特に不揮発性メモリの階層化デコードに関する。
近年、一層のIT化が進み、情報機器などは、複雑な処理を短時間で実行するようになり、大量のデータを扱うようになってきている。それに伴い、情報機器などに用いられる半導体メモリは、大規模化が進んでアドレスのビット数も増加し、階層化デコードしなくてはならない。一方、消費電力を抑制するために半導体は低電圧動作が求められている。また、機器の制御用プログラムの記録には、書き換え可能で長時間記憶を保持できるフラッシュメモリなどの不揮発性メモリが用いられることが多くなった。フラッシュメモリでは、情報の書き換えに比較的高い電圧が必要となる。したがって、読み出し動作に使用される比較的低い電圧と複数種類の電圧を内部的には扱うことになる。そのため、比較的高い電圧を扱う回路と低い電圧を扱う回路では、扱う電圧と要求される動作速度とをバランスさせた回路にしなければならない。
米国特許第6433583号公報によれば、高電圧遷移のCMOSスイッチ回路、特に不揮発メモリのラインでコードにおける回路が知られる。このCMOSスイッチ回路は、出力側の信号を入力側にフィードバックすることにより高い電圧で動作するスイッチングにおける電流を制限し、消費電力を削減する。
本発明の目的は、アクセスが高速化される半導体記憶装置を提供することにある。
本発明の他の目的は、アドレスのスキュー制限が緩和される半導体記憶装置を提供することにある。
また、本発明の他の目的は、チップ面積の増加が抑制される半導体記憶装置を提供することにある。
以下に、[発明を実施するための最良の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の観点では、半導体記憶装置は、階層化されたアドレスデコード回路を有し、第1ドライブ回路(110/120/210/220、111/121/211/221)と、第2ドライブ回路(130/240/250、140/260/270、131/241/251、141/261/271)とを具備する。外部アドレスの一部がプリデコードされたメインワード信号は、第1電源電圧で駆動される第1選択線(MW0、MW1)により前記第1ドライブ回路に入力される。前記第1ドライブ回路は、メインワード信号の信号レベルを変換し、前記変換された前記メインワード信号を前記ワードドライブ線(VMID0、VMID1)に出力する。外部アドレスの他の一部がプリデコードされたサブワード信号は、第2電源電圧で駆動される第2選択線(XP0、XP1)により前記第2ドライブ回路に入力される。前記第2ドライブ回路は、サブワード信号に基づいて前記ワードドライブ線(VMID0、VMID1)の電圧を選択されるべきメモリセルに出力して活性化させる。活性化されたメモリセルに記憶されるデータを読み出す。半導体記憶装置は、前記ワードドライブ線の電圧を外部アドレス信号が遷移するときにリセットする手段を有する。
本発明の前記第1ドライブ回路(110/120/210/220、111/121/211/221)は、前記メインワード信号の信号レベルを変換して前記ワードドライブ線(VMID0、VMID1)に出力するレベルシフト回路(110/120/210/220、111/121/211/221)を備える。また、前記第2ドライブ回路(130/240/250、140/260/270、131/241/251、141/261/271)は、前記ワードドライブ線(VMID0、VMID1)の電圧と接地電圧とを切り替えてメモリセルに供給する選択スイッチ回路(130/240/250、140/260/270、131/241/251、141/261/271)を備える。
本発明の前記第1ドライブ回路(110/120/210/220、111/121/211/221)は、スイッチ回路(230、231)を備える。前記スイッチ回路は、前記第2電源電圧で起動される制御信号(TRST)に応答して前記ワードドライブ線の電圧をリセットする。
本発明の前記制御信号(TRST)は、前記メインワード信号と前記サブワード信号が活性化する前の所定の期間にアドレスデコード回路の動作に同期して活性化する。
本発明の前記レベルシフト回路は、前記第1選択線(MW0、MW1)をソースに接続される第1Nチャネルトランジスタ(210、211)と、前記第1選択線(MW0、MW1)をゲートに接続される第2Nチャネルトランジスタ(220、221)と、前記第1Nチャネルトランジスタ(210、211)のドレインをドレインに接続される第1Pチャネルトランジスタ(110、111)と、前記第2Nチャネルトランジスタ(220、221)のドレインをドレインに接続される第2Pチャネルトランジスタ(120、121)とを備える。前記第1Nチャネルトランジスタ(210、211)のゲートは、第1選択線(MW0、MW1)が活性化するときに第1Nチャネルトランジスタ(210、211)が活性化するように接続される。前記第2Nチャネルトランジスタ(220、221)のソースは、接地される。前記第1Pチャネルトランジスタ(110、111)のゲートは、前記第2Nチャネルトランジスタ(220、221)と前記第2Pチャネルトランジスタ(120、121)のドレインに接続される。前記第2Pチャネルトランジスタ(120、121)のゲートは、前記第1Nチャネルトランジスタ(210、211)と前記第1Pチャネルトランジスタ(110、111)のドレインに接続される。前記ワードドライブ線(VMID0、VMID1)は、前記第2Nチャネルトランジスタ(220、221)と前記第2Pチャネルトランジスタ(120、121)のそれぞれのドレインに接続される。
本発明の前記スイッチ回路(230、231)は、第3Nチャネルトランジスタを含む。第3Nチャネルトランジスタのドレインは前記ワードドライブ線(VMID0、VMID1)に接続される。第3Nチャネルトランジスタのソースは接地されている。第3Nチャネルトランジスタのゲートは前記制御信号が接続され、前記制御信号(TRST)に応答して活性化し、前記ワードドライブ線(VMID0、VMID1)の電圧をリセットする。
本発明の前記第1Nチャネルトランジスタ(210、211)のゲートは、前記第1電源電圧(Vcc)に接続されて、前記第1選択線(MW0、MW1)の入力信号をクランプする機能を兼用する。
本発明の前記第2ドライブ回路(130/240/250、140/260/270、131/241/251、141/261/271)は、第3Pチャネルトランジスタ(130、131、140、141)と第4Nチャネルトランジスタ(240、241、260、261)と第5Nチャネルトランジスタ(250、251、270、271)とを備える。第3Pチャネルトランジスタ(130、131、140、141)は、前記第2選択線(XP0、XP1)にゲートが接続され、前記ワードドライブ線(VMID0、VMID1)にソースが接続される。第4Nチャネルトランジスタ(240、241、260、261)は、前記第2選択線(XP0、XP1)にゲートが接続され、ドレインが前記第3Pチャネルトランジスタ(130、131、140、141)のドレインに接続され、ソースが接地される。第5Nチャネルトランジスタ(250、251、270、271)は、前記第1選択線(MW0、MW1)にゲートが接続され、ドレインが第4Nチャネルトランジスタ(240、241、260、261)のドレインに接続され、ソースが接地される。第2選択線(XP0、XP1)により入力されるサブワード信号に基づいて、前記第3Pチャネルトランジスタ(130、131、140、141)のドレインと、前記第4Nチャネルトランジスタ(240、241、260、261)のドレインとが接続されるノードから前記ワードドライブ線(VMID0、VMID1)の電圧を選択されるべきメモリセルにワード線(W00、W01、W10、W11)を介して出力する。
本発明の半導体記憶装置は、レベルシフタ回路(110/120/210/220、111/121/211/221)とリセット回路(230、231)とを備えることを特徴とする。レベルシフタ回路(110/120/210/220、111/121/211/221)は、第1の電圧範囲の振幅を有する入力信号(MW0、MW1)を第2の電圧範囲の振幅を有するワードドライブ信号(VMID0、VMID1)に変換して出力する。リセット回路(230、231)は、前記レベルシフタ回路の出力に電気的に接続され、前記第2の電圧範囲の振幅を有するリセット信号(TRST)で制御される。
本発明の半導体記憶装置は、ワードドライブ回路(120/220、121/221)と、第1の制御回路(210、211)と、第2制御回路(110、111)とを具備し、前記ワードドライブ線(VMID0、VMID1)はサブワード信号(XP0、XP1)が入力される複数のサブワードドライブ回路(130/240/250、140/260/270、131/241/251、141/261/271)に入力されることを特徴とする。ワードドライブ回路(120/220、121/221)は、第1Pチャネルトランジスタ(120、121)と第1Nチャネルトランジスタ(220、221)とを備える。第1Pチャネルトランジスタ(120、121)と第1Nチャネルトランジスタ(220、221)とをスイッチして第1電圧と第2電圧とをワードドライブ線(VMID0、VMID1)に出力する。第1制御回路(210、211)は、前記第1Pチャネルトランジスタ(120、121)のゲートと前記第1Nチャネルトランジスタ(220、221)のゲートとの間に接続され、第3電圧(VC)が入力される。第2制御回路(110、111)は、前記ワードドライブ回路(120/220、121/221)の出力に応答して前記第1Pチャネルトランジスタ(120、121)のゲートを制御する。
本発明の前記サブワードドライブ回路(130/240/250、140/260/270、131/241/251、141/261/271)は、第2Pチャネルトランジスタ(130、140、131、141)と第2Nチャネルトランジスタ(240、260、241、261)と第3Nチャネルトランジスタ(250、270、251、271)とを備える。前記第2Pチャネルトランジスタ(130、140、131、141)は、ソースを前記ワードドライブ線(VMID0、VMID1)に接続され、ゲートに前記サブワード信号(XP0、XP1)が入力され、ドレインをワード線(W00、W01、W10、W11)に接続される。前記第2Nチャネルトランジスタ(240、260、241、261)は、ソースが接地され、ゲートに前記サブワード信号(XP0、XP1)が入力され、ドレインを前記ワード線(W00、W01、W10、W11)に接続される。前記第3Nチャネルトランジスタ(250、270、251、271)は、ソースが接地され、ゲートに前記メインワード信号(MW0、MW1)が入力され、ドレインを前記ワード線(W00、W01、W10、W11)に接続される。
本発明によれば、アクセスが高速化される半導体記憶装置を提供することができる。
また、本発明によれば、アドレスのスキュー制限が緩和される半導体記憶装置を提供することができる。
さらに、本発明によれば、チップ面積の増加が抑制される半導体記憶装置を提供することができる。
図1から図5を参照して、実施するための最良の形態を説明する。ここではメモリセルに記憶されているデータの読み出し動作にに関して説明する。フラッシュメモリのような半導体記憶装置においては、入出力信号と内部動作信号の動作電圧が異なるものが多い。即ち、入出力に関する回路は、通常Vccレベルと呼ばれる例えば0ボルトから3.3ボルトの範囲で変化する信号を扱う。したがって、入出力に関する回路部分の電圧は、Vccレベルとなる。また、デコーダの出力、即ちメモリセルを駆動する電圧は、読み出し用電圧レベル、例えば0ボルトから6ボルトである。また、外部から供給される電源電圧は、Vccレベルであることが多い。したがって、内部動作用の電源は、内部の昇圧回路によって必要とする電圧を得ることになる。本実施の形態においては、Vccレベルと読み出し用電圧レベルの2種類がある。
図1は、本発明によるフラッシュメモリの構成を示すブロック図である。フラッシュメモリ10は、アドレスバッファ部12と複数のプレート16と出力バス18と入出力バッファ部13と制御回路15と昇圧回路14とを具備する。フラッシュメモリ10の外部から与えられるアドレスは、アドレスバッファ部12に入力される。アドレスバッファ部12は、内部回路の信号レベルなどに整合させてアドレス信号を出力する。アドレスバッファ部12から出力されるアドレス信号は、各プレート16に分配される。各プレート16は、アドレス信号に基づいて内部に記憶している情報をデータ出力信号として出力する。各プレート16から出力されるデータ出力信号は、出力バス18に集約されて入出力バッファ部13に入力される。入出力バッファ部13は、外部の信号レベルなどに整合させて出力データをフラッシュメモリ10の外部に出力する。制御回路15は、アドレスバッファ部12、入出力バッファ部13から制御情報を受け取る。制御情報を受け取った制御回路15は、制御情報からフラッシュメモリ10の動作を判定し、制御信号を出力する。制御回路15は、昇圧回路14、各プレート16に制御信号を分配してフラッシュメモリ10を制御する。昇圧回路14は、昇圧した電源を各プレートに分配する。
プレート16は、フラッシュメモリ10に複数個配置される。プレート16は、フラッシュメモリ10の機能ブロックの単位であり、セクタ30、グローバルロウデコーダ部22、ローカルロウデコーダ部23、カラムデコーダ部24、センスアンプ部26、リファレンスセル部28、電源交換部21を具備している。
プレート16に分配されるアドレス信号は、グローバルロウデコーダ部22、ローカルロウデコーダ部23、カラムデコーダ部24に分配される。グローバルロウデコーダ部22とローカルロウデコーダ部23とによりロウアドレスがデコードされ、メモリセルのワード線が選択される。カラムデコーダ部24によりメモリセルのビット線が選択される。この選択されるワード線とビット線により指定されるメモリセルからデータを読み出される。あるいは、この選択されるワード線とビット線により指定されるメモリセルにデータが書き込まれる。メモリセルから読み出されるデータは、センスアンプ部26でリファレンスセル部28と電圧比較される。センスアンプ部26は、比較した結果をデータ出力信号として出力する。なお、セクタ30は、記憶されているデータを消去する時の最小単位であり、複数のメモリセルを含んでおり、通常は複数のワード線により指定される。
図2は、グローバルロウデコーダ22から出力されるメインワード線MWと、ローカルロウデコーダ23から出力されるサブワード線XPとによりワード線Wが選択されるデコーダ部分の回路である。ここでは、メインワード線2本、サブワード線2本について図示している。
メインワード線MWnに対応する回路は、Pチャネルトランジスタ11n、12n、13n、14nと、Nチャネルトランジスタ21n、22n、24n、25n、26n、27nとを備える。即ち、メインワード線MW0に対応する回路は、Pチャネルトランジスタ110、120、130、140と、Nチャネルトランジスタ210、220、240、250、260、270とを備え、メインワード線MW1に対応する回路は、Pチャネルトランジスタ111、121、131、141と、Nチャネルトランジスタ211、221、241、251、261、271とを備える。
メインワード線MW0は、Nチャネルトランジスタ210のソースと、Nチャネルトランジスタ220、250、270のゲートに接続される。Nチャネルトランジスタ210のゲートは電源VCに接続され、Nチャネルトランジスタ210のドレインはPチャネルトランジスタ110のドレインとPチャネルトランジスタ120のゲートに接続される。Nチャネルトランジスタ220のソースは接地され、ドレインはPチャネルトランジスタ120のドレインに接続される。Pチャネルトランジスタ110のドレインはPチャネルトランジスタ120のゲートに、Pチャネルトランジスタ120のドレインはPチャネルトランジスタ110のゲートに接続される。Pチャネルトランジスタ110、120のソースは電源VWに接続される。Pチャネルトランジスタ120のドレインは、Pチャネルトランジスタ130、140のソースに接続される。このノードをワードドライブ線VMID0とする。
サブワード線XP0は、Pチャネルトランジスタ130とNチャネルトランジスタ240のゲートに接続される。Pチャネルトランジスタ130のドレインとNチャネルトランジスタ240、250のドレインは接続され、ワード線W00としてメモリセルに接続される。Nチャネルトランジスタ240、250のソースは接地される。サブワード線XP1は、Pチャネルトランジスタ140とNチャネルトランジスタ260のゲートに接続される。Pチャネルトランジスタ140のドレインとNチャネルトランジスタ260、270のドレインは接続され、ワード線W01としてメモリセルに接続される。Nチャネルトランジスタ260、270のソースは接地される。
同様に、メインワード線MW1は、Nチャネルトランジスタ211のソースと、Nチャネルトランジスタ221、251、271のゲートに接続される。Nチャネルトランジスタ211のゲートは電源VCに接続され、Nチャネルトランジスタ211のドレインはPチャネルトランジスタ111のドレインとPチャネルトランジスタ121のゲートに接続される。Nチャネルトランジスタ221のソースは接地され、ドレインはPチャネルトランジスタ121のドレインに接続される。Pチャネルトランジスタ111のドレインはPチャネルトランジスタ121のゲートに、Pチャネルトランジスタ121のドレインはPチャネルトランジスタ111のゲートに接続される。Pチャネルトランジスタ111、121のソースは電源VWに接続される。Pチャネルトランジスタ121のドレインは、Pチャネルトランジスタ131、141のソースに接続される。このノードをワードドライブ線VMID1とする。
サブワード線XP0は、Pチャネルトランジスタ131とNチャネルトランジスタ241のゲートに接続される。Pチャネルトランジスタ131のドレインとNチャネルトランジスタ241、251のドレインは接続され、ワード線W10としてメモリセルに接続される。Nチャネルトランジスタ241、251のソースは接地される。サブワード線XP1は、Pチャネルトランジスタ141とNチャネルトランジスタ261のゲートに接続される。Pチャネルトランジスタ141のドレインとNチャネルトランジスタ261、271のドレインは接続され、ワード線W11としてメモリセルに接続される。Nチャネルトランジスタ261、271のソースは接地される。
Pチャネルトランジスタ110、120とNチャネルトランジスタ210、220とは、メインワード線MW0に応答するメインワードドライバとして機能するレベルシフト回路である。Pチャネルトランジスタ111、121とNチャネルトランジスタ211、221とは、メインワード線MW1に応答するメインワードドライバとして機能するレベルシフト回路である。即ち、VCCレベル信号(例えば、0〜3.3ボルトの信号)であるメインワード線MW0、MW1をメモリセルの読み出し回路用の信号レベル(例えば0〜6ボルトの信号)にレベル変換し、ワードドライバに供給する。メインワード線MW0、MW1がアクティブ(アクティブロウ)のとき、ワードドライブ線VMID0、VMID1は、読み出し回路用電圧をワードドライバに供給する。ワード線MW0、MW1がインアクティブのとき、ワードドライブ線VMID0、VMID1はメモリセルが活性化しないレベル即ちグランドレベルにされる。
Pチャネルトランジスタ130とNチャネルトランジスタ240、250とは、メインワード線MW0とサブワード線XP0に応答してワード線W00を駆動するワードドライバとして機能する。Pチャネルトランジスタ140とNチャネルトランジスタ260、270とは、メインワード線MW0とサブワード線XP1に応答してワード線W01を駆動するワードドライバとして機能する。
Pチャネルトランジスタ131とNチャネルトランジスタ241、251とは、メインワード線MW1とサブワード線XP0に応答してワード線W10を駆動するワードドライバとして機能する。Pチャネルトランジスタ141とNチャネルトランジスタ261、271とは、メインワード線MW1とサブワード線XP1に応答してワード線W11を駆動するワードドライバとして機能する。
これらのワードドライバは、ワードドライブ線VMIDから供給される電圧をサブワード線XPの信号に応答してスイッチングし、ワード線Wに供給する。即ち、選択される(アクティブになる)メインワード線MWと、選択される(アクティブになる)サブワード線XPの交点にあるワードドライバが選択され、ワード線Wがアクティブになる。したがって、ロウアドレスがデコードされることになる。ワード線Wがアクティブになると、ワード線に接続するメモリセルが活性化する。活性化するメモリセルのうち、カラムアドレスで選択される1個のメモリセルのデータが出力バス18に出力される。図2では、メインワード線MW0、MW1とサブワード線XP0、XP1からワード線W00、W01、W10、W11がデコードされて活性化されることになる。
図4を参照して、回路の動作を説明する。図4(a)にはフラッシュメモリ10に入力されるアドレスの変化が示される。t11付近、t12−t14付近、t15−t16付近でアドレスが変化していることが示されている。図4(b)にはメインワードドライバに供給される電源VWの電圧変化が示される。図4(a)に示されるアドレスADDが変化するときに電源VWの電圧が変化していることが示されている。
図4(d)にはグローバルロウデコーダ22から入力されるメインワード線MW0の信号レベルが示される。メインワード線MW0は、t11からt14まで選択されている(アクティブになっている)ことが示されている。図4(e)にはグローバルロウデコーダ22から入力されるメインワード線MW1の信号レベルが示される。メインワード線MW1は、t14からt16まで選択されている(アクティブになっている)ことが示されている。
図4(f)にはワードドライブ線VMID0の電圧変化が示される。図4(g)にはワードドライブ線VMID1の電圧変化が示される。
図4(h)にはローカルロウデコーダ23から入力されるサブワード線XP0の信号レベルが示される。サブワード線XP0は、t11からt14まで選択されている(アクティブになっている)ことが示されている。図4(i)にはローカルロウデコーダ23から入力されるサブワード線XP1の信号レベルが示される。サブワード線XP1は、t14からt16まで選択されている(アクティブになっている)ことが示されている。
図4(j)にはワードドライバにより駆動されるワード線W00の信号レベルが示される。ワード線W00は、メインワード線MW0とサブワード線XP0の信号に基づいて選択される(アクティブになる)。図4(k)にはワードドライバにより駆動されるワード線W01の信号レベルが示される。ワード線W01は、メインワード線MW0とサブワード線XP1の信号に基づいて選択される(アクティブになる)。図4(l)にはワードドライバにより駆動されるワード線W10の信号レベルが示される。ワード線W10は、メインワード線MW1とサブワード線XP0の信号に基づいて選択される(アクティブになる)。図4(m)にはワードドライバにより駆動されるワード線W11の信号レベルが示される。ワード線W11は、メインワード線MW1とサブワード線XP1の信号に基づいて選択される(アクティブになる)。
時間経過に沿って説明する。時刻t11にアドレスADDが安定すると、メインワード線MW0が選択され、アクティブになる。このとき、メインワードドライバに供給される電源VWの電圧は、読み出し用電圧レベル(例えば6ボルト)になっている。メインワード線MW0がアクティブになると、Nチャネルトランジスタ210はON状態、Nチャネルトランジスタ220はOFF状態になる。Nチャネルトランジスタ210がON状態になるとPチャネルトランジスタ120のゲート電圧が低下し、Pチャネルトランジスタ120はON状態になる。したがってNチャネルトランジスタ220のドレイン、Pチャネルトランジスタ120のドレインの接点の電位であるワードドライブ線VMID0の電圧は、図4(f)に示されるように上昇する。また、Pチャネルトランジスタ110のゲート電位も上昇するためPチャネルトランジスタ110はオフ状態になり、このレベルシフト回路は安定する。
一方、図4(h)に示されるように、時刻t11からサブワード線XP0が選択されるため(アクティブ)、Pチャネルトランジスタ130はオン状態、Nチャネルトランジスタ240はオフ状態となる。Nチャネルトランジスタ250はメインワード線MW0が選択されているためオフ状態である。したがって、ワード線W00の電圧は、図4(j)に示されるように、VMID0の電圧まで上昇する。
このとき、サブワード線XP1は選択されていないため、Pチャネルトランジスタ140はオフ状態、Nチャネルトランジスタ260はオン状態となるため、ワード線W01は、グランド電位から変化しない。また、メインワード線MW1は選択されず、高い電圧レベルにあるためNチャネルトランジスタ221、251、271はオン状態になる。Nチャネルトランジスタ221がオン状態であるため、ワードドライブ線VMID1は、グランド電位となる。さらに、Nチャネルトランジスタ251、271がオン状態であるため、サブワード線XP1が選択されてもワード線W10、W11はグランド電位から変化しない。
時刻t12からt14にかけて、アドレス信号が変化すると、ATD(Address Transition Detector:アドレス遷移検出)回路がその変化を検知し、制御回路15に通知する。制御回路15は、電源切換回路21に対して、電源VWの電圧を読み出し用電圧レベルからVcc電圧レベルまで引き下げることを指示する。これは、素子の面積を削減するために、ある電圧以下でなければレベルシフトできないところまでPチャネルトランジスタ/Nチャネルトランジスタのレシオを調整している結果である。したがって、メインワード線信号のVcc電圧レベルまで、Nチャネルトランジスタ220、221のドレインの電位即ちワードドライブ線VMID0、VMID1の電圧がNチャネルトランジスタ220、221によって駆動できるレベルに低下させてからNチャネルトランジスタ220、221を駆動する。即ち、時刻t14からメインワード線MW0をハイレベルとしてNチャネルトランジスタ220を駆動する。
図4(f)の実線で示されるように、時刻t14にはある一定電圧まで下がる。メインワード線MW0が非選択状態(インアクティブ)になると、Nチャネルトランジスタ220はオン状態となるため、ワードドライブ線VMID0をディスチャージしてグランド電位にする。ワードドライブ線VMID0がグランド電位になるとPチャネルトランジスタ110がオン状態になり、ドレインの電位が高くなる。Pチャネルトランジスタ110のドレイン電位即ちPチャネルトランジスタ120のゲート電位が高くなると、Pチャネルトランジスタ120はオフ状態になって、このレベルシフト回路は安定する。
時刻t14にメインワード線MW1とサブワード線XP1とが選択され、電位が低くなると、上記ワード線W00の場合と同様にワード線W11が選択状態(アクティブ)になる。
このようにして、アドレスで指定されるメモリセルに接続されるワード線が選択され、メモリセルに記憶されているデータが読み出される。即ち、簡便な回路構成によりワード線選択が可能となる。
レベルシフト回路に供給される電源VWをVccレベルの電圧にする時間は、外部アドレス遷移が短い時間間隔で発生した場合を考慮して決められる。即ち、レベルシフト回路に供給される電源VWがNチャネルトランジスタ220、221によって駆動できるようになる一定電圧以下になるまでの時間が確保される。このリセット時間に余裕がないと信号のスキューなどにより、図4の破線に示されるように動作する可能性がある。
時刻t12までは、上記のように動作する。時刻t13にメインワード線MW0が非選択状態(インアクティブ)になるとする。この時刻t13は、Nチャネルトランジスタ220がメインワード線MW0のVccレベルの電圧でゲートが制御されてドライブするにはワードドライブ線VMID0の電圧がまだ高い時期である。即ち、ワードドライブ線VMID0の電圧が十分に下がる前にメインワード線MW0が非選択状態(インアクティブ)になるときである。このとき、Nチャネルトランジスタ220は、オン状態となり、ワードドライブ線VMID0をディスチャージしてリセット状態にしようとする。しかし、Pチャネルトランジスタ120はまだオン状態で、ワードドライブ線VMID0をチャージしているため、Pチャネルトランジスタ110が完全なオン状態になるまでPチャネルトランジスタ110の電位即ちワードドライブ線VMID0の電位が下がらない。Pチャネルトランジスタ110が完全なオン状態にならず、Pチャネルトランジスタ120のゲート電位が上がらないため、Pチャネルトランジスタ120は完全なオフ状態にならない。即ち、レベルシフト回路はここで平衡状態になってしまう。したがって、ワードドライブ線VMID0は、図4(f)破線に示されるように、中間電位のまま保持される。
このとき、図4(i)に示されるように、他のサブワード線XP1が選択状態になると、Pチャネルトランジスタ140とNチャネルトランジスタ270のゲートにも低い電圧が印加する。Pチャネルトランジスタ140はオン状態、Nチャネルトランジスタ260はオフ状態になる。そのため、図4(k)破線で示されるように、Pチャネルトランジスタ140の介してワードドライブ線VMID0の電圧がワード線W01に現れる。このワード線W01によって、本来選択されるべきではないメモリセルが活性化し、その保持されている情報を出力することになる。したがって、誤読み出しとなる可能性がある。
このように、回路のサイズを縮小すると、動作不良を起こす可能性があり、上記で説明した各接点電位のリセット時間を考慮してアドレス入力スキューに制限を加える必要が生じる。
レベルシフト回路に供給される電源VWをVccレベルの電圧にする時間は、外部アドレス遷移が短い時間間隔で発生した場合を考慮して決められる。即ち、レベルシフト回路に供給される電源VWがNチャネルトランジスタ220、221によって駆動できるようになる一定電圧以下になるまでの時間が確保される。したがって、このリセット時間を短縮することができれば、より短時間でアクセス可能となるが、上記で説明したように、単に時間を短くするだけでは動作不良を引き起こしかねない。したがって、さらに時間短縮のためにリセット回路を追加する例を示す。
図3は、グローバルロウデコーダ22から出力されるメインワード線MWと、ローカルロウデコーダ23から出力されるサブワード線XPとによりワード線Wが選択されるデコーダ部分の回路である。ここでは、メインワード線2本、サブワード線2本について図示している。図2と比較すると、Nチャネルトランジスタ220、221に並列に信号TRSTにより制御されるNチャネルトランジスタ230、231が挿入されている。
図2の説明と重複するが、以下に構成を説明する。メインワード線MWnに対応する回路は、Pチャネルトランジスタ11n、12n、13n、14nと、Nチャネルトランジスタ21n、22n、23n、24n、25n、26n、27nとを備える。即ち、メインワード線MW0に対応する回路は、Pチャネルトランジスタ110、120、130、140と、Nチャネルトランジスタ210、220、230、240、250、260、270とを備え、メインワード線MW1に対応する回路は、Pチャネルトランジスタ111、121、131、141と、Nチャネルトランジスタ211、221、231、241、251、261、271とを備える。
メインワード線MW0は、Nチャネルトランジスタ210のソースと、Nチャネルトランジスタ220、250、270のゲートに接続される。Nチャネルトランジスタ210のゲートは電源VCに接続され、Nチャネルトランジスタ210のドレインはPチャネルトランジスタ110のドレインとPチャネルトランジスタ120のゲートに接続される。Nチャネルトランジスタ220のソースは接地され、ドレインはPチャネルトランジスタ120のドレインに接続される。また、Nチャネルトランジスタ220に並列にNチャネルトランジスタ230が接続される。即ち、Nチャネルトランジスタ220、230のソース同志、ドレイン同志が接続される。Nチャネルトランジスタ230のゲートは、信号TRSTにより制御される。Pチャネルトランジスタ110のドレインはPチャネルトランジスタ120のゲートに、Pチャネルトランジスタ120のドレインはPチャネルトランジスタ110のゲートに接続される。Pチャネルトランジスタ110、120のソースは電源VWに接続される。Pチャネルトランジスタ120のドレインは、Pチャネルトランジスタ130、140のソースに接続される。このノードをワードドライブ線VMID0とする。
サブワード線XP0は、Pチャネルトランジスタ130とNチャネルトランジスタ240のゲートに接続される。Pチャネルトランジスタ130のドレインとNチャネルトランジスタ240、250のドレインは接続され、ワード線W00としてメモリセルに接続される。Nチャネルトランジスタ240、250のソースは接地される。サブワード線XP1は、Pチャネルトランジスタ140とNチャネルトランジスタ260のゲートに接続される。Pチャネルトランジスタ140のドレインとNチャネルトランジスタ260、270のドレインは接続され、ワード線W01としてメモリセルに接続される。Nチャネルトランジスタ260、270のソースは接地される。
同様に、メインワード線MW1は、Nチャネルトランジスタ211のソースと、Nチャネルトランジスタ221、251、271のゲートに接続される。Nチャネルトランジスタ211のゲートは電源VCに接続され、Nチャネルトランジスタ211のドレインはPチャネルトランジスタ111のドレインとPチャネルトランジスタ121のゲートに接続される。Nチャネルトランジスタ221のソースは接地され、ドレインはPチャネルトランジスタ121のドレインに接続される。また、Nチャネルトランジスタ221に並列にNチャネルトランジスタ231が接続される。即ち、Nチャネルトランジスタ221、231のソース同志、ドレイン同志が接続される。Nチャネルトランジスタ231のゲートは、信号TRSTにより制御される。Pチャネルトランジスタ111のドレインはPチャネルトランジスタ121のゲートに、Pチャネルトランジスタ121のドレインはPチャネルトランジスタ111のゲートに接続される。Pチャネルトランジスタ111、121のソースは電源VWに接続される。Pチャネルトランジスタ121のドレインは、Pチャネルトランジスタ131、141のソースに接続される。このノードをワードドライブ線VMID1とする。
サブワード線XP0は、Pチャネルトランジスタ131とNチャネルトランジスタ241のゲートに接続される。Pチャネルトランジスタ131のドレインとNチャネルトランジスタ241、251のドレインは接続され、ワード線W10としてメモリセルに接続される。Nチャネルトランジスタ241、251のソースは接地される。サブワード線XP1は、Pチャネルトランジスタ141とNチャネルトランジスタ261のゲートに接続される。Pチャネルトランジスタ141のドレインとNチャネルトランジスタ261、271のドレインは接続され、ワード線W11としてメモリセルに接続される。Nチャネルトランジスタ261、271のソースは接地される。
Pチャネルトランジスタ110、120とNチャネルトランジスタ210、220、230とは、メインワード線MW0に応答するメインワードドライバとして機能するレベルシフト回路である。Pチャネルトランジスタ111、121とNチャネルトランジスタ211、221とは、メインワード線MW1に応答するメインワードドライバとして機能するレベルシフト回路である。即ち、VCCレベル信号(例えば、0〜3.3ボルトの信号)であるメインワード線MW0、MW1をメモリセルの読み出し回路用の信号レベル(例えば0〜6ボルトの信号)にレベル変換し、ワードドライバに供給する。メインワード線MW0、MW1がアクティブ(アクティブロウ)のとき、ワードドライブ線VMID0、VMID1は、読み出し回路用電圧をワードドライバに供給する。ワード線MW0、MW1がインアクティブのとき、ワードドライブ線VMID0、VMID1はメモリセルが活性化しないレベル即ちグランドレベルにされる。
Pチャネルトランジスタ130とNチャネルトランジスタ240、250とは、メインワード線MW0とサブワード線XP0に応答してワード線W00を駆動するワードドライバとして機能する。Pチャネルトランジスタ140とNチャネルトランジスタ260、270とは、メインワード線MW0とサブワード線XP1に応答してワード線W01を駆動するワードドライバとして機能する。Pチャネルトランジスタ131とNチャネルトランジスタ241、251とは、メインワード線MW1とサブワード線XP0に応答してワード線W10を駆動するワードドライバとして機能する。Pチャネルトランジスタ141とNチャネルトランジスタ261、271とは、メインワード線MW1とサブワード線XP1に応答してワード線W11を駆動するワードドライバとして機能する。
これらのワードドライバは、ワードドライブ線VMIDから供給される電圧をサブワード線XPの信号に応答してスイッチングし、ワード線Wに供給する。即ち、選択される(アクティブになる)メインワード線MWと、選択される(アクティブになる)サブワード線XPの交点にあるワードドライバが選択され、ワード線Wがアクティブになる。したがって、ロウアドレスがデコードされることになる。ワード線Wがアクティブになると、ワード線に接続するメモリセルが活性化する。活性化するメモリセルのうち、カラムアドレスで選択される1個のメモリセルのデータが出力バス18に出力される。図2では、メインワード線MW0、MW1とサブワード線XP0、XP1からワード線W00、W01、W10、W11がデコードされて活性化されることになる。
図5を参照して、回路の動作を説明する。図5(a)にはフラッシュメモリ10に入力されるアドレスの変化が示される。t21付近、t22−t24付近、t25−t26付近でアドレスが変化していることが示されている。図5(b)にはメインワードドライバに供給される電源VWの電圧変化が示される。図5(a)に示されるアドレスADDが変化するときに電源VWの電圧が変化していることが示されている。図5(c)にはワードドライブ線VMIDのリセット用信号TRSTが示される。信号TRSTも電源VWと同様に、アドレスADDが変化するときに電源VWの電圧が変化していることが示されている。したがって、信号TRSTは、アドレスの遷移のたびにワードドライブ線VMID0、VMID1の電圧をリセットさせることになる。信号TRSTは、アドレスの遷移に限らず、例えばチップイネーブル信号がイネーブルになったとき、または、電源投入時のパワーオンリセットに同期して、アクティブになる信号であってもよい。
図5(d)にはグローバルロウデコーダ22から入力されるメインワード線MW0の信号レベルが示される。メインワード線MW0は、t21からt22まで選択されている(アクティブになっている)ことが示されている。図5(e)にはグローバルロウデコーダ22から入力されるメインワード線MW1の信号レベルが示される。メインワード線MW1は、t24からt25まで選択されている(アクティブになっている)ことが示されている。
図5(f)にはワードドライブ線VMID0の電圧変化が示される。図5(g)にはワードドライブ線VMID1の電圧変化が示される。
図5(h)にはローカルロウデコーダ23から入力されるサブワード線XP0の信号レベルが示される。サブワード線XP0は、t21からt22まで選択されている(アクティブになっている)ことが示されている。図5(i)にはローカルロウデコーダ23から入力されるサブワード線XP1の信号レベルが示される。サブワード線XP1は、t24からt25まで選択されている(アクティブになっている)ことが示されている。
図5(j)にはワードドライバにより駆動されるワード線W00の信号レベルが示される。ワード線W00は、メインワード線MW0とサブワード線XP0の信号に基づいて選択される(アクティブになる)。図5(k)にはワードドライバにより駆動されるワード線W01の信号レベルが示される。ワード線W01は、メインワード線MW0とサブワード線XP1の信号に基づいて選択される(アクティブになる)。図5(l)にはワードドライバにより駆動されるワード線W10の信号レベルが示される。ワード線W10は、メインワード線MW1とサブワード線XP0の信号に基づいて選択される(アクティブになる)。図5(m)にはワードドライバにより駆動されるワード線W11の信号レベルが示される。ワード線W11は、メインワード線MW1とサブワード線XP1の信号に基づいて選択される(アクティブになる)。
時間経過に沿って説明する。時刻t21にアドレスADDが安定すると、信号TRSTはインアクティブになり、Nチャネルトランジスタ230、231をオフ状態にする。また、メインワード線MW0が選択され、アクティブになる。このとき、メインワードドライバに供給される電源VWの電圧は、読み出し用電圧レベル(例えば6ボルト)になっている。メインワード線MW0がアクティブになると、Nチャネルトランジスタ210はON状態、Nチャネルトランジスタ220はOFF状態になる。Nチャネルトランジスタ210がON状態になるとPチャネルトランジスタ120のゲート電圧が低下し、Pチャネルトランジスタ120はON状態になる。したがってNチャネルトランジスタ220のドレイン、Pチャネルトランジスタ120のドレインの接点の電位であるワードドライブ線VMID0の電圧は、図5(f)に示されるように上昇する。また、Pチャネルトランジスタ110のゲート電位も上昇するためPチャネルトランジスタ110はオフ状態になり、このレベルシフト回路は安定する。
一方、時刻t21からサブワード線XP0が選択されるため(アクティブ)、Pチャネルトランジスタ130はオン状態、Nチャネルトランジスタ240はオフ状態となる。Nチャネルトランジスタ250はメインワード線MW0が選択されているためオフ状態である。したがって、ワード線W00の電圧は、VMID0の電圧まで上昇する。
このとき、サブワード線XP1は選択されていないため、Pチャネルトランジスタ140はオフ状態、Nチャネルトランジスタ260はオン状態となるため、ワード線W01は、グランド電位から変化しない。また、メインワード線MW1は選択されず、高い電圧レベルにあるためNチャネルトランジスタ221、251、271はオン状態になる。Nチャネルトランジスタ221がオン状態であるため、ワードドライブ線VMID1は、グランド電位となる。さらに、Nチャネルトランジスタ251、271がオン状態であるため、サブワード線XP1が選択されてもワード線W10、W11はグランド電位から変化しない。
時刻t22からt24にかけて、アドレス信号が変化すると、ATD(Address Transition Detector:アドレス遷移検出)回路がその変化を検知し、制御回路15に通知する。制御回路15は、電源切換回路21に対して、電源VWの電圧を読み出し用電圧レベルからVcc電圧レベルまで引き下げることを指示する。同時に信号TRSTをアクティブにして、Nチャネルトランジスタ230、231をオン状態にしてワードドライブ線VMID0、VMID1の電圧をリセットする。
図5(f)に示されるように、時刻t24にはワードドライブ線VMID0はリセットされ、ほぼグランド電位になっている。メインワード線MW0が非選択状態(インアクティブ)になると、Nチャネルトランジスタ220はオン状態となり、ワードドライブ線VMID0を確実にグランド電位にする。ワードドライブ線VMID0がグランド電位になるとPチャネルトランジスタ110がオン状態になり、ドレインの電位が高くなる。Pチャネルトランジスタ110のドレイン電位即ちPチャネルトランジスタ120のゲート電位が高くなると、Pチャネルトランジスタ120はオフ状態になって、このレベルシフト回路は安定する。
時刻t24にメインワード線MW1とサブワード線XP1とが選択され、電位が低くなると、上記ワード線W00の場合と同様にワード線W11が選択状態(アクティブ)になる。
このようにして、アドレスで指定されるメモリセルに接続されるワード線が選択され、メモリセルに記憶されているデータが読み出される。即ち、簡便な回路構成によりワード線選択が可能となる。
ここで、Nチャネルトランジスタ230、231は、Nチャネルトランジスタ220、221付近に配置する必要はなく、自由に配置できる。そのため、強力な駆動力を与えることも可能である。また、信号TRSTは、電源VWと逆相の信号であり、プリデコード回路と同じタイミングで制御され、信号レベルも同じである。レベルシフト回路の電源VWを制御する必要もなく、図5(b)破線に示されるように、レベルシフト回路の電源VWは一定であってもよい。
このように、階層化デコード機能を有するXデコーダにおいて、Xデコーダ内のレベルシフト回路を強制リセットするための高電圧駆動ディスチャージ用Nチャネルトランジスタを備えることにより、高速読み出し、スキュー制限緩和が可能となる。
即ち、必要最小限のリセットパルスでデコード回路を初期化することができ、高速アクセス化とスキュー制限の緩和が可能となる。また、追加トランジスタ・制御線がそれぞれ1つで済むため、面積増加も抑制される。
10 フラッシュメモリ
12 アドレスバッファ部
13 入出力バッファ部
14 昇圧回路
15 制御回路
16 プレート
18 出力バス
21 電源交換部
22 グローバルロウデコーダ部
23 ローカルロウデコーダ部
24 カラムデコーダ部
26 センスアンプ部
28 リファレンスセル部
30 セクタ
12 アドレスバッファ部
13 入出力バッファ部
14 昇圧回路
15 制御回路
16 プレート
18 出力バス
21 電源交換部
22 グローバルロウデコーダ部
23 ローカルロウデコーダ部
24 カラムデコーダ部
26 センスアンプ部
28 リファレンスセル部
30 セクタ
Claims (11)
- 第1電源電圧で駆動され、第1選択線により入力されるメインワード信号の信号レベルを変換し、前記変換された前記メインワード信号をワードドライブ線に出力する第1ドライブ回路と、
第2電源電圧で駆動され、第2選択線により入力されるサブワード信号に基づいて、前記ワードドライブ線の電圧を選択されるべきメモリセルに出力して活性化させる第2ドライブ回路と
を具備し、
外部アドレス信号が遷移するときに前記ワードドライブ線の電圧をリセットする手段を有する半導体記憶装置。 - 前記第1ドライブ回路は前記メインワード信号の信号レベルを変換して前記ワードドライブ線に出力するレベルシフト回路を備え、
前記第2ドライブ回路は前記ワードドライブ線の電圧と接地電圧とを切り替えて前記メモリセルに供給する選択スイッチ回路を備える
請求項1に記載の半導体記憶装置。 - 前記第1ドライブ回路は、スイッチ回路を備え、
前記スイッチ回路は、前記第2電源電圧で駆動される制御信号に応答して前記ワードドライブ線の電圧をリセットする
請求項1または請求項2に記載の半導体記憶装置。 - 前記制御信号は、前記メインワード信号と前記サブワード信号が活性化する前の所定の期間に活性化する
請求項3に記載の半導体記憶装置。 - 前記レベルシフト回路は、前記第1選択線をソースに接続される第1Nチャネルトランジスタと、
前記第1選択線をゲートに接続される第2Nチャネルトランジスタと、
前記第1Nチャネルトランジスタのドレインをドレインに接続される第1Pチャネルトランジスタと、
前記第2Nチャネルトランジスタのドレインをドレインに接続される第2Pチャネルトランジスタと
を備え、
前記第1Nチャネルトランジスタのゲートは、第1選択線が活性化するときに第1Nチャネルトランジスタが活性化するように接続され、
前記第2Nチャネルトランジスタのソースは、接地され、
前記第1Pチャネルトランジスタのゲートは、前記第2Nチャネルトランジスタと前記第2Pチャネルトランジスタのドレインに接続され、
前記第2Pチャネルトランジスタのゲートは、前記第1Nチャネルトランジスタと前記第1Pチャネルトランジスタのドレインに接続され、
前記第1Pチャネルトランジスタのソースと前記第2Pチャネルトランジスタのソースとは、接続されて第3電源電圧が印加され、
前記ワードドライブ線は、前記第2Nチャネルトランジスタと前記第2Pチャネルトランジスタのドレインに接続される
請求項3または請求項4に記載の半導体記憶装置。 - 前記スイッチ回路は、ドレインが前記ワードドライブ線に接続され、ソースが接地され、ゲートに前記制御信号が入力される第3Nチャネルトランジスタを含み、
前記第3Nチャネルトランジスタは、前記制御信号に応答して活性化し、前記ワードドライブ線の電圧をリセットする
請求項3から請求項5のいずれかに記載の半導体記憶装置。 - 前記第1Nチャネルトランジスタのゲートは、前記第1電源電圧に接続されて、前記第1選択線の入力信号をクランプする
請求項5または請求項6に記載の半導体記憶装置。 - 前記第2ドライブ回路は、
前記第2選択線にゲートが接続され、前記ワードドライブ線にソースが接続される第3Pチャネルトランジスタと、
前記第2選択線にゲートが接続され、ドレインが前記第3Pチャネルトランジスタのドレインに接続され、ソースが接地される第4Nチャネルトランジスタと、
前記第1選択線にゲートが接続され、ドレインが第4Nチャネルトランジスタのドレインに接続され、ソースが接地される第5Nチャネルトランジスタと
を備え、
第2選択線により入力されるサブワード信号に基づいて、前記第3Pチャネルトランジスタのドレインと、前記第4Nチャネルトランジスタのドレインとが接続されるノードから前記ワードドライブ線の電圧を選択されるべきメモリセルに出力する
請求項1から請求項7のいずれかに記載の半導体記憶装置。 - 第1の電圧範囲の振幅を有する入力信号を第2の電圧範囲の振幅を有するワードドライブ信号に変換して出力するレベルシフタ回路と、
前記レベルシフタ回路の出力に電気的に接続され、前記第2の電圧範囲の振幅を有するリセット信号で制御されるリセット回路と
を備えることを特徴とする半導体記憶装置。 - 第1Pチャネルトランジスタと第1Nチャネルトランジスタとを備えて第1電圧と第2電圧とをワードドライブ線に出力するワードドライブ回路と、
前記第1Pチャネルトランジスタのゲートと前記第1Nチャネルトランジスタのゲートとの間に接続され、第3電圧が入力される第1制御回路と、
前記ワードドライブ回路の出力に応答して前記第1Pチャネルトランジスタのゲートを制御する第2制御回路と
を具備し、
前記ワードドライブ線はサブワード信号が入力される複数のサブワードドライブ回路に入力されることを特徴とする半導体記憶装置。 - 前記サブワードドライブ回路は、
第2Pチャネルトランジスタと、
第2Nチャネルトランジスタと、
第3Nチャネルトランジスタとを備え、
前記第2Pチャネルトランジスタは、ソースを前記ワードドライブ線に接続され、ゲートに前記サブワード信号が入力され、ドレインをワード線に接続され、
前記第2Nチャネルトランジスタは、ソースが接地され、ゲートに前記サブワード信号が入力され、ドレインを前記ワード線に接続され、
前記第3Nチャネルトランジスタは、ソースが接地され、ゲートに前記メインワード信号が入力され、ドレインを前記ワード線に接続される
請求項10に記載の半導体記憶装置。
Priority Applications (3)
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