IT201800000555A1

IT201800000555A1 - Architettura di decodifica di riga per un dispositivo di memoria non volatile a cambiamento di fase e relativo metodo di decodifica di riga

Info

Publication number: IT201800000555A1
Application number: IT201800000555A
Authority: IT
Inventors: Antonino Conte
Original assignee: St Microelectronics Srl
Priority date: 2018-01-04
Filing date: 2018-01-04
Publication date: 2019-07-04
Also published as: CN209312440U; US20190206488A1; US10593400B2; CN110033802A; CN110033802B

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo:

“ARCHITETTURA DI DECODIFICA DI RIGA PER UN DISPOSITIVO DI MEMORIA NON VOLATILE A CAMBIAMENTO DI FASE E RELATIVO METODO DI DECODIFICA DI RIGA”

La presente soluzione è relativa ad un’architettura di decodifica di riga per un dispositivo di memoria non volatile, in particolare del tipo a cambiamento di fase, e ad un relativo metodo di decodifica di riga.

Come noto, nelle memorie non volatili del tipo a cambiamento di fase (cosiddette PCM o ePCM, “embedded Phase Change Memory”) la memorizzazione di informazioni avviene sfruttando materiali a cambiamento di fase, aventi la proprietà di poter commutare fra fasi aventi resistività di valore notevolmente differente. In particolare, tali materiali possono commutare fra una fase amorfa, ad alta resistività, ed una fase cristallina o policristallina, a bassa resistività. Di conseguenza, in una cella di memoria a cambiamento di fase è possibile associare un diverso valore di un dato memorizzato nella cella a una rispettiva fase, amorfa o cristallina, e ad una corrispondente resistività, di un relativo elemento di memoria a cambiamento di fase.

Ad esempio, è possibile utilizzare, come elementi di memoria a cambiamento di fase, elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici; una lega composta da Germanio (Ge), Antimonio (Sb) e Tellurio (Te), nota come GST (avente composizione chimica Ge2Sb2Te5) trova attualmente largo utilizzo in tali elementi di memoria.

La commutazione di fase in un elemento di memoria può essere ottenuta aumentando localmente la temperatura della regione di materiale a cambiamento di fase, ad esempio mediante il passaggio di una corrente elettrica di programmazione attraverso elettrodi resistivi (generalmente noti come riscaldatori) disposti a contatto con la regione di materiale a cambiamento di fase. Tale corrente elettrica, per effetto Joule, genera il profilo di temperatura richiesto per il cambiamento di fase.

In particolare, quando il materiale a cambiamento di fase si trova nello stato amorfo, ad alta resistività (cosiddetto stato di “RESET”), è richiesta l’applicazione di un primo impulso di corrente (cosiddetto impulso di “SET”) di durata ed ampiezza tali da consentire al materiale di raffreddarsi lentamente. Sottoposto a questo trattamento, il materiale a cambiamento di fase cambia il suo stato e commuta dallo stato di alta resistività ad uno stato cristallino di bassa resistività (cosiddetto stato di “SET”). Viceversa, quando il materiale a cambiamento di fase si trova nello stato di SET, è richiesta l’applicazione di un secondo impulso di corrente (impulso di “RESET”) di elevata ampiezza e breve durata, in modo da far sì che il materiale ritorni nello stato amorfo ad elevata resistività.

La lettura del dato immagazzinato in una cella di memoria può essere effettuata applicando all’elemento di memoria di materiale a cambiamento di fase una tensione sufficientemente ridotta da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella di memoria. Dato che la corrente è proporzionale alla conduttività del materiale a cambiamento di fase, è possibile determinare in quale fase si trovi il materiale, e quindi risalire al dato memorizzato nella cella di memoria.

In particolare, è nota un’architettura di lettura per dispositivi di memoria PCM di tipo differenziale, in cui vengono associate due celle di memoria di stato opposto per ogni bit di una parola (word) da leggere (composta, in modo noto, da un numero opportuno di bit). Ad esempio, un bit ha valore “1” se una prima cella di memoria (cosiddetta “diretta”) ed una seconda cella di memoria (cosiddetta “complementare”) associate al bit sono rispettivamente nello stato di SET e nello stato di RESET, ed ha valore “0” se la prima e la seconda cella di memoria sono rispettivamente nello stato di RESET e nello stato di SET. Le architetture di lettura di tipo differenziale offrono vantaggi in termini di affidabilità, in quanto il dato è memorizzato in modo ridondante, ed inoltre non richiedono la generazione di una corrente di riferimento, in quanto la lettura viene effettuata semplicemente confrontando le rispettive correnti che fluiscono nelle celle associate allo stesso bit.

In modo noto, le celle di memoria sono organizzate in una matrice di memoria, disposte in righe formate da linee di parola (“Word Line”, WL) e colonne formate da linee di bit (“Bit Line”, BL).

Come mostrato schematicamente in Figura 1, ciascuna cella di memoria 2 comprende un elemento a cambiamento di fase 2a ed un elemento selettore (“selector”) 2b, ad esempio un transistore MOSFET o (come illustrato in figura) un transistore BJT, collegato elettricamente al riscaldatore associato all’elemento a cambiamento di fase 2a (qui non illustrato), in modo da consentire selettivamente il passaggio di una corrente elettrica di programmazione o di lettura.

Nel caso di elementi selettori di tipo BJT, l’elemento a cambiamento di fase 2a è accoppiato tra il terminale di emettitore del transistore BJT, nell’esempio di tipo pnp, del rispettivo elemento selettore 2b ed una rispettiva bit line BL; inoltre, il terminale di base dell’elemento selettore 2b è accoppiato elettricamente ad una rispettiva word line WL. I terminali di base degli elementi selettori 2b delle celle di memoria 2 di una stessa riga sono accoppiati ad una stessa word line WL e gli elementi a cambiamento di fase 2a delle celle di memoria 2 di una stessa colonna sono accoppiati ad una stessa bit line BL. I terminali di collettore dei transistori BJT degli elementi selettore 2b sono posti ad una tensione di riferimento, ad esempio alla tensione di riferimento di massa GND.

L’utilizzo di elementi selettore 2b di tipo BJT, a cui la presente trattazione farà specifico riferimento, offre alcuni vantaggi rispetto alla tecnologia MOSFET, quali ad esempio una riduzione dell’area complessiva occupata dalle celle di memoria 2 ed una risultante maggiore densità di integrazione del dispositivo di memoria.

Tuttavia, l’impiego di elementi selettori di tipo BJT richiede, rispetto all’utilizzo di transistori MOSFET, una opportuna considerazione delle correnti di base dei rispettivi transistori BJT, che scorrono lungo le word line WL e possono determinare cadute di tensione indesiderate lungo le stesse word line WL.

La Figura 2 mostra, a questo riguardo, una matrice di memoria 3 di un dispositivo di memoria 1, del tipo a cambiamento di fase, le cui celle di memoria 2 sono accoppiate a rispettive word line WL (allineate in righe) e rispettive bit line BL (allineate in colonne). Gli elementi a cambiamento di fase 2a delle celle di memoria 2 sono qui schematizzati da rispettivi elementi resistori.

In particolare, la Figura 2 mostra le resistenze parassite (o di linea) associate alle bit line BL, indicate con RBL, ed alle word line WL, indicate con RWL; vengono inoltre indicate le resistenze parassite di base dei transistori BJT degli elementi selettori 2b delle celle di memoria 2, indicate con RB.

Nella soluzione illustrata in Figura 2, i terminali di base degli elementi selettori 2b di una stessa riga sono accoppiati ad una stessa linea di metallizzazione, che viene contattata ad intervalli regolari, nell’esempio ogni quattro celle di memoria 2, da una rispettiva word line WL (in maniera che sarà evidente ad un tecnico del settore, le word line WL sono disposte ad un livello di metallizzazione più elevato rispetto alle linee di metallizzazione di base, nel layout della matrice di memoria 3).

Il dispositivo di memoria 1 comprende inoltre, come illustrato schematicamente, un decodificatore di riga 4 ed un decodificatore di colonna 5, configurati per indirizzare e polarizzare in maniera opportuna le word line WL e, rispettivamente, le bit line BL di volta in volta selezionate per le operazioni di memorizzazione (di programmazione e lettura).

In particolare, durante le operazioni di programmazione (o modifica) e di lettura, una word line WL, indirizzata e selezionata, viene tipicamente polarizzata alla tensione di riferimento di massa GND (nell’esempio, i transistori BJT sono di tipo pnp); quando non selezionata, la stessa word line WL viene invece polarizzata ad una tensione positiva, di valore opportuno.

Lungo una word line WL selezionata, circola dunque una corrente elettrica (con valore, anche elevato, dipendente dall’operazione di memorizzazione eseguita), che determina una caduta di tensione di linea a causa delle resistenze associate alla stessa word line WL (costituite dall’insieme delle resistenze parassite di linea RWL e di base RBL). Le condizioni di polarizzazione delle celle di memoria 2 vengono così a variare lungo una stessa word line WL, in maniera indesiderata, per effetto della caduta di tensione, a seconda della posizione occupata nella matrice di memoria 3.

Per limitare tale inconveniente, è stata proposta una suddivisione della matrice di memoria 3 in porzioni, cosiddette “tile”, ciascuna tile comprendendo un certo numero (ad esempio pari a 256, 512 o 1024) di word line locali e di bit line locali, che costituiscono porzioni di rispettive righe e colonne dell’intera matrice di memoria 3.

Parole selezionate sono in questo caso composte da un certo numero di bit che sono distribuiti su tile differenti, in tal modo limitando il numero di celle di memoria selezionate e, di conseguenza, l’effetto delle cadute di tensione sulle word line, all’interno di ciascuna tile.

Se pur vantaggiosa, tale soluzione richiede tuttavia operazioni di multiplexing in lettura ed operazioni di decodifica di indirizzo di riga che consentano la selezione delle celle di memoria 2 indirizzate nelle varie tile per la ricostruzione della parola di dato. In generale, risulta piuttosto complessa la definizione di un’architettura di decodifica di riga, che consenta di indirizzare le celle di memoria 2 in maniera desiderata ed al contempo non comporti un aggravio significativo in termini della complessità realizzativa e dell’occupazione di area.

In maggiore dettaglio, la Figura 3 mostra una porzione della matrice di memoria 3 del dispositivo di memoria 1, che comprende un gruppo, nell’esempio, cinque tile, affiancate sulla stessa riga; ciascuna tile, indicata con 6, è formata, come indicato in precedenza, da un certo numero di celle di memoria, disposte in word line WL e bit line BL locali (qui non illustrate).

Il decodificatore di riga 4 comprende in questo caso: una unità di decodifica di riga principale 8, associata al gruppo di tile 6, configurata in modo da fornire segnali di decodifica di indirizzo e polarizzazione, sulla base di segnali di indirizzo ricevuti in ingresso; e un numero di unità di decodifica di riga locale 9, una per ciascuna tile 6 del gruppo, accoppiate all’unità di decodifica di riga principale 8. In particolare, le suddette unità di decodifica di riga locale 9 hanno la funzione di selezionare localmente le word line WL, ovvero di portare alla tensione di riferimento di massa GND le stesse word line WL, all’interno della rispettiva tile 6.

Analogamente, il decodificatore di colonna 5 comprende in questo caso una pluralità di unità di decodifica di colonna locale 10, una per ciascuna tile 6, che consentono la selezione e la polarizzazione delle bit line BL locali a cui sono associate le celle di memoria che devono essere lette, ed il loro collegamento a rispettivi amplificatori di lettura (SA - “Sense Amplifier”) 11, configurati per il confronto delle correnti di lettura delle celle di memoria (diretta e complementare) associate a ciascun bit della parola di dato.

Nell’esempio, vengono lette 32 celle di memoria (ovvero 16 bit di dato, vista la natura differenziale della lettura) per ciascuna tile 6, così che sono presenti sedici amplificatori di lettura 11 per ogni tile 6; la lettura risultante è composta da una doppia parola (word), ciascuna word essendo costituita da 32 bit di dato più 7 bit di codice di correzione di errore (ECC) più 1 bit di ridondanza. Quindi, in totale, vengono letti 40+40 bit corrispondenti a 2 word, che corrispondono a 160 celle indirizzate fisicamente nella suddetta ipotesi di lettura differenziale.

Si noti in particolare che il numero di celle di memoria lette all’interno di ogni tile 6 dipende in generale da una massima caduta di tensione sopportabile sulla word line WL; ad esempio, nel caso illustrato, la lettura di 32 celle di memoria può comportare, in un caso reale, una caduta di circa 100 mV sulla word line WL locale della tile 6.

La presente Richiedente ha constatato che soluzioni di decodifica di riga di tipo tradizionale, che prevedano in particolare la presenza di una continuità delle linee di metallizzazione di riga attraverso le varie tile 6 della matrice di memoria 3, per la polarizzazione delle word line WL (ad esempio per portare le stesse word line ala tensione di riferimento di massa GND), non risultano soddisfacenti, in quanto comportano problemi di instradamento, cosiddetto “routing”. Tali problemi risultano particolare rilevanti nel caso in cui il passo, pitch, ovvero la distanza di separazione, tra le varie celle di memoria, sia ridotto (specialmente lungo la direzione delle colonne della matrice di memoria), al fine di ottenere una elevata densità del dispositivo di memoria 1 risultante.

Scopo della presente invenzione è quello di fornire una architettura di decodifica di riga ottimizzata per un dispositivo di memoria non volatile, in particolare del tipo a cambiamento di fase, che consenta di superare gli inconvenienti della tecnica nota.

Secondo la presente invenzione vengono realizzati un dispositivo di memoria non volatile e un relativo metodo di decodifica di riga, come definiti nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la Figura 1 mostra schematicamente una cella di memoria del tipo a cambiamento di fase, di tipo noto;

- la Figura 2 mostra schematicamente una porzione di una matrice di memoria di un dispositivo di memoria non volatile, di tipo noto;

- la Figura 3 mostra una porzione della matrice di memoria del dispositivo di memoria, suddivisa in tile;

- la Figura 4 mostra una porzione più allargata della matrice di memoria, con evidenziato un gruppo di tile, secondo un aspetto della presente soluzione;

- la Figura 5 è uno schema a blocchi di un dispositivo di memoria non volatile, secondo una forma di realizzazione della presente soluzione;

- la Figura 6 è uno schema a blocchi più dettagliato di una porzione del dispositivo di memoria di Figura 5;

- la Figura 7 è uno schema circuitale di blocchi funzionali del dispositivo di memoria;

- la Figura 8 mostra schematicamente una porzione del dispositivo di memoria, con evidenziata una tile selezionata;

- la Figura 9 è uno schema circuitale di un modulo di combinazione logica, per la decodifica di indirizzi di riga nel dispositivo di memoria; e

- la Figura 10 è uno schema a blocchi semplificato di un sistema elettronico incorporante il dispositivo di memoria, secondo un ulteriore aspetto della presente soluzione

La Figura 4 mostra schematicamente una porzione di una matrice di memoria, nuovamente indicata con 3, di un dispositivo di memoria non volatile 1, in particolare del tipo a cambiamento di fase.

In maniera analoga a quanto indicato in precedenza, la matrice di memoria 3 è suddivisa in porzioni, cosiddette tile 6, a loro volta raggruppate a gruppi di tile (ad esempio cinque) disposte su una stessa riga e che vengono sottoposte congiuntamente ad un’operazione di lettura di una parola composta da un certo numero di bit (in Figura 4 viene evidenziato uno solo di tali gruppi di tile 6, a titolo esemplificativo, qui indicato con 6').

Il decodificatore di riga 4 del dispositivo di memoria 1 comprende una unità di decodifica di riga principale 8 per ciascun gruppo di tile 6; ed un numero di unità di decodifica di riga locale 9, una per ciascuna tile 6 che deve essere indirizzata per la ricostruzione della parola, configurate per effettuare localmente la selezione e la polarizzazione delle word line WL, sulla base di segnali di indirizzo decodificati e segnali di polarizzazione ricevuti dalla unità di decodifica di riga principale 8.

In particolare, come evidenziato schematicamente nella Figura 4, ciascuna unità di decodifica di riga locale 9 comprende un primo ed un secondo elemento di decodifica locale 9a, 9b, disposti da parti opposte della rispettiva tile 6 (lungo la direzione delle righe o word line WL), accoppiate, come descritto in dettaglio in seguito, ad un rispettivo gruppo di word line WL, disposte tra loro in configurazione interdigitata.

Ciascun elemento di decodifica locale 9a, 9b è configurato in modo da implementare la polarizzazione di ciascuna delle rispettive word line WL, alternativamente alla tensione di riferimento di massa GND (in stato selezionato per un’operazione di memorizzazione, di lettura o programmazione) o ad una tensione di alimentazione di tile (in stato non selezionato).

Facendo riferimento anche alla Figura 5 (che si riferisce, a titolo esemplificativo, ad un singolo gruppo di tile 6), ciascun elemento di decodifica locale 9a, 9b dell’unità di decodifica di riga locale 9 implementa una rispettiva pluralità di moduli di combinazione logica NAND 12a, 12b ciascuno configurato per pilotare un rispettivo gruppo di word line WL (e le corrispondenti celle di memoria, qui non illustrate) sulla base della combinazione logica NAND di rispettivi segnali di indirizzo decodificati ricevuti in ingresso.

In dettaglio, ciascun modulo di combinazione logica NAND 12a, 12b presenta un numero di uscite, ciascuna collegata ad una rispettiva word line WL della tile 6, a cui è destinata a fornire alternativamente la tensione di riferimento di massa GND (nel caso in cui la word line WL debba essere selezionata), implementando in tal caso una operazione di “pull-down” della rispettiva word line WL, o la tensione di un segnale di alimentazione di tile TILE_SUPPLY (nel caso in cui la stessa word line WL sia in stato non-selezionato), implementando in tal caso una operazione di “pull-up” della rispettiva word line WL.

Nella forma di realizzazione esemplificativa a cui fa riferimento la suddetta Figura 5, i corrispondenti moduli di combinazione logica NAND 12a, 12b del primo e del secondo elemento di decodifica locale 9a, 9b presentano rispettive uscite (nell’esempio in numero pari a otto), collegate a rispettive word line WL, tra loro interdigitate. In particolare, ciascuna word line WL presenta una prima estremità accoppiata ad un’uscita del rispettivo modulo di combinazione logica NAND 12a, 12b ed una seconda estremità, libera, opposta rispetto alla prima estremità.

In dettaglio, e considerando una generica TILE, i moduli di combinazione logica NAND 12a del primo elemento di decodifica locale 9a hanno uscite che pilotano le word line WL<n>, WL<n+2>, WL<n+4>, WL<n+6>, WL<n+8>, WL<n+10>, WL<n+12> e WL<n+14>; ed i moduli di combinazione logica NAND 12b del secondo elemento di decodifica locale 9b hanno uscite che pilotano le word line WL<n+1>, WL<n+3>, WL<n+5>, WL<n+7>, WL<n+9>, WL<n+11>, WL<n+13> e WL<n+15> della rispettiva tile 6 (dove n è un numero intero compreso tra 0 e 31, nella forma di realizzazione esemplificativa in cui si suppone che ciascuna tile 6 comprenda un numero di word line locali pari a 512, con un numero di moduli di combinazione logica NAND 12a, 12b pari a 32).

Ciascun modulo di combinazione logica NAND 12a, 12b presenta un certo numero di ingressi di indirizzo atti a ricevere, dall’unità di decodifica di riga principale 8 segnali di indirizzo decodificati, ed in particolare: primi ingressi atti a ricevere primi segnali di indirizzo decodificati, indicati con MV_PX, nell’esempio in numero pari a otto (in dettaglio, i moduli di combinazione logica NAND 12a del primo elemento di decodifica locale 9a hanno primi ingressi di indirizzo che ricevono i segnali di indirizzo decodificati MV_PX<0>, MV_PX<2>, MV_PX<4>, MV_PX<6>, MV_PX<8>, MV_PX<10>, MV_PX<12> e MV_PX<14>, ovvero MV_PX<14:0:2>; ed i moduli di combinazione logica NAND 12b del secondo elemento di decodifica locale 9b hanno ingressi che ricevono i segnali di indirizzo decodificati MV_PX<1>, MV_PX<3>, MV_PX<5>, MV_PX<7>, MV_PX<9>, MV_PX<11>, MV_PX<13> e MV_PX<15>, ovvero MV_PX<15:1:2>); un secondo ingresso di indirizzo atto a ricevere un secondo segnale di indirizzo decodificato LX_N<j> (con j=0-7); ed un terzo ingresso di indirizzo atto a ricevere un terzo segnale di indirizzo decodificato LY_N<m> (con m=0-7).

Si noti dunque che, nell’esempio realizzativo in cui sono presenti trentadue moduli di combinazione logica NAND 12a, 12b per singola tile 6, ciascun secondo e terzo segnale di indirizzo decodificato LX_N<j>, LY_N<m> è ricevuto in ingresso da quattro rispettivi moduli di combinazione logica NAND 12a, 12b (si sottolinea nuovamente che questa forma di realizzazione è puramente esemplificativa, per agevolare la comprensione della presente soluzione, e non è da intendersi come limitativa).

In maniera che risulterà evidente ad un tecnico del settore, il valore dei segnali di indirizzo decodificati MV_PX, LX_N, LY_N è generato, da parte dell’unità di decodifica di riga principale 8, in funzione di segnali di indirizzo ADD ricevuti in ingresso ed è tale da selezionare di volta in volta una ed una sola word line WL della tile 6 per le operazioni di memorizzazione (di lettura o programmazione), portando la stessa word line WL alla tensione di riferimento di massa GND (eseguendo cioè il pull down della word line locale WL).

Ciascun modulo di combinazione logica NAND 12a, 12b presenta inoltre: un ingresso di alimentazione di tile, atto a ricevere un segnale di alimentazione di tile TILE_SUPPLY, generato come sarà discusso in dettaglio in seguito, relativo alla rispettiva tile 6 (con i=0-4, nell’esempio in cui ciascun gruppo di tile sia formato da un numero di tile 6 pari a cinque); ed un ingresso di pull-up, atto a ricevere un segnale di controllo di polarizzazione P-UP<k> (con k=0-7). Si noti che, nell’esempio realizzativo illustrato, ciascun segnale di controllo di polarizzazione P-UP<k> è, anch’esso, ricevuto in ingresso da quattro moduli di combinazione logica NAND 12a, 12b.

Nella forma di realizzazione illustrata, ciascun modulo di combinazione logica NAND 12a, 12b presenta inoltre: un primo ed un secondo ingresso di cascodamento, atti a ricevere una rispettiva prima e seconda tensione di cascodamento VCASCN, VCASCP, di opportuno valore (come descritto in seguito), comune per tutte le tile 6.

Secondo un aspetto particolare della presente soluzione, e come illustrato schematicamente nella stessa Figura 5, le linee di segnale (linee di metallizzazione) che portano i segnali di indirizzo decodificati MV_PX<15:0>, LX_N<7:0> e LY_N<7:0>, i segnali di controllo di polarizzazione P-UP<7:0> ed i segnali di selezione di tile TILE_SEL<4:0> attraverso le tile 6 del gruppo si estendono orizzontalmente a partire dall’unità di decodifica di riga principale 8, ovvero parallelamente alle righe della matrice di memoria 3 ed alle word line WL delle tile 6, attraverso l’estensione dell’intero gruppo di tile 6 associato all’unità di decodifica di riga principale 8; e, in corrispondenza di ciascuna tile 6, tali linee si estendono verticalmente (ovvero parallelamente alle colonne della matrice di memoria 3 ed alle bit line BL delle tile 6) in modo da raggiungere gli elementi di decodifica locale 9a, 9b della rispettiva unità di decodifica di riga locale 9, disposti da parti opposte della stessa tile 6.

Vantaggiosamente, l’instradamento orizzontale delle suddette linee di segnale può essere implementato nella stessa area del layout del dispositivo di memoria 1 dedicata alle unità di decodifica di colonna locale 10, in un’area distinta rispetto all’area occupata dalle tile 6 e dalle relative celle di memoria, in modo tale da non interferire con la distribuzione delle word line WL all’interno delle stesse tile 6; in particolare, tali linee di segnale possono essere opportunamente realizzate in livelli di metallizzazione superiori dello stack, e non a livelli di metallizzazione inferiore dove sono realizzate le word line WL e dove risulta maggiormente critico il passo (pitch) tra le stesse linee. Inoltre, anche l’instradamento verticale delle stesse linee di segnale, in corrispondenza dei lati opposti delle tile 6, non interferisce con la disposizione delle word line WL.

Il pilotaggio a word line locali WL alterne (in maniera interdigitata) da parte dei moduli di combinazione logica NAND 12a, 12b degli elementi di decodifica locale 9a, 9b contribuisce ad ottimizzare l’occupazione di area e a limitare ulteriormente la possibilità di congestione dei segnali all’interno delle tile 6.

Si noti inoltre che a tutte le tile 6 di uno stesso gruppo di tile vengono forniti, da parte dell’unità di decodifica di riga principale 8, gli stessi segnali di indirizzo decodificati MV_PX<15:0>, LX_N<7:0> e LY_N<7:0>, gli stessi segnali di controllo di polarizzazione P-UP<7:0> e gli stessi segnali di selezione di tile TILE_SEL<4:0>.

Come mostrato schematicamente in Figura 6 (che mostra soltanto una prima porzione di estremità di una singola word line WL, per motivi di semplicità illustrativa), ciascun modulo di combinazione logica NAND 12a, 12b comprende, per ciascuna word line WL: uno stadio di pull-down 16, accoppiato alla rispettiva word line WL e controllato da rispettivi segnali di indirizzo decodificati MV_PX, LX_N, LY_N per portare selettivamente la tensione della stessa word line WL alla tensione di riferimento di massa GND, in corrispondenza di una specifica combinazione degli stessi rispettivi segnali di indirizzo decodificati MV_PX, LX_N, LY_N; ed uno stadio di pull-up 18, accoppiato alla word line WL e controllato da un rispettivo segnale di controllo di polarizzazione P-UP per portare la stessa word line WL alla tensione del rispettivo segnale di alimentazione di tile TILE_SUPPLY.

Secondo un aspetto della presente soluzione, lo stadio di pull-down 16 comprende, nuovamente per ciascuna word line WL ad esso associata: un primo, un secondo ed un terzo transistore MOS di pull-down 19, 20, 21, nell’esempio di tipo NMOS, collegati in serie tra un primo nodo interno N1, accoppiato alla rispettiva word line WL, ed un terminale alla tensione di riferimento di massa GND, e controllati rispettivamente da un primo, secondo e terzo segnale di indirizzo decodificato MV_PX, LX_N, LY_N. Nella forma di realizzazione illustrata, lo stadio di pull-down 16 comprende inoltre un primo transistore di cascodamento 23, nell’esempio di tipo NMOS, collegato tra il primo nodo interno N1 e la rispettiva word line WL e controllato dalla prima tensione di cascodamento VCASCN (di valore opportuno, tale da proteggere da tensioni eccessive la word line WL).

Analogamente, lo stadio di pull-up 18 comprende, nuovamente per ciascuna word line locale WL ad esso associata: un transistore MOS di pull-up 24, nell’esempio di tipo PMOS, collegato in serie tra un secondo nodo interno N2, accoppiato alla rispettiva word line WL, ed un terminale alla tensione del segnale di alimentazione di tile TILE_SUPPLY, e polarizzato da un rispettivo segnale di controllo di polarizzazione P-UP, ricevuto in corrispondenza del terminale di gate. Nella forma di realizzazione illustrata, lo stadio di pull-up 18 comprende inoltre un secondo transistore di cascodamento 25, nell’esempio di tipo PMOS, collegato tra il secondo nodo interno N2 e la rispettiva word line WL e controllato dalla seconda tensione di cascodamento VCASCP (di valore opportuno, nuovamente per proteggere da tensioni eccessive la word line WL).

Come sarà descritto in dettaglio in seguito, ciascun modulo di combinazione logica NAND 12a, 12b comprende un certo numero (nell’esempio discusso in precedenza, pari a otto) di transistori MOS di pull-up 24 (accoppiati alle rispettive word line locali WL associate allo stesso modulo di combinazione logica NAND 12a, 12b); tali transistori MOS di pull-up 24 sono polarizzati da uno stesso segnale di controllo di polarizzazione P-UP e definiscono congiuntamente un gruppo di interruttori di pull-up (cosiddetto “pull-up group switch”).

In particolare, come mostrato schematicamente nella suddetta Figura 6, l’unità di decodifica di riga principale 8 comprende un numero opportuno di moduli di decodifica di pull-up 26, ciascuno atto a generare, come sarà descritto in maggiore dettaglio in seguito, un rispettivo segnale di controllo di polarizzazione P-UP<k> (nell’esempio realizzativo descritto, con k=0-7 l’unità di decodifica di riga principale 8 comprende dunque otto moduli di pull-up 26).

Secondo un aspetto particolare della presente soluzione, la polarizzazione dello stadio di pull-up 18 da parte dei segnali di controllo di polarizzazione P-UP generati dai moduli di decodifica di pull-up 26 dell’unità di decodifica di riga principale 8 è di tipo dinamico, ovvero variabile tra due possibili stati di polarizzazione: uno stato di polarizzazione “forte” ed uno stato di polarizzazione “debole”.

In particolare, il valore di ciascun segnale di controllo di polarizzazione PULL-UP (che, come indicato in precedenza, pilota un gruppo di transistori MOS di pull-up 24 all’interno dello stesso modulo di combinazione logica NAND 12a, 12b) è variabile tra: un primo valore di tensione (indicato nel seguito con SHIFTED_GND), di valore ridotto (corrispondendo ad un valore opportunamente traslato, “shifted”, della tensione di riferimento di massa GND, ad esempio pari a 1,8 V), che comporta una forte polarizzazione del transistore MOS di pull-up 24 in stato acceso, con una forte corrente di pull-up (in altre parole, la resistenza del transistore MOS di pull-up 24 è molto bassa, determinando un elevato passaggio di corrente verso la linea posta alla tensione del segnale di alimentazione di tile TILE_SUPPLY); ed un secondo valore di tensione (indicato nel seguito con PUP_BIAS), di valore elevato e maggiore del suddetto primo valore di tensione (prossimo alla tensione del segnale di alimentazione di tile TILE_SUPPLY, ad esempio pari a 3,6 v), che comporta la debole polarizzazione del transistore MOS di pull-up 24 con una debole corrente di pull-up (in altre parole, la resistenza del transistore MOS di pull-up 24 è maggiore, determinando un ridotto passaggio di corrente verso la linea posta alla tensione del segnale di alimentazione di tile TILE_SUPPLY).

In maggiore dettaglio, e come mostrato in Figura 7, ciascun modulo di decodifica di pull-up 26 dell’unità di decodifica di riga principale 8 è configurato in modo da ricevere in ingresso: almeno un rispettivo segnale di indirizzo di riga, ad esempio associato ad un terzo segnale di indirizzo decodificato LY_N<m>, eventualmente opportunamente traslato di livello ad una tensione più elevata o sottoposto ad ulteriori elaborazioni da parte di un blocco di elaborazione 27, per la generazione di un segnale di controllo Sctr (si noti che il numero di moduli di decodifica di pull-up 26 corrisponde in questo caso al numero dei terzi segnali di indirizzo LY_N); il primo valore di tensione SHIFTED_GND; ed il secondo valore di tensione PUP_BIAS. Ciascun modulo di pull-up 26 presenta inoltre un’uscita che fornisce un rispettivo segnale di controllo di polarizzazione P-UP<k>. Si noti in particolare che il terzo segnale di indirizzo decodificato LY_N<m> è lo stesso segnale ricevuto in ingresso dal modulo di combinazione logica NAND 12a, 12b a cui viene fornito il segnale di controllo di polarizzazione P-UP<k>, generato dal modulo di decodifica di pull-up 26.

In dettaglio, ciascun modulo di pull-up 26 implementa una cosiddetta “pass-gate”, formata da un transistore NMOS 26a collegato tra l’ingresso ricevente il primo valore di tensione SHIFTED_GND e l’uscita fornente il rispettivo segnale di controllo di polarizzazione P-UP<k>; ed un transistore PMOS 26b collegato tra l’ingresso ricevente il secondo valore di tensione PUP_BIAS e l’uscita fornente il rispettivo segnale di controllo di polarizzazione P-UP<k>. Il transistore NMOS 26a ed il transistore PMOS 26b sono entrambi controllati dallo stesso segnale di controllo Sctr, che corrisponde al segnale di indirizzo di riga ricevuto in ingresso, nell’esempio al rispettivo terzo segnale di indirizzo decodificato LY_N<m>.

A seconda del valore del suddetto segnale di controllo Sctr, dunque, il modulo di pull-up 26 fornisce in uscita, come valore del rispettivo segnale di controllo di polarizzazione P-UP<k>, alternativamente il primo valore di tensione SHIFTED_GND, o il secondo valore di tensione PUP_BIAS, in tal modo determinando la condizione di “forte” o di “debole” polarizzazione dell’associato stadio di pullup 18.

Il funzionamento di ciascun modulo di combinazione logica NAND 12a, 12b prevede che i relativi stadi di pullup 18 siano normalmente attivi (“normally ON”), con i relativi transistori MOS di pull-UP 24 accesi, in modo tale da accoppiare le rispettive word line locali WL alla tensione del relativo segnale di alimentazione di tile TILE_SUPPLY.

In particolare, il valore del segnale di controllo di polarizzazione P-UP<k>, generato dal rispettivo modulo di pull-up 26 dell’unità di decodifica di riga principale 8, è normalmente tale da determinare la condizione di “forte” polarizzazione dello stesso stadio di pull-up 18 (il segnale di controllo di polarizzazione P-UP<k> si trova al primo valore di tensione SHIFTED_GND). In questa condizione, tutte le word line WL associate al modulo di combinazione logica NAND 12a, 12b si trovano nello stato non-selezionato.

Quando è richiesta la selezione di una specifica word line WL del tile 6, il valore del segnale di controllo di polarizzazione P-UP<k> è commutato da parte del rispettivo modulo di pull-up 26 dell’unità di decodifica di riga principale 8, in modo da determinare la condizione di “debole” polarizzazione dello stadio di pull-up 18 a cui la stessa word line WL è accoppiata (ovvero, di tutti i transistori MOS di pull-up 24 dello stesso gruppo di interruttori di pull-up, anch’essi controllati dallo stesso segnale di controllo di polarizzazione P-UP<k>). In particolare, il segnale di controllo di polarizzazione P-UP<k> è commutato al secondo valore di tensione PUP_BIAS, conseguentemente alla asserzione del rispettivo segnale di indirizzo di riga ricevuto in ingresso, nell’esempio il rispettivo terzo segnale di indirizzo decodificato LY_N<m>, che viene portato, nell’esempio, allo stato alto. Si noti che, in alternativa, il segnale di controllo di polarizzazione P-UP<k> potrebbe essere commutato in funzione di una diversa combinazione dei segnali di indirizzo decodificati MV_PX, LX_N, LY_N, in modo opportuno a seconda della modalità di decodifica di indirizzo implementata.

Lo stadio di pull-down 16, a cui è accoppiata la word line WL che deve essere selezionata, opportunamente controllato dai segnali di indirizzo decodificati MV_PX, LX_N, LY_N, è così in grado di forzare la tensione della word line WL alla tensione di riferimento di massa GND, nei confronti di una debole corrente di pull-up. Vantaggiosamente, l’operazione di selezione della word line locale WL comporta in tal modo un consumo di corrente ridotto, richiesto per “vincere” il pull-up verso l’alimentazione.

Per la deselezione della word line WL precedentemente selezionata, il valore del segnale di controllo di polarizzazione P-UP<k> è commutato dal rispettivo modulo di pull-up 26 dell’unità di decodifica di riga principale 8 al primo valore di tensione SHIFTED_GND, in modo da determinare nuovamente la condizione di “forte” polarizzazione dello stadio di pull-up 18 a cui la stessa word line WL è accoppiata. Vantaggiosamente, l’operazione di deselezione della word line locale WL è in tal modo eseguita con una elevata rapidità (associata all’elevata corrente di pull-up che scorre attraverso i transistori MOS di pull-up 24) e con tempi di risposta assai rapidi (ad esempio dell’ordine di 1-2 ns).

Secondo un ulteriore aspetto della presente soluzione, come mostrato schematicamente nella suddetta Figura 6 e nella precedente Figura 5, a cui si fa nuovamente riferimento, l’unità di decodifica di riga principale 8 è associata inoltre ad un numero opportuno di moduli di selezione di tile 28, uno per ciascuna delle tile 6 del rispettivo gruppo di tile, ciascuno configurato per selezionare individualmente la rispettiva tile 6 per un’operazione di memorizzazione, in funzione di un segnale di selezione di tile TILE_SEL. In particolare, ciascun modulo di selezione di tile 28 è atto a generare il segnale di alimentazione di tile TILE_SUPPLY per una rispettiva tile 6 (nell’esempio realizzativo descritto, con i=0-4, l’unità di decodifica di riga principale 8 comprende dunque cinque moduli di selezione di tile 28).

In dettaglio, e come illustrato nella precedente Figura 5, ciascun modulo di selezione di tile 28 definisce un elemento interruttore, ad esempio realizzato mediante un rispettivo transistore PMOS 28a, che collega selettivamente ad una tensione di alimentazione Val del dispositivo di memoria 1, ad esempio pari a 3,8 V, una rispettiva linea di uscita che porta il segnale di alimentazione di tile TILE_SUPPLY alla rispettiva tile 6, in funzione del rispettivo segnale di selezione di tile TILE_SEL (in particolare, tale segnale di selezione di tile TILE_SEL è fornito in corrispondenza del terminale di gate del transistore PMOS 28a).

Vantaggiosamente, i moduli di selezione di tile 28 consentono dunque di selezionare (ovvero accoppiare alla tensione di alimentazione Val), durante operazioni di programmazione, anche soltanto una singola tile 6 associata all’unità di decodifica di riga principale 8, mentre alcune o anche tutte le altre tile 6 dello stesso gruppo possono essere disaccoppiate, o isolate, dalla stessa tensione di alimentazione Val (in sostanza, si può ottenere un parallelismo minimo in programmazione pari ad una singola tile 6).

Tale condizione operativa è schematicamente illustrata in Figura 8, che mostra, in analogia alla Figura 4, una porzione della matrice di memoria 3 del dispositivo di memoria 1, in cui soltanto una tile, qui indicata con 6", del gruppo di tile associato ad una data unità di decodifica di riga principale 8 è selezionata, durante una operazione di programmazione delle relative celle di memoria.

Vantaggiosamente, risulta in tal modo possibile ridurre fortemente il leakage (ovvero le dispersioni di corrente) durante le operazioni di programmazione, in questo caso limitatamente alla sola tile 6 selezionata, mentre le altre tile 6 dello stesso gruppo rimangono isolate dall’alimentazione e non contribuiscono pertanto al leakage.

A questo riguardo, si evidenzia che, durante la programmazione, le word line WL non indirizzate della tile 6 selezionata vengono polarizzate ad una tensione di polarizzazione elevata, il che può causare un’elevata corrente di leakage verso i terminali di base dei transistori di selezione delle celle di memoria accoppiate alle stesse word line WL, ed un elevato consumo elettrico di un’associata pompa di carica che genera la suddetta tensione di polarizzazione.

Al contrario, durante un’operazione di lettura, in cui, come discusso in precedenza, i bit della parola da leggere sono ricostruiti a partire dalla lettura delle tile 6 di un rispettivo gruppo, i moduli di selezione di tile 28 di un’unità di decodifica di riga principale 8 possono selezionare anche tutte le tile 6 associate alla stessa unità di decodifica di riga principale 8.

La Figura 9 mostra, in maggiore dettaglio, una possibile realizzazione circuitale di un modulo di combinazione logica NAND 12a, a titolo di esempio appartenente ad un elemento di decodifica locale 9a, ricevendo dunque in ingresso i primi segnali di indirizzo decodificati MV_PX<14:0:2> ed essendo accoppiato in uscita alle word line locali WL <n+14:n:2>.

Come discusso in precedenza, il modulo di combinazione logica NAND 12a riceve inoltre in ingresso: un rispettivo secondo segnale di indirizzo decodificato LX_N<j>; un rispettivo terzo segnale di indirizzo decodificato LY_N<m>; un rispettivo segnale di controllo di polarizzazione P-UP<k>; ed il rispettivo segnale di alimentazione di tile TILE_SUPPLY.

Nuovamente come discusso in precedenza, il modulo di combinazione logica NAND 12a comprende, per ciascuna delle word line WL<n+14:n:2> pilotate in uscita, il rispettivo stadio di pull-down 16, controllato dai rispettivi segnali di indirizzo decodificati MV_PX<14:0:2>, LX_N<j> e LY_N<m> per portare la tensione di una di tali word line WL<n+14:n:2> alla tensione di riferimento di massa GND; ed il rispettivo stadio di pull-up 18, controllato dal rispettivo segnale di controllo di polarizzazione P-UP<k> (che controlla tutti i transistori MOS di pull-up 24 dello stadio) per mantenere le word line non selezionate alla tensione del rispettivo segnale di alimentazione di tile TILE_SUPPLY.

Il modulo di combinazione logica NAND 12a comprende inoltre il primo ed il secondo transistore di cascodamento 23, 25 accoppiati ad una rispettiva delle word line locali WL<n+14:n:2> e controllati dalla prima, rispettivamente, dalla seconda tensione di cascodamento VCASCN, VCASCP.

In uso, il modulo di combinazione logica NAND 12a mantiene le word line locali WL<n+14:n:2> alla tensione di alimentazione di tile TILE_SUPPLY, quando non selezionate in funzione dei segnali di indirizzo decodificati MV_PX<14:0:2>, LX_N<j> e LY_N<m> ricevuti in ingresso; in particolare, i transistori MOS di pull-up 24 dello stadio di pull-up 18 sono comandati in accensione dal rispettivo segnale di controllo di polarizzazione P-UP<k> (avente valore basso, corrispondente al primo valore di tensione SHIFTED_GND), in una condizione di forte polarizzazione, ovvero con una elevata corrente di pull-up verso la linea posta alla tensione del segnale di alimentazione di tile TILE_SUPPLY.

Quando invece una delle word line locali WL<n+14:n:2> è selezionata, ovvero è portata alla tensione di riferimento di massa GND dalla combinazione degli associati segnali di indirizzo decodificati MV_PX<14:0:2>, LX_N<j> e LY_N<m> (posti tutti al valore alto, nell’esempio illustrato), il rispettivo segnale di controllo di polarizzazione P-UP<k> commuta al valore alto, corrispondente al secondo valore di tensione PUP_BIAS, così da portare in una condizione di debole polarizzazione i transistori MOS di pull-up 24 ed agevolare così la selezione della stessa word line locale WL<n+14:n:2>, “vincendo” una debole corrente di pull-up (attraverso il rispettivo transistore MOS di pull-up 24).

I vantaggi della presente soluzione emergono in maniera evidente dalla descrizione precedente.

In ogni caso, si evidenzia che la polarizzazione dinamica dello stadio di pull-up 18 dei moduli di combinazione logica NAND 12a, 12b consente una riduzione del consumo di corrente elettrica, in particolar modo durante la selezione delle word line WL della relativa tile 6, grazie alla possibilità di commutare nello stato di debole polarizzazione i transistori MOS di pull-up 24. Inoltre, la velocità di deselezione delle word line WL è incrementata, grazie alla possibilità di commutare nello stato di forte polarizzazione gli stessi transistori MOS di pull-up 24.

La soluzione descritta consente di ridurre il leakage di corrente elettrica durante le operazioni di programmazione (o modifica), grazie alla possibilità di selezionare individualmente anche una singola tile 6 per tali operazioni di memorizzazione. Tale caratteristica è particolarmente vantaggiosa per applicazioni che prevedano un ridotto consumo di corrente, quali ad esempio applicazioni in radiofrequenza RF.

Inoltre, il layout dell’architettura di decodifica di riga consente un’ottimizzazione dell’occupazione di area, in particolare grazie all’assenza di un instradamento orizzontale internamente alle tile 6, attraverso l’intero gruppo di tile; come evidenziato in precedenza, infatti, l’instradamento dei segnali di decodifica di indirizzo e di polarizzazione è realizzato ad un livello di metallizzazione più elevato rispetto alle word line WL ed in una differente area rispetto a quella occupata dalle celle di memoria delle stesse tile 6. Tutti i segnali utilizzati per la decodifica di riga sono portati verticalmente all’interno di ciascuna tile 6, verso le rispettive word line WL, in corrispondenza delle estremità opposte delle stesse word line WL, nuovamente senza creare “ingorghi” nell’instradamento dei segnali.

Inoltre, la disposizione degli elementi di decodifica locale 9a, 9b da parti opposte della rispettiva tile 6 (lungo la direzione delle righe), accoppiati a rispettive word line WL disposte in configurazione interdigitata, consente di raddoppiare il pitch verticale per l’instradamento delle stesse word line WL (ovvero, lo spazio disponibile per la realizzazione delle linee di metallizzazione delle stesse word line WL).

La suddetta disposizione interdigitata delle word line WL offre l’ulteriore vantaggio di evitare commutazioni spurie dovute ad eventuali accoppiamenti capacitivi tra word line adiacenti.

I suddetti vantaggi rendono dunque particolarmente vantaggioso l’utilizzo del dispositivo di memoria 1 in un sistema elettronico 30, come mostrato schematicamente in Figura 10.

Il sistema elettronico 30 può essere utilizzato in dispositivi elettronici, quali ad esempio: un PDA (Personal Digital Assistant); un computer portatile o fisso, eventualmente con capacità di trasferimento dati senza fili (“wireless”); un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera; o ulteriori dispositivi portatili in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.

In dettaglio, il sistema elettronico 30 comprende il dispositivo di memoria 1, dotato della matrice di celle di memoria del tipo a cambiamento di fase, precedentemente descritto, ed un controllore, “controller”, 31 (ad esempio dotato di un microprocessore, un DSP, o un microcontrollore), entrambi accoppiati ad un bus 36 atto a instradare segnali (ad esempio per la selezione di indirizzo) verso il dispositivo di memoria 1.

Inoltre, il sistema elettronico 30 può opzionalmente comprendere, accoppiati al bus 36, uno o più tra: un dispositivo di input/output 32 (ad esempio provvisto di una tastiera e un display), per immettere e visualizzare dati; un’interfaccia wireless 34, ad esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione wireless a radiofrequenza; una memoria RAM 35; una batteria 37, utilizzabile come sorgente di alimentazione elettrica nel sistema elettronico 30; ed una foto- e/o videocamera 38.

Secondo una diversa forma di realizzazione, il controller 31 è accoppiato al dispositivo di memoria 1 mediante un collegamento dedicato differente, ed eventualmente aggiuntivo, rispetto al bus 36 (quest’ultimo potendo essere presente o assente).

Risulta infine chiaro che a quanto descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di tutela della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, si evidenzia che, per la decodifica di riga, potrebbero essere utilizzati differenti e/o ulteriori segnali di decodifica di indirizzo di riga rispetto a quanto illustrato; inoltre, potrebbe essere impiegata una differente modalità di combinazione degli stessi segnali di decodifica di indirizzo.

In particolare, il numero di segnali di decodifica di indirizzo di riga ed il numero di tile indirizzate dagli stessi segnali può evidentemente variare rispetto a quanto illustrato a titolo esemplificativo, a seconda ad esempio del parallelismo impiegato per le operazioni di memorizzazione (di programmazione e lettura).

Inoltre, l’elemento a cambiamento di fase delle celle di memoria potrebbe essere sostituito da un generico elemento a resistenza variabile, realizzato tramite una qualsiasi tecnologia (non necessariamente a cambiamento di fase).

Claims

RIVENDICAZIONI 1. Dispositivo di memoria non volatile (1), comprendente: - una matrice di memoria (3) includente una pluralità di porzioni, “tile” (6), ciascuna avente un numero di word line (WL) e bit line (BL) a cui sono accoppiate celle di memoria (2); ed - un decodificatore di riga (4) avente: una pluralità di unità di decodifica di riga principale (8), a ciascuna delle quali è associato un rispettivo gruppo di tile (6); e, per ciascuna unità di decodifica di riga principale (8), un numero di unità di decodifica di riga locale (9), ciascuna delle quali associata ad una rispettiva tile (6) del gruppo di tile e configurata per effettuare localmente la selezione e la polarizzazione delle relative word line (WL), sulla base di segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) e segnali di polarizzazione (P-UP, TILE_SEL) ricevuti dalla rispettiva unità di decodifica di riga principale (8), in cui ciascuna unità di decodifica di riga locale (9) comprende una pluralità di moduli di combinazione logica (12a, 12b), ciascuno accoppiato ad un rispettivo gruppo di word line (WL) della rispettiva tile (6), e ciascun modulo di combinazione logica (12a, 12b) comprende, per ciascuna delle word line (WL) del rispettivo gruppo di word line: - uno stadio di pull-down (16), accoppiato ad una rispettiva word line (WL) e controllato da rispettivi segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) per selezionare detta word line (WL) portando detta word line (WL) ad una tensione di riferimento (GND), in corrispondenza di una specifica combinazione di detti rispettivi segnali di indirizzo decodificati (MV_PX, LX_N, LY_N); ed - uno stadio di pull-up (18), accoppiato alla rispettiva word line (WL) e controllato per portare detta word line (WL) ad una tensione di alimentazione di tile (TILE_SUPPLY), caratterizzato dal fatto che detto stadio di pull-up (18) è polarizzato dinamicamente dalla rispettiva unità di decodifica di riga principale (8), alternativamente in una condizione di forte polarizzazione verso detta tensione di alimentazione di tile (TILE_SUPPLY), in uno stato nonselezionato di detta word line (WL), o in una condizione di debole polarizzazione verso detta tensione di alimentazione di tile (TILE_SUPPLY), in uno stato selezionato di detta word line (WL).
2. Dispositivo secondo la rivendicazione 1, in cui detto stadio di pull-up (18) comprende un rispettivo transistore PMOS di pull-up (24), accoppiato tra detta word line (WL) ed una linea posta a detta tensione di alimentazione di tile (TILE_SUPPLY), ed avente un terminale di controllo atto a ricevere dalla rispettiva unità di decodifica di riga principale (8) un rispettivo segnale di controllo di polarizzazione (P-UP), avente alternativamente un primo valore di tensione (SHIFTED_GND), atto a determinare detta condizione di forte polarizzazione, a cui corrisponde una elevata corrente di polarizzazione che scorre attraverso detto transistore PMOS di pull-up (24), o un secondo valore di tensione (PUP_BIAS), maggiore di detto primo valore di tensione (SHIFTED_GND), atto a determinare detta condizione di debole polarizzazione, a cui corrisponde una ridotta corrente di polarizzazione che scorre attraverso detto transistore PMOS di pull-up (24).
3. Dispositivo secondo la rivendicazione 2, in cui detto rispettivo transistore PMOS di pull-up (24) è controllato normalmente in stato di accensione da detto segnale di controllo di polarizzazione (P-UP).
4. Dispositivo secondo la rivendicazione 2 o 3, in cui i transistori PMOS di pull-up (24) degli stadi di pull-up (18) di uno stesso modulo di combinazione logica (12a, 12b) sono atti a ricevere uno stesso segnale di controllo di polarizzazione (P-UP).
5. Dispositivo secondo una qualsiasi delle rivendicazioni 2-4, in cui detta unità di decodifica di riga principale (8) comprende un numero di moduli di decodifica di pull-up (26), ciascuno atto a generare un rispettivo segnale di controllo di polarizzazione (P-UP) per un numero di rispettivi moduli di combinazione logica (12a, 12b); in cui ciascuno di detti moduli di decodifica di pull-up (26) è configurato in modo da generare detto rispettivo segnale di controllo di polarizzazione (P-UP) avente alternativamente detto primo valore di tensione (SHIFTED_GND) o detto secondo valore di tensione (PUP_BIAS), in funzione del valore di almeno uno (LY_N) di detti segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) forniti ai rispettivi moduli di combinazione logica (12a, 12b).
6. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui a detta unità di decodifica di riga principale (8) è associato un numero di moduli di selezione di tile (28), uno per ciascuna delle tile (6) di detto gruppo di tile, ciascun modulo di selezione di tile (28) essendo configurato per selezionare individualmente una rispettiva tile (6) per un’operazione di memorizzazione, in funzione di un segnale di selezione di tile (TILE_SEL).
7. Dispositivo secondo la rivendicazione 6, in cui ciascun modulo di selezione di tile (28) comprende un elemento interruttore controllato (28a) per alternativamente: accoppiare la rispettiva tile (6) ad una tensione di alimentazione (Val) di detto dispositivo di memoria PCM (1) in tal modo generando detta tensione di alimentazione di tile (TILE_SUPPLY) e selezionando così detta rispettiva tile (6); o disaccoppiare detta rispettiva tile (6) da detta tensione di alimentazione (Val), in tal modo isolando detta rispettiva tile (6).
8. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascuna unità di decodifica di riga locale (9) è formata da un primo e da un secondo elemento di decodifica locale (9a, 9b), disposti da parti opposte della rispettiva tile (6) lungo la direzione delle word line (WL), ciascuno di detti primo e secondo elemento di decodifica locale (9a, 9b) essendo accoppiato ad un rispettivo insieme di word line (WL), disposte tra loro in configurazione interdigitata.
9. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui detto stadio di pull-down (16) implementa una combinazione logica NAND di rispettivi segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) per la selezione della rispettiva word line (WL).
10. Dispositivo secondo la rivendicazione 9, in cui detto stadio di pull-down (16) comprende: un primo, un secondo ed un terzo transistore MOS di pull-down (19, 20, 21), collegati in serie tra un primo nodo interno N1, accoppiato alla rispettiva word line (WL), ed un terminale posto a detta tensione di riferimento (GND), e controllati rispettivamente da un primo (MV_PX), secondo (LX_N) e terzo (LY_N) segnale di indirizzo decodificato di detti segnali di indirizzo decodificati (MV_PX, LX_N, LY_N).
11. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui detti segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) e detti segnali di polarizzazione (P-UP, TILE_SEL) sono instradati dall’unità di decodifica di riga principale (8) alle associate unità di decodifica di riga locale (9) accoppiate alle rispettive tile (6) del gruppo di tile, mediante linee di segnale che: si estendono orizzontalmente a partire da detta unità di decodifica di riga principale (8), parallelamente alle word line (WL), attraverso l’estensione dell’intero gruppo di tile, in un’area distinta rispetto all’area occupata dalle celle di memoria di dette tile (6); e, in corrispondenza di ciascuna tile 6, si estendono verticalmente, parallelamente alle bit line (BL), in modo da raggiungere elementi di decodifica locale (9a, 9b) della rispettiva unità di decodifica di riga locale (9), disposti da parti opposte della stessa tile (6).
12. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui detta unità di decodifica di riga principale (8) è atta a fornire gli stessi segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) e segnali di polarizzazione (P-UP, TILE_SEL) alle unità di decodifica di riga locale (9) associate a tutte le tile (6) di detto gruppo di tile.
13. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, del tipo a cambiamento di fase, PCM.
14. Apparecchio elettronico (30), comprendente un dispositivo di memoria non volatile (1) secondo una qualsiasi delle rivendicazioni precedenti, ed un controllore (31), accoppiato a detto dispositivo di memoria non volatile (1).
15. Metodo di decodifica di riga per un dispositivo di memoria non volatile (1), dotato di una matrice di memoria (3) includente una pluralità di porzioni, “tile” (6), ciascuna avente un numero di word line (WL) e bit line (BL) a cui sono accoppiate celle di memoria (2), detto metodo comprendendo: effettuare localmente la selezione e polarizzazione delle word line (WL) di una tile (6), sulla base di segnali di indirizzo decodificati (MV_PX, LX_N, LY_N) e segnali di polarizzazione (P-UP, TILE_SEL) ricevuti da una rispettiva unità di decodifica di riga principale (8), associata ad un gruppo di tile (6), in cui detta fase di effettuare comprende portare ciascuna di dette word line (WL) alternativamente ad una tensione di riferimento (GND), mediante un rispettivo stadio di pull-down (16), o ad una tensione di alimentazione di tile (TILE_SUPPLY), mediante un rispettivo stadio di pullup (18), in corrispondenza di una specifica combinazione di detti rispettivi segnali di indirizzo decodificati (MV_PX, LX_N, LY_N), caratterizzato dal fatto di comprendere polarizzare dinamicamente detto rispettivo stadio di pull-up (18), alternativamente in una condizione di forte polarizzazione verso detta tensione di alimentazione di tile (TILE_SUPPLY), in uno stato non-selezionato di detta word line (WL), o in una condizione di debole polarizzazione verso detta tensione di alimentazione di tile (TILE_SUPPLY), in uno stato selezionato di detta word line (WL).
16. Metodo secondo la rivendicazione 15, in cui detto stadio di pull-up (18) comprende un rispettivo transistore PMOS di pull-up (24), accoppiato tra detta word line (WL) ed una linea posta a detta tensione di alimentazione di tile (TILE_SUPPLY); in cui polarizzare dinamicamente comprende fornire ad un terminale di controllo di detto transistore PMOS di pull-up (24) un rispettivo segnale di controllo di polarizzazione (P-UP), avente alternativamente un primo valore di tensione (SHIFTED_GND), atto a determinare detta condizione di forte polarizzazione, a cui corrisponde una elevata corrente di polarizzazione che scorre attraverso detto transistore PMOS di pull-up (24), o un secondo valore di tensione (PUP_BIAS), maggiore di detto primo valore di tensione (SHIFTED_GND), atto a determinare detta condizione di debole polarizzazione, a cui corrisponde una ridotta corrente di polarizzazione che scorre attraverso detto transistore PMOS di pull-up (24).
17. Metodo secondo la rivendicazione 15 o 16, comprendente selezionare individualmente ciascuna tile (6) di detto gruppo di tile per un’operazione di memorizzazione, in funzione di un segnale di selezione di tile (TILE_SEL).
18. Metodo secondo la rivendicazione 17, in cui selezionare individualmente comprende controllare un rispettivo elemento interruttore (28a) alternativamente per accoppiare la rispettiva tile (6) ad una tensione di alimentazione (Val) di detto dispositivo di memoria PCM (1) in tal modo generando detta tensione di alimentazione di tile (TILE_SUPPLY) e selezionando così detta rispettiva tile (6), o per disaccoppiare detta rispettiva tile (6) da detta tensione di alimentazione (Val), in tal modo isolando detta rispettiva tile (6).