KR100308479B1

KR100308479B1 - 컴퓨터 시스템 내에서 부트-업 메모리로 사용되는 플래시 메모리 장치 및 그것의 데이터 읽기 방법

Info

Publication number: KR100308479B1
Application number: KR1019990027255A
Authority: KR
Inventors: 권석천
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-08-11
Filing date: 1999-07-07
Publication date: 2001-11-01
Also published as: US6058048A; JP2000100181A; JP3840349B2; KR20000016908A

Abstract

여기에 개시되는 플래시 메모리 장치는 부트-업 저장 요소로서 시스템에 사용된다. 상기 플래시 메모리 장치는 전원 전압이 소정의 검출 전압보다 낮을 지의 여부를 검출하고 검출 결과로서 검출 신호를 발생하는 전원 검출 회로를 포함한다. 상기 검출 신호는 부트-업 데이터를 저장하는 메모리 셀들을 지정하기 위한 초기 행 및 열 어드레스를 발생하도록 행 및 열 어드레스 버퍼에 인가된다. 결과적으로, 외부 어드레스 및 명령 없이 전원 전압의 검출 동작에 따라 메모리 셀들에 저장된 부트-업 데이터가 자동적으로 어드레스되고, 감지되고, 그리고 외부로 출력된다.

Description

컴퓨터 시스템 내에서 부트-업 메모리로 사용되는 플래시 메모리 장치 및 그것의 데이터 읽기 방법{FLASH MEMORY DEVICE USED AS A BOOT-UP MEMORY IN A COMPUTER SYSTEM AND A DATA READ METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 컴퓨터 시스템에서 부트-업 메모리로서 사용하기에 적합한 플래시 메모리 장치에 관한 것이다.

불휘발성 플래시 메모리들 (예를 들면, 낸드형 플래시 EEPROMs)은 포터블 컴퓨터들 (portable computers) (또는 노트북 컴퓨터들), 핸드-헬 세트들 (hand-held sets) (예를 들면, 셀룰러 폰들), 하드 디스크와 같은 보조 기억 장치, 그리고 팜 탑 컴퓨터들 (palm top computers)과 같은 다양한 응용처들에 사용되어 왔다. 뿐만 아니라, 플래시 메모리들은 자동 응답기의 오디오 정보를 저장하기 위한 매체로서 그리고 디지털 스틸 카메라의 화상 정보를 저장하는 매체로서 응용되어 왔다.

플래시 메모리들이 다이나믹 랜덤 액세스 메모리들 (DRAMs) 및 스태틱 랜덤 액세스 메모리들 (SRAMs)과 같은 다른 종류의 메모리들과 다른 인터페이스 형태를 적용하기 있기 때문에, 앞서 설명된 응용처에 사용하기 위해서는, 플래시 메모리를 위한 부가적인 장치를 채용해야 한다. 플래시 메모리들에 있어서, 어드레스 신호들 및 입출력 데이터 신호들은 복수의 핀들을 통해 전달되며, 상기 복수의 핀들은 어드레스 입력 핀들로서 그리고 데이터 입출력 핀들로서 사용된다. 즉, 어드레스 입력 핀들과 데이터 입출력 핀들은 공통으로 사용된다. 그리고, 플래시 메모리들은 상기 핀들을 통해 입력되는 신호들이 어드레스, 데이터, 또는 명령을 나타내는 지의 여부를 구분하기 위한 명령 신호들 (또는 스트로브 신호들)을 필요로 한다.

도 1에 도시된 종래의 플래시 메모리 장치는 행 어드레스 버퍼 (10), 행 디코더 (20), 열 어드레스 버퍼 (30), 열 디코더 (40), 메모리 셀 어레이 (50), 페이지 버퍼 (60), 열 게이트 회로 (70), 그리고 데이터 출력 버퍼 (80)를 갖는다. 상기 메모리 셀 어레이 (50)는 복수의 스트링들 (예를 들면, 낸드형 플래시 메모리의 낸드 스트링)을 구성하는 복수의 메모리 셀들로 이루어진다. 상기 메모리 셀 어레이 (50)에는, 복수의 워드 라인들과 복수의 비트 라인들이 매트릭스 형태로 배열된다. 행들 및 열들의 교차 영역들에는 메모리 셀들이 상기 메모리 셀 어레이 (50)에 배열된다. 행 어드레스 버퍼 (10) 및 열 어드레스 버퍼 (30)는 외부로부터 인가되는 행 및 열 어드레스 (XRA) 및 (XCA)를 각각 받아들여 저장한다. 행 디코더 (20)는 상기 행 어드레스 (XRA)를 디코딩하여 상기 메모리 셀 어레이 (50)의 행을 선택한다. 열 디코더 (40)는 상기 열 어드레스 (XCA)를 디코딩한 후 열 게이트 회로 (70)에 상기 디코딩된 열 어드레스를 전달한다. 페이지 버퍼 (60)는 읽기 동작 동안 상기 선택된 행에 대응하는 메모리 셀들에 저장된 데이터를 감지하여 임시적으로 저장하며, 쓰기 동작 동안 상기 선택된 행에 대응하는 메모리 셀들에 쓰여질 데이터 신호들을 저장한다. Y-게이트 회로로서 알려진 열 게이트 회로 (70)는 상기 열 디코더 (40)의 출력에 응답해서 상기 페이지 버퍼 (60)에 유지되는 데이터를 데이터 출력 버퍼 (80)로 전달한다. 데이터 출력 버퍼 (80)는 입출력 핀들 (미도시됨)을 통해 페이지 버퍼 (70)로부터 제공되는 데이터를 외부로 출력한다.

도 1의 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도가 도 2에 도시되어 있다. 신호 명칭에 붙은 'B'는 신호가 부의 로직 (negative logic)에서 활성화되는 것을 나타낸다. 제어 신호들 (CEB), (WEB) 및 (CLE)이 각각 활성화 레벨이 됨에 따라, 읽기 동작 모드를 알리는 명령 신호 (예를 들면, 00h)가 플래시메모리 장치로 제공된다. 그 다음에, 제어 신호 (ALE)가 하이 레벨이 될 때, 행 및 열 어드레스는 제어 신호 (WEB)의 하이-로우 천이에 따라 입출력 핀들을 통해 메모리 장치로 인가된다.

읽기 명령 신호 및 어드레스들을 입력하는 동작이 완료된 후, 제어 신호 (R/BB)는 메모리 장치가 비지 상태 (busy state)에 놓이도록 로우 레벨에서 하이 레벨로 천이한다. 상기 비지 상태에서는, 메모리 셀들의 데이터가 독출되고 페이지 버퍼 (60)에 저장된다. 신호 (R/BB)가 로우 레벨에서 하이 레벨이 될 때, 메모리 장치는 대기 상태 (ready state)에 놓이며, 상기 페이지 버퍼 (60)에 의해서 감지된 데이터는 메모리 장치의 외부로 인가된다. 상기 플래시 메모리 장치가 명령 신호 및 어드레스들이 인가될 때까지 읽기 동작을 수행하지 않음을 알 수 있다.

도 1의 플래시 메모리 장치를 부트-업 메모리로 사용하는 경우, 한가지 문제점이 생긴다. 예를 들면, 개인용 컴퓨터로 사용되는 경우, 부트-업 메모리는 파워 업시 미리 설정된 시스템 정보 또는 바이오스 배치(구성) (Basic Input/Output System Configurations)에 관련된 미리 프로그램된 부트-업 데이터 (펌웨어-firmware)를 공급하는 기본 기능을 가져야 할 것이다. 컴퓨터 시스템의 중앙 처리 장치가 부트-업 메모리의 미리 설정된 펌웨어의 로딩 이전에 실질적으로 동작하지 못하기 때문에, 종래의 시스템들은 부트-업 메모리에 의해서 자동적으로 개시되도록 설계된다. 이는 부트-업 메모리가 단순한 인터페이스 구성을 갖게 한다. 하지만, 앞서 설명된 바와 같이, 도 1의 플래시 메모리 장치는 명령 및 어드레스 신호들의 입력 이전에 대응하는 제어 신호들 (스트로브 신호들)을 필요로 한다. 결과적으로, 비록 컴퓨터 시스템에서 부트-업 저장 매체로서 기능적인 이점이 있다하더라도, 도 1의 플래시 메모리 장치를 부트-업 메모리로 사용하는 것은 부적합하다.

본 발명의 목적은 부트-업 저장 요소로서 시스템에 사용되기에 적합한 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 부트-업 저장 요소로서 컴퓨터 시스템에 사용될 때 단순한 인터페이스 구성을 갖는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 파워-업시 외부 어드레스 신호 및 외부 명령 신호의 입력없이 부트-업 데이터를 읽을 수 있는 플래시 메모리 장치 및 그것의 데이터 읽기 방법을 제공하는 것이다.

도 1은 종래의 플래시 메모리 장치의 블록도;

도 2는 도 1의 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도;

도 3은 본 발명에 따른 플래시 메모리 장치의 블록도;

도 4는 도 3의 전원 검출 회로의 상세 회로도;

도 5는 본 발명에 따른 부트-업 데이터 읽기 방법의 처리 단계를 보여주는 흐름도; 그리고

도 6은 본 발명에 따른 데이터 읽기 동작을 설명하기 위한 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명

10, 100 : 행 어드레스 버퍼 20, 200 : 행 디코더

30, 300 : 열 어드레스 버퍼 40, 400 : 열 디코더

50, 500 : 메모리 셀 어레이 60, 600 : 페이지 버퍼

70, 700 : 열 게이트 회로 80, 800 : 데이터 출력 버퍼

(구성)

본 발명의 특징에 따르면, 부트-업 메모리로서 시스템에서 사용되는 플래시 메모리 장치가 제공된다. 상기 플래시 메모리 장치는 메모리 셀 어레이, 전원 검출 회로, 어드레스 발생 수단, 그리고 읽기 회로를 포함한다. 상기 메모리 셀 어레이는 행들과 열들로 배열된 복수 개의 메모리 셀들을 갖는다. 상기 전원 검출 회로는 전원 전압이 소정의 검출 전압보다 낮을 때 제 1 검출 신호를 발생하고, 상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 제 2 검출 신호를 발생한다. 상기 어드레스 발생 수단은 상기 제 1 검출 신호에 응답해서 어드레스를 내부적으로 발생하며, 상기 제 1 검출 신호에 응답해서 상기 행 어드레스를 발생하는 행 어드레스 버퍼와 상기 제 1 검출 신호에 응답해서 상기 열 어드레스를 발생하는 열 어드레스 버퍼로 구성된다. 그리고, 상기 읽기 회로는 그렇게 발생된 행 및 열 어드레스에 응답해서 상기 메모리 셀 어레이로부터 데이터를 읽는다. 상기 읽기 회로는 상기 내부적으로 발생된 어드레스 중 행 어드레스에 대응하는 행을 선택하는 행 선택 회로와, 상기 내부적으로 발생된 어드레스 중 열 어드레스에 대응하는 열들을 선택하는 열 선택 회로와, 상기 선택된 행의 메모리 셀들에 저장된 데이터를 감지하는 페이지 버퍼 회로, 그리고 상기 제 2 검출 신호에 응답해서 상기 페이지 버퍼 회로의 감지 동작을 제어하는 읽기 콘트롤러로 이루어져 있다. 게다가, 상기 플래시 메모리 장치는 읽기 명령 신호에 응답해서 상기 페이지 버퍼 회로에 의해서 감지된 부트-업 데이터를 상기 메모리 장치의 외부로 출력하는 데이터 출력 버퍼 회로를 더 포함한다.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치를 구비한 시스템에 전원 전압이 인가될 때 상기 메모리 장치에 저장된 부트-업 데이터를 읽는 방법이 제공된다. 상기 읽기 방법에 따르면, 상기 전원 전압이 소정의 검출 전압보다 낮을 때 상기 메모리 장치의 내부에서 초기 어드레스가 발생되고, 상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 상기 내부적으로 발생된 초기 어드레스에 따라 상기 부트-업 데이터가 감지된다. 그 다음에, 외부로부터의 읽기 명령 신호에 응답해서 상기 감지된 부트-업 데이터가 상기 메모리 장치의 외부로 출력된다.

본 발명의 또 다른 특징에 의하면, 행들과 열들로 배열된 메모리 셀들을 가지며 부트-업 데이터를 저장하는 플래시 메모리 장치의 데이터 읽기 방법이 제공된다. 상기 읽기 방법에 따르면, 먼저, 전원 전압이 소정의 검출 전압보다 낮을 때 초기 행 및 열 어드레스가 내부적으로 발생된다. 그 다음에, 상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 상기 초기 행 어드레스에 대응하는 메모리 셀들에 저장된 상기 부트-업 데이터가 페이지 버퍼에 의해서 감지된다. 이후, 상기 초기 열 어드레스에 대응하는 페이지 버퍼들이 열 디코더 및 열 게이트 회로에 의해서 선택되며, 읽기 명령 신호에 응답해서 상기 선택된 페이지 버퍼들에 저장된 데이터가 상기 메모리 장치의 외부로 출력된다.

(작용)

이러한 장치 및 방법에 의하면, 외부 어드레스 및 명령 없이 파워-업시 전원 전압의 자동적인 검출 동작에 따라 메모리 셀들에 저장된 부트-업 데이터를 감지할 수 있다.

(실시예)

본 발명에 따른 실시예가 참조 도면들에 의거하여 이하 상세히 설명된다.

도 3을 참조하면, 본 발명의 플래시 메모리 장치는 행 어드레스 버퍼 (row address buffer) (100), 행 디코더 (row decoder) (200), 열 어드레스 버퍼 (column address buffer) (300), 열 디코더 (column decoder) (400), 메모리 셀 어레이 (memory cell array) (500), 페이지 버퍼 (page buffer) (600), 열 게이트 회로 (column gate circuit) (700), 데이터 출력 버퍼 (data output buffer) (800), 전원 검출 회로 (power detecting circuit) (900), 그리고 읽기 콘트롤러 (read controller) (100)를 포함한다.

본 발명의 전원 검출 회로 (900)는 상기 플래시 메모리 장치에 사용되는 전원 전압이 소정의 검출 전압보다 낮은 지 또는 높은 지의 여부를 검출하고, 검출 결과로서 제 1 검출 신호 (PDT)를 발생한다. 구체적으로는, 상기 전원 전압이 상기 검출 전압보다 낮을 때, 상기 전원 검출 회로 (900)는 상기 전원 전압을 따라 변화하는 제 1 검출 신호 (PDT)를 발생한다. 만약 전원 전압이 검출 전압에 도달하면, 전원 검출 회로 (900)로부터 발생되는 제 1 검출 신호 (PDT)는 접지 전압을 갖는다. 게다가, 상기 전원 검출 회로 (900)는 전원 전압이 검출 전압에 도달할 때 숏 펄스의 제 2 검출 신호 (ψPDT)를 발생한다.

상기 전원 전압을 따라 변화하는 제 1 검출 신호 (PDT)가 행 어드레스 버퍼 (100) 및 열 어드레스 버퍼 (300)에 동시에 인가될 때, 상기 어드레스 버퍼들 (100) 및 (300)은 외부 행 및 열 어드레스들 (XRA) 및 (XCA)의 입력 없이 상기 메모리 셀 어레이 (500)에 저장된 부트-업 데이터 (펌웨어)를 읽어내기 위한 (부트-업 데이터에 관련된 읽기 동작을 위한) 초기 행 및 열 어드레스들을 내부적으로 발생한다. 다시 말해서, 상기 행 및 열 어드레스 버퍼들 (100) 및 (300)은 전원 전압을 따르는 제 1 검출 신호 (PDT)가 인가될 때 초기 행 및 열 어드레스들이 설정되도록 설계된다. 그리고, 상기 행 및 열 어드레스 버퍼들 (100) 및 (300)은 전원 전압이 검출 전압보다 높을 때 정상적인 읽기 및 쓰기 동작을 위한 외부 어드레스를 받아들이도록 설계된다.

상기 제 1 검출 신호 (PDT)의 제어에 의해서 설정된 초기 행 어드레스는 상기 부트-업 데이터를 저장하는 메모리 섹터 (또는 메모리 블록)를 선택하도록 행디코더 (200)를 통해 메모리 셀 어레이 (500)로 전달된다. 상기 열 디코더 (400)는 열 어드레스 버퍼 (300)에서 발생된 초기 열 어드레스를 디코딩하고, 상기 디코딩된 열 어드레스 신호들을 열 게이트 회로 (700)로 전달한다.

열 게이트 회로 (700)는 페이지 버퍼 (600)와 데이터 출력 버퍼 (800) 사이에 위치하며, 메모리 셀 어레이 (500)의 메모리 섹터로부터 읽혀진 데이터를 데이터 출력 버퍼 (800)로 전달한다. 그리고, 읽기 콘트롤러 (1000)는 상기 전원 검출 회로 (900)에서 발생된 펄스 형태의 제 2 검출 신호 (ψPDT)에 의해서 활성화되며, 그 다음 상기 페이지 버퍼 (600)의 감지 동작을 제어한다. 상기 읽기 콘트롤러 (100)는, 비록 도면에는 도시되지 않았지만, 읽기 동작에 관련된 제어 동작을 수행한다. 페이지 버퍼 (600)는 읽기 콘트롤러 (1000)의 제어에 따라 상기 초기 행 어드레스에 대응하는 행의 메모리 셀들에 저장된 데이터를 감지하고 임시적으로 저장한다.

메모리 셀 어레이 (500)가 호스트 컴퓨터의 부트-업 펌웨어 정보를 저장하는 부트-업 섹터 (501)를 갖는다고 가정하면, 초기 행 어드레스는 부트-업 섹터 (501)의 워드 라인을 선택하고, 초기 열 어드레스는 열 게이트 회로 (700)가 부트-업 섹터 (501)로부터의 데이터를 페이지 버퍼 (600)로부터 데이터 출력 버퍼 (800)로 전달하게 한다.

이 실시예에 있어서, 행 어드레스 버퍼 (100), 행 디코더 (200), 열 어드레스 버퍼 (300), 열 디코더 (400), 그리고 페이지 버퍼 (600)는 읽기 회로 (read circuit)에 대응한다. 상기 행 디코더 (200)는 행 선택 회로에 대응하고, 상기 열디코더 및 열 게이트 회로 (700)는 열 선택 회로에 대응한다. 그리고, 상기 행 및 열 어드레스 버퍼들 (100) 및 (300)은 부트-업 데이터의 읽기 동작 동안 어드레스 발생 수단으로 기능한다.

도 4는 도 3의 전원 검출 회로 (900)의 바람직한 실시예이다. 도 4를 참조하면, 전원 검출 회로 (900)는 전원 전압 검출부 (910) 및 검출 신호 발생부 (920)로 구성된다. 전원 전압 검출부 (910)에 있어서, PMOS 트랜지스터 (911)는 전원 전압 단자 (Vcc)와 검출 노드 (N1) 사이에 연결되고, 공핍형 NMOS 트랜지스터 (912)는 검출 노드 (N1)와 기판 전압 단자 (Vss) (또는 접지 전압 단자) 사이에 연결된다. PMOS 및 NMOS 트랜지스터들 (911) 및 (912)의 게이트들은 Vss에 공통으로 연결된다. 검출 신호 발생부 (920)에 있어서, 제 1 검출 신호 (PDT)는 직렬 연결된 인버터들 (921)-(923)을 통해 검출 노드 (N1)로부터 생성된다. 제 2 검출 신호 (ψPDT)는 NOR 게이트 (927)로부터 출력되며, NOR 게이트 (927)의 일 입력은 제 1 검출 신호 (PDT)에 직접 연결되고, 다른 입력은 직렬 연결된 인버터들 (924)-(926)을 통해 제 1 검출 신호 (PDT)에 연결된다. NOR 게이트 (927) 및 인버터들 (924)-(926)은 숏 펄스 발생 회로를 구성한다. 검출 노드 (N1)의 전압 즉, 검출 전압은 전원 전압의 전류 레벨과, 상기 트랜지스터들 (911) 및 (912)의 채널 저항비에 의해서 결정된다.

이제, 부트-업 장치로서 사용되는 본 발명의 플래시 메모리 장치의 동작이 도 5의 흐름도와 도 6의 타이밍도에 의거하여 설명된다. 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치가 본래의 (또는 정상적인) 읽기/쓰기 동작뿐만 아니라 부트-업 메모리 기능에 대한 추가적인 동작을 수행한다는 점에 유의해야 한다.

도 5를 참조하면, 부트-업 동작을 수행하기 위한 절차는 플래시 메모리 장치에 전원 전압을 인가하고(S10), 전원 전압이 검출 전압보다 높은 지의 여부를 검출하고(S15), 전원 전압이 검출 전압보다 낮을 때 생성되는 제 1 검출 신호 (PDT)에 따라 초기 행 및 열 어드레스들을 발생하고(S20), 전원 전압이 검출 전압에 도달할 때 생성되는 제 2 검출 신호 (ψPDT)에 따라 상기 초기 행 어드레스에 대응하는 메모리 셀들에 저장된 데이터를 감지하고(S25), 상기 초기 열 어드레스에 대응하는 페이지 버퍼들을 선택하고(S30), 그리고 읽기 명령에 응답해서 페이지 버퍼에 저장된 부트-업 데이터를 출력(S35)함으로써 달성된다.

단계 (S10)에서는, 도 6에 도시된 바와 같이, 점차적으로 증가하는 전원 전압이 전원 검출 회로 (900)의 전원 전압 단자 (Vcc)에 인가된다. 상기 전원 검출 회로 (900)로부터의 제 1 검출 신호 (PDT)는 도 6의 파워-업 시점 (t0)에서부터 전원 전압을 따라 변화한다.

단계 (S15)에서는, 전원 전압의 전류 레벨은 검출 노드 (N1)에서 결정된다. 도 4의 회로에 있어서, PMOS 트랜지스터 (911)는 현재의 전원 전압에 대응하는 전하들을 검출 노드 (N1)로 공급하고, 공핍형 NMOS 트랜지스터 (912)는 그러한 전하들을 접지 전압 단자 (Vss)로 방전한다. 그러므로, 검출 노드 (N1)에서의 검출 전압 레벨은 공핍형 NMOS 트랜지스터 (912)의 채널폭에 의해서 영향을 받을 것이다. 도 6의 시간 (t0)에서의 파워-업후 증가되는 전원 전압이 공핍형 NMOS 트랜지스터 (912)의 방전 전위보다 낮을 때, 즉 전원 전압이 검출 노드 (N1)에서의 검출 전압보다 낮을 때, 검출 노드 (N1)에는 전하들이 존재하지 않는다. 이는 제 1 검출 신호 (PDT)가 하이 레벨로 활성화되게 하고 제 2 검출 신호 (ψPDT)가 로우 레벨 (접지 전압 레벨)로 유지되게 한다.

단계 (S20)에서는, 초기 행 및 열 어드레스들이 전원 전압을 따라 변화하는 제 1 검출 신호 (PDT)에 따라 행 및 열 어드레스 버퍼들 (100) 및 (300)으로부터 발생된다. 그렇게 발생된 초기 행 어드레스는 행 디코더 (200)를 통해 메모리 셀 어레이 (500)의 부트-업 섹터 (501)의 대응하는 워드 라인으로 공급된다. 즉, 부트-업 데이터를 저장하는 메모리 셀들에 연결된 워드 라인이 선택된다.

전원 전압이 검출 전압에 도달함에 따라 제 1 검출 신호 (PDT)는 하이-로우 천이를 갖는다. 반면에, 제 2 검출 신호 (ψPDT)는 제 1 검출 신호 (PDT)의 로우 천이에 따라 하이-레벨의 숏 펄스로 활성화된다. 제 2 검출 신호 (ψPDT)의 펄스 폭은 인버터 (923)의 출력에서 NOR 게이트 (927)까지 연결된 인버터들 (924)-(926)의 수를 변화시킴으로써 조절될 수 있다.

다음 단계 (S25)에서, 읽기 콘트롤러 (1000)는 활성화된 제 2 검출 신호 (ψPDT)에 응답해서 감지 동작을 수행하도록 페이지 버퍼 (600)를 제어한다. 이는 페이지 버퍼 (600)가 상기 초기 행 어드레스에 대응하는 행 (또는 페이지)의 메모리 셀들에 저장된 부트-업 데이터를 감지하고 임시적으로 저장하게 한다.

계속해서, 단계 (S20)에서 생성된 초기 열 어드레스는 열 디코더 (400)를 통해 열 게이트 회로 (700)로 전달되며, 이는 열 게이트 회로 (700)가 감지된 부트-업 데이터를 저장하는 페이지 버퍼들 (초기 열 어드레스에 대응함)을 선택하게 한다(S30). 상기 부트-업 데이터는 열 디코더 (400)에 의해서 디코딩된 초기 열 어드레스에 따라 열 게이트 회로 (700)를 통해 데이터 출력 버퍼 (800)로 순차적으로 전달된다.

단계 (S35)에서, 제어 신호 (R/BB)가 로우 레벨 (즉, 비지 상태)에서 하이 레벨 (즉, 대기 상태)이 된 후 읽기 명령 신호 (REB) (도 6 참조)가 시간 (t2)에서 인가됨에 따라, 데이터 출력 버퍼 (800)에 유지되는 부트-업 데이터 (도 6에서 참조부호 'B'로 표기됨)는 입출력 핀들을 통해 메모리 장치에서 외부로 출력된다.

앞서 설명된 바와 같이 파워-업되고 전압 검출 동작이 수행되면, 파워-업에서부터 부트-업 데이터 출력까지의 전반적인 동작 절차가 플래시 메모리 장치 내에서 자동적으로 수행됨을 알 수 있다. 그리고, 어드레스들 및 명령들이 메모리 장치에 인가되도록 하기 위해, 외부로부터 ALE (address latch enable) 및 CLE (command latch enable)와 같은 스트로브 신호들을 받아들일 필요가 없다. 외부 어드레스 및 명령 없이 전원 전압의 검출 동작에 따라 메모리 셀들에 저장된 부트-업 데이터의 어드레싱, 선택 및 전달 동작이 자동적으로 수행되기 때문에, 본 발명에 따른 플래시 메모리 장치는 부트-업 저장 요소로서 시스템에 더욱 적합하다.

Claims

행들과 열들로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와;

전원 전압이 소정의 검출 전압보다 낮을 때 제 1 검출 신호를 발생하는 전원 검출 회로와;

상기 제 1 검출 신호에 응답해서 어드레스를 내부적으로 발생하는 어드레스 발생 수단 및;

상기 어드레스에 응답해서 상기 메모리 셀 어레이로부터 데이터를 읽는 읽기 회로를 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 읽기 회로는,

상기 내부적으로 발생된 어드레스 중 행 어드레스에 대응하는 행을 선택하는 행 선택 회로와;

상기 내부적으로 발생된 어드레스 중 열 어드레스에 대응하는 열들을 선택하는 열 선택 회로와;

상기 선택된 행의 메모리 셀들에 저장된 데이터를 감지하는 페이지 버퍼 회로 및;

제 2 검출 신호에 응답해서 상기 페이지 버퍼 회로의 감지 동작을 제어하는 읽기 콘트롤러를 포함하며,

상기 제 2 검출 신호는 상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 상기 전원 검출 회로로부터 발생되는 플래시 메모리 장치.
제 2 항에 있어서,

상기 전원 검출 회로는 상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 상기 제 1 검출 신호를 비활성화시키는 플래시 메모리 장치.
제 3 항에 있어서,

상기 제 1 검출 신호는 상기 전원 전압이 상기 소정의 검출 전압보다 낮을 때 상기 전원 전압을 따라 변화하고, 상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 접지 전압을 가지며, 상기 제 2 검출 신호는 펄스 신호인 플래시 메모리 장치.
제 4 항에 있어서,

읽기 명령 신호에 응답해서 상기 페이지 버퍼 회로에 의해서 감지된 데이터를 상기 메모리 장치의 외부로 출력하는 데이터 출력 버퍼 회로를 부가적으로 포함하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 페이지 버퍼 회로에 의해서 감지된 데이터는 부트-업 데이터인 플래시메모리 장치.
제 6 항에 있어서,

상기 어드레스 발생 수단은

상기 제 1 검출 신호에 응답해서 상기 행 어드레스를 발생하는 행 어드레스 버퍼 및;

상기 제 1 검출 신호에 응답해서 상기 열 어드레스를 발생하는 열 어드레스 버퍼를 포함하는 플래시 메모리 장치.
제 7 항에 있어서,

상기 행 및 열 어드레스 버퍼들은 상기 부트-업 데이터에 관련된 읽기 동작이 종료된 후 외부로부터 인가되는 행 및 열 어드레스들을 받아들이는 플래시 메모리 장치.
플래시 메모리 장치를 구비한 시스템에 전원 전압이 인가될 때 상기 메모리 장치에 저장된 부트-업 데이터를 읽는 방법에 있어서:

상기 전원 전압이 소정의 검출 전압보다 낮을 때 상기 메모리 장치의 내부에서 초기 어드레스를 발생하는 단계 및;

상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 상기 내부적으로 발생된 초기 어드레스에 따라 상기 부트-업 데이터를 감지하는 단계를 포함하는 것을특징으로 하는 방법.
제 9 항에 있어서,

상기 초기 어드레스는 상기 메모리 장치의 내부 어드레스 버퍼에서 발생되는 것을 특징으로 방법.
제 9 항에 있어서,

외부로부터의 읽기 명령 신호에 응답해서 상기 감지된 부트-업 데이터를 상기 메모리 장치의 외부로 출력하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 9 항에 있어서,

상기 부트-업 데이터에 관련된 읽기 동작이 종료된 후 외부에서 상기 메모리 장치로 제공되는 어드레스에 따라 정상적인 읽기/쓰기 동작이 수행되는 것을 특징으로 하는 방법.
행들과 열들로 배열된 메모리 셀들을 갖고, 부트-업 데이터를 저장하는 플래시 메모리 장치의 데이터 읽기 방법에 있어서:

전원 전압이 소정의 검출 전압보다 낮을 때 초기 행 및 열 어드레스를 내부적으로 발생하는 단계와;

상기 전원 전압이 상기 소정의 검출 전압에 도달할 때 상기 초기 행 어드레스에 대응하는 메모리 셀들에 저장된 상기 부트-업 데이터를 감지하는 단계 및;

상기 초기 열 어드레스에 대응하는 페이지 버퍼들을 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
제 13 항에 있어서,

읽기 명령 신호에 응답해서 상기 선택된 페이지 버퍼들에 저장된 데이터를 상기 메모리 장치의 외부로 출력하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 13 항에 있어서,

상기 초기 행 및 열 어드레스는 상기 메모리 장치의 행 및 열 어드레스 버퍼에서 각각 발생되는 것을 특징으로 하는 방법.