JP2005149715A - Otpブロックが含まれたフラッシュメモリを有するメモリシステム - Google Patents
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Abstract
【課題】OTPブロックが含まれたフラッシュメモリ装置を有するメモリシステムを提供する。
【解決手段】ここで開示されるメモリシステムはフラッシュメモリ装置およびインタフェース装置を含む。フラッシュメモリ装置は所定の領域に保護データ情報が貯蔵されるOTPブロックを含み、インタフェース装置はOTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含む。OTPモードでプログラム/消去命令が外部から印加される時、インタフェース装置はOTPロック状態情報がOTPブロックがプログラムされたことを示すか否かを判断する。もしOTPロック状態情報がOTPブロックがプログラムされたことを示したら、インタフェース装置は外部からのOTPブロックに対する接近(プログラム/消去動作を含む)を遮断する。
【選択図】図1
【解決手段】ここで開示されるメモリシステムはフラッシュメモリ装置およびインタフェース装置を含む。フラッシュメモリ装置は所定の領域に保護データ情報が貯蔵されるOTPブロックを含み、インタフェース装置はOTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含む。OTPモードでプログラム/消去命令が外部から印加される時、インタフェース装置はOTPロック状態情報がOTPブロックがプログラムされたことを示すか否かを判断する。もしOTPロック状態情報がOTPブロックがプログラムされたことを示したら、インタフェース装置は外部からのOTPブロックに対する接近(プログラム/消去動作を含む)を遮断する。
【選択図】図1
Description
本発明は半導体メモリ装置に関するものであり、さらに具体的には、一回のみプログラム可能なブロック(one−time programmable block)(以下、OTPブロックという)を含んだフラッシュメモリ装置に関するものである。
電気的に消去およびプログラムされるフラッシュメモリ装置が徐々に多様な応用に使用されており、フラッシュメモリ装置は一般的なデータを貯蔵し、EEPROMセルからなるメモリセルアレイを含む。最近、情報処理システムの漸次的な複雑化によれば、使用者は使用された装置のID例えば、製造業界のシリアル番号、製造日、保安が必要になるデータ、そしてそのような情報を一般的なデータとともにフラッシュメモリ装置内に貯蔵することを所望する。これを満足させるために、フラッシュメモリ装置には保安データを貯蔵するための貯蔵領域(以下、OTPブロックという)が備えられている。一般データを貯蔵する貯蔵領域と同様に、OTPブロックは電気的に消去およびプログラム可能なセルからなる。保安データの毀損および流出を防止するために、使用者はOTPブロックに一回のみ保安データがプログラムされることを所望する。しかし、OTPブロックを有するフラッシュメモリ装置およびそれを含んだメモリシステムは多少の問題点を有する。
1)OTPブロックに対するプログラム動作が許容される場合、OTPブロックのプログラム命令を知ると、許容されない人によってOTPブロックに貯蔵されたデータは毀損されるであろう。例えば、フラッシュメモリ装置の特性によれば、プログラム状態のメモリセルはプログラムされない一方、消去状態のメモリセルはプログラムされることができる。したがって、OTPブロックに貯蔵された重要な保安データが毀損されることができる。したがって、一旦OTPブロックがプログラムされれば、OTPブロックに対する動作が基本的に遮断されなければならない。
2)OTPブロックがプログラムされたか否かを確認するためには常にOTPブロックに対する読み出し動作が実行されなければならない煩雑がある。
3)よく知られたように、プログラムされたEEPROMセルに新しいデータを再プログラムするためには、先ず、EEPROMセルが消去されなければならない。これによって、OTPブロックに対する消去動作を制限することによってOTPブロックが再プログラムされることを防止することができる。OTPブロックの消去動作を物理的に遮断しようとする技術は特許文献1に記載されている。特許文献1によれば、OTPブロックを選択するための行デコーダにヒューズを挿入し、挿入されたヒューズを選択的に切断することによってOTPブロックの消去動作を遮断することができる。しかし、前記特許に記載された技術は別途のヒューズを要するだけではなく、ヒューズ切断過程を要する問題点を有する。
特開2001−035176号
米国特許第6,346,834号
米国特許第6,204,703号
本発明の目的は、フラッシュメモリ装置のOTPブロックに対する消去および再プログラム動作を遮断することができるメモリシステムを提供することである。
本発明の他の目的は、OTPブロックに対する消去動作を遮断するための別途のヒューズ手段を要しないフラッシュメモリ装置およびそれを含んだメモリシステムを提供することである。
本発明のまた他の目的は、パワーアップ時ホストからの命令なしにフラッシュメモリ情報を自動に読み出すメモリシステムを提供することである。
上述の目的を達成するための本発明の特徴によれば、メモリシステムは所定の領域に保護データ情報が貯蔵される一回のみプログラム可能なブロック(以下、OTPブロックという)を含むフラッシュメモリ装置と、前記OTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含んだインタフェース装置を含む。OTPモードで動作命令が印加される時、前記インタフェース装置は前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示すか否かを判断する。前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記OTPブロックに対する接近を遮断する。
この実施形態において、前記OTPブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記OTPブロックの所定の領域を含む。
この実施形態において、前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成される。
この実施形態において、前記保護データ情報は前記メイン領域がプログラムされる時に同時に前記スペア領域に貯蔵される。または前記保護データ情報は前記メイン領域がプログラムされた後前記スペア領域に貯蔵される。
この実施形態において、前記レジスタはパワーアップ時ごとに前記OTPブロックに貯蔵された保護データ情報にアップデートされる。さらに、前記OTPブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたOTPロック状態情報を外部に出力する。前記OTPブロックに対する接近は前記OTPブロックのプログラム/消去動作を含む。
本発明の他の特徴によれば、メモリシステムは所定の領域に保護データ情報が貯蔵されるOTPブロックを含むフラッシュメモリ装置と、前記OTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含んだインタフェース装置を含む。前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記OTPブロックを選択するためのOTPブロック選択回路と、そして前記OTPモード時、前記メモリブロックに対する接近が遮断されるように前記メモリブロック選択回路を非活性化状態に、そして前記OTPブロック選択回路を活性化状態に各々設定する制御回路とをさらに含む。
この実施形態において、前記OTPモード時プログラム/消去命令が外部から印加される時、前記インタフェース装置は前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示すか否かを判断する。前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記OTPブロックに対する接近を遮断する。前記OTPブロックに対する接近は前記OTPブロックのプログラム/消去動作を含む。前記OTPロック状態情報が前記OTPブロックがプログラムされないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記OTPモードの進入を知らせる命令を出力する。そして、前記制御回路は前記OTPモードの進入を知らせる命令に応答して前記メモリブロック選択回路を非活性化状態に、そして前記OTPブロック選択回路を活性化状態に各々設定する。
この実施形態において、前記OTPブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記OTPブロックの所定の領域を含む。前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成される。
本発明のまた他の特徴によれば、メモリシステムは所定の領域に保護データ情報が貯蔵されるOTPブロックを含むフラッシュメモリ装置と、前記OTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含む。前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記OTPブロックを選択するためのOTPブロック選択回路と、前記インタフェース装置から印加されるブロックおよび行アドレスを前記メモリブロック選択回路および前記OTPブロック選択回路に出力するアドレスバッファ回路と、前記OTPモードを知らせる命令に応答してOTPイネーブル信号を発生する制御回路とをさらに含む。前記メモリブロックは前記OTPイネーブル信号が活性化される時、前記ブロックアドレスに関係なしに、前記メモリブロック選択回路によって選択されない一方、前記OTPブロック選択回路は前記OTPイネーブル信号の活性化に応答して前記OTPブロックを選択する。
この実施形態において、前記OTPモード時、プログラム/消去命令が外部から印加される時、前記インタフェース装置は前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示すか否かを判断する。前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示す時に、前記インタフェース装置は前記外部からの前記OTPブロックに対する接近を遮断する。前記OTPブロックに対する接近は前記OTPブロックのプログラム/消去動作を含む。
この実施形態において、前記OTPロック状態情報が前記OTPブロックがプログラムされないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記OTPモードを知らせる命令を出力し、前記制御回路は前記OTPモードを知らせる命令に応答して前記OTPイネーブル信号を活性化させる。
この実施形態において、前記OTPブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記OTPブロックの所定の領域を含む。前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成される。
この実施形態において、前記レジスタはパワーアップ時ごとに前記OTPブロックに貯蔵された保護データ情報にアップデートされる。前記OTPブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたOTPロック状態情報を外部に出力する。
本発明のまた他の特徴によれば、メモリシステムは所定の領域にテスト情報が貯蔵されるOTPブロックを含むフラッシュメモリ装置と、パワーアップ時読み出しイネーブル信号を発生する読み出しイネーブル信号発生回路と、前記OTPブロックに貯蔵されたテスト情報が前記パワーアップ時外部命令なしにアクセスされるように、前記読み出しイネーブル信号に応答して前記フラッシュメモリ装置を制御するインタフェース装置とを含む。
この実施形態において、前記テスト情報はパッケージレベルから得られる前記フラッシュメモリ装置の動作周波数を含み、前記パッケージレベルで前記OTPブロックに貯蔵される。
この実施形態において、前記インタフェース装置は、パワーアップ時ごとに前記OTPブロックに貯蔵されたテスト情報にアップデートされるレジスタを含む。
この実施形態において、前記OTPブロックに貯蔵されたテスト情報が外部から要求される時、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたテスト情報を外部に出力する。
レジスタに貯蔵されたOTPロック状態情報に従ってOTPモードの進入を制御することによって、プログラムされたOTPブロックの再プログラム/消去動作を基本的に遮断することができる。これはOTPブロックに貯蔵されたデータが安全に保存されることができることを意味する。また、OTPブロックを煩雑にアクセスせず、OTPブロックがプログラムされたか否かを確認することができる。さらに、OTPブロックの消去動作を遮断するための別途のヒューズオプションなしにOTPブロックが消去されることを遮断することができる。
さらに、パワーアップ時ホスト命令の要求なしにOTPブロックのテスト情報をフラッシュインタフェースのレジスタに自動的にローディングすることが可能である。
本発明の望ましい実施形態が参照図面に基づいて以下詳細に説明されるであろう。
本発明によるメモリシステムは一回のみプログラム可能なブロック(one−time programable block)(以下、“OTPブロック”という)を有するフラッシュメモリ装置と、フラッシュメモリ装置のOTPブロックのプログラムの可否を示すOTPロック状態情報を貯蔵するOTPロック状態レジスタ(OTP lock status register)を含む。OTPブロックに保安データが貯蔵された後、外部からOTPブロックをプログラムしようとする命令が入力される場合、本発明によるメモリシステムはOTPロック状態レジスタに貯蔵された保護データ情報に基づいてOTPブロックがプログラムされることを遮断する。さらに、OTPブロックに保安データが貯蔵された後外部からOTPブロックを消去しようとする命令が入力される場合、本発明によるメモリシステムはOTPロック状態レジスタに貯蔵された保護データ情報に基づいてOTPブロックが消去されることを遮断する。これは以後詳細に説明する。したがって、OTPブロックには本来の目的に従って保安データが一回のみプログラムされ、フラッシュメモリ装置のOTPブロックに貯蔵された保安データは外部のどのような贋作にも安全に保護されることができる。
図1は本発明の第1実施形態によるメモリシステムを概略的に示すブロック図である。図1を参照すれば、本発明のメモリシステム100はフラッシュメモリ装置120、インタフェース装置140、およびホスト160を含む。フラッシュメモリ装置120はデータを貯蔵するための貯蔵領域を含み、貯蔵領域は複数個のメモリブロックBLK0〜BLKxと少なくとも一つのOTPブロックOTPBLKで構成される。本発明において、メモリブロックBLK0〜BLKxの消去/プログラム/読み出し動作およびOTPブロックOTPBLKの読み出し動作は制限されない。一方、OTPブロックOTPBLKの消去/プログラム動作は制限され、これは以下詳細に説明する。メモリブロックBLK0〜BLKxおよびOTPブロックOTPBLKは電気的に消去およびプログラム可能なROMセル(electrically erasable and programmble ROM cells:EEPROMs)で構成され、各セルは浮遊ゲートトランジスタを含む。
インタフェース装置140はフラッシュメモリ装置120とホスト160との間でインタフェース役割を実行する。インタフェース装置140はホストインタフェース141とフラッシュインタフェース142で構成される。ホストインタフェース141はホスト160から各種の命令(例えば、プログラム命令、消去命令、読み出し命令、OTP命令など)が入力されてフラッシュインタフェース142に伝達する。例えば、ホストインタフェース141はホスト160からOTPモードを知らせる命令(以下、“OTP命令”という)が入力されてOTPアクセス命令(OTP access CMD)をフラッシュインタフェース142に出力する。OTPモードでプログラムが入力されれば、ホストインタフェース141はOTPプログラム命令(OTP program CMD)をフラッシュインタフェース142に出力する。OTPモードで読み出し命令が入力されれば、ホストインタフェース141はOTP読み出し命令(OTP read CMD)をフラッシュインタフェース142に出力する。OTPモードを抜くための命令が入力されれば、ホストインタフェース141はリセット命令(Reset CMD)をフラッシュインタフェース142に出力する。
続いて図1を参照すれば、フラッシュインタフェース142はOTPロック状態レジスタ(lock status register)142aを含み、OTPロック状態レジスタ142aにはフラッシュメモリ装置120のOTPブロックOTPBLKがプログラムされたか否かを示すOTPロック状態情報が貯蔵される。例えば、‘1’のOTPロック状態情報はフラッシュメモリ装置120のOTPブロックOTPBLKがプログラムされていないことを示す。フラッシュインタフェース142はたとえ図示しないが、制御ロジック(control logic)としてよく知られた状態マシン(state machine)を利用して実現されることができることは自明である。フラッシュインタフェース142はホストインタフェース141から伝達された命令に従ってフラッシュメモリ装置120の制御信号を発生し、フラッシュメモリ装置120は決められたタイミングに従ってフラッシュインタフェース142から伝達される命令、アドレスそして/またはデータが入力され、これはこの分野の通常の知識を持つ者に自明である。
特に、本発明の場合、OTPモードでプログラム命令がホスト160からインタフェース装置140に伝達され、まず、インタフェース装置140のフラッシュインタフェース142はOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報が‘1’であるか否かを判断する。もしOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報が‘1’であるあれば、フラッシュメモリ装置120にはプログラム命令が伝送されない。すなわち、フラッシュメモリ装置120のOTPブロックOTPBLKはプログラムされない。もしOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報が‘0’であれば、フラッシュインタフェース142は決められたタイミングに従ってプログラム命令、アドレスおよびデータをフラッシュメモリ装置120に伝送する。すなわち、フラッシュメモリ装置120のOTPブロックOTPBLKにはよく知られた方式に従って願う保安データ(security data)がプログラムされるであろう。また、OTPモードで消去命令がホスト160からインタフェース装置140に伝達されれば、フラッシュインタフェース142はOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報が‘1’であるか否かを判断する。もしOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報が‘1’であれば、フラッシュメモリ装置120には消去命令が伝送されない。すなわち、フラッシュメモリ装置120のOTPブロックOTPBLKは消去されない。もしOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報が‘0’であれば、フラッシュインタフェース142は決められたタイミングに従って消去命令およびアドレスをフラッシュメモリ装置120に伝送する。すなわち、フラッシュメモリ装置120のOTPブロックOTPBLKがよく知られた方式に従って消去されるであろう。
ホスト160がOTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報をインタフェース装置140に要請する時、インタフェース装置140はホスト160の要請に従って保護データ情報としてOTPロック状態レジスタ142aのOTPロック状態情報ホスト160に出力することができる。
図2は本発明の望ましい実施形態による図1に示したフラッシュメモリ装置を概略的に示すブロック図である。本発明によるフラッシュメモリ装置120はNANDフラッシュメモリ装置である。しかし、フラッシュメモリ装置120がNANDフラッシュメモリ装置に極限されないことはこの分野の通常の知識を持つ者に自明である。
図2を参照すれば、本発明のフラッシュメモリ装置120は情報を貯蔵するためのメモリセルアレイを含み、メモリセルアレイは複数個のメモリブロックBLK0〜BLKxと少なくとも一つのOTPブロックOTPBLKで構成される。メモリブロックBLK0〜BLKxおよびOTPブロックOTPBLKの各々は複数個のストリングを含み、図示しないが、各ストリングはストリング選択トランジスタ、接地選択トランジスタ、および選択トランジスタの間に直列連結されたメモリセルトランジスタで構成されるであろう。各メモリセルトランジスタは電気的に消去およびプログラム可能なフローティングゲートトランジスタで構成される。特に、OTPブロックOTPBLKには保護データ情報が貯蔵され、保護データ情報はOTPブロックOTPBLKがプログラムされたか否かを示す。さらに具体的に説明すれば次の通りである。
OTPブロックを概略的に示す図3を参照すれば、OTPブロックOTPBLKはメイン領域とスペア領域を含む。メイン領域には保安データが貯蔵され、複数個のページ(またはワードライン)からなる。スペア領域には各ページと関連した情報(例えば、ECC情報)が貯蔵される。特に、スペア領域にはOTPブロックOTPBLKがプログラムされたか否かを示す保護データ情報が貯蔵される。保護データ情報は一番目のページのスペア領域の特定領域(121、図3で斜線領域)に貯蔵される。しかし、保護データ情報は各ページのスペア領域にまたは任意のページのスペア領域に貯蔵されることができる。スペア領域の特定領域121は一つのワードデータが貯蔵されることができ、図3に示したように、ワードデータの二つの下位データビットIO0、IO1には保護データとして‘00’または‘1X/X1’データが貯蔵される。保護データはメイン領域の選択されたページにデータが貯蔵される時ともに貯蔵されることができる。または、メイン領域にデータを貯蔵した後保護データがスペア領域に貯蔵されることができる。
再び、図2を参照すれば、本発明のフラッシュメモリ装置120は行バッファ回路201、列バッファ回路202、行データ回路203、列デコーダ回路204、データラッチおよび感知増幅回路205、列ゲート回路206、データ出力バッファ回路207、命令レジスタ、および制御ロジック208をさらに含む。
行バッファ回路201は命令レジスタおよび制御ロジック208の制御下に入出力ピンIO0〜IO15を通じて入力される行アドレスが入力され、列バッファ回路202は命令レジスタおよび制御ロジック208の制御下に入出力ピンIO0〜IO15を通じて入力される列アドレスが入力される。行デコーダ回路203は行バッフア回路201から出力されるブロックアドレスBAに応答してメモリブロックBLK0〜BLKxのうちの一つを選択し、行バッファ回路201から出力される行アドレスRAに応答して選択されたブロックのワードライン/ページのうちの一つを選択する。行デコーダ回路203はメモリブロックBLK0〜BLKxとOTPブロックOTPBLKに各々対応する行デコーダRPO〜RDi、OTPRDで構成される。データラッチおよび感知増幅回路205は読み出し動作の時選択されたメモリブロック/OTPブロックに貯蔵されたデータを感知増幅し、プログラム動作の時選択メモリブロック/OTPブロックに貯蔵されるデータをラッチする。データラッチおよび感知増幅回路205は、たとえ図示しないが、各メモリブロック/OTPブロックのストリングに各々連結された複数個のページバッファを含む。例示的なページバッファは特許文献1に記載されている。
続いて、列デコーダ回路204は列バッファ回路202から出力される列アドレスに応答して列選択信号を発生し、列ゲート回路206は列デコーダ回路204からの列選択信号に応答して選択されたメモリブロック/OTPブロックの列(またはページバッファ)をワード単位で順次に選択する。そのように選択されたページバッファにラッチされたデータは命令レジスタおよび制御ロジック208の制御下に入出力ピンIO0〜IO15を通じて外部に出力される。命令レジスタおよび制御ロジック208は入出力ピンIO0〜IO15を通じて命令が入力され、入力された命令に従って内部動作を制御する。
特に、本発明の場合、命令レジスタおよび制御ロジック208はOTPモード(またはOTPモードへの進入)を示す命令が入力される時、OTPイネーブル信号OTP_ENを活性化させる。OTPイネーブル信号OTP_ENはメモリブロックBLK0〜BLKxに各々対応する行デコーダRD0〜RDiとOTPブロックOTPBLKに対応する行デコーダOTPBLKに印加される。OTPイネーブル信号OTP_ENが活性化される時、行デコーダRD0〜RDiは行バッファ回路201からのブロックおよび行アドレスBA、RAに関係なしに火活性化される。すなわち、OTPイネーブル信号OTP_ENが活性化される時、メモリブロックBLK0〜BLKxは対応する行データRD0〜RDiによって選択されない。一方、OTPイネーブル信号OTP_ENが活性化される時、行デコーダOTPBLKは行バッファ回路201から出力される行アドレスRAに応答してOTPブロックOTPBLKのページ/行のうちの一つを選択する。OTPイネーブル信号OTP_ENが活性化され、その次にプログラム/消去/読み出し命令が入力されれば、OTPブロックOTP_ENが活性化され、その次にプログラム/消去/読み出し動作はNANDフラッシュメモリ装置のよく知られた方式に従って実行されるであろう。結果的に、OTPモードで、メモリブロックBLK0〜BLKxは選択されない一方、OTPブロックOTPBLKが選択される。
図4は本発明の第1実施形態によるメモリシステムのOTPブロックのプログラムおよび再プログラム防止動作を説明するための流れ図である。
フラッシュメモリ装置120のOTPブロックOTPBLKには一回のみデータがプログラムされることができる。フラッシュメモリ装置120のOTPブロックOTPBLKにデータをプログラムするために、まず、ホスト160はOTPモードに進入するのに必要な命令(以下、“OTP命令”という)をインタフェース装置140に出力する(S100)。インタフェース装置140のホストインタフェース141はOTP命令に応答してOTPアクセス命令を発生し、フラッシュメモリ装置120の命令レジスタおよび制御ロジック208はOTPモードへの進入を知らせる命令に応答してOTPイネーブル信号OTP_ENを活性化させる。これは以後に入力されたブロックアドレスに従ってメモリブロックBLK0〜BLKxが選択されないようにする。すなわち、OTPモードでOTPイネーブル信号OTP_ENが活性化されることによって、メモリブロックBLK0〜BLKxは選択されない一方、OTPブロックOTPBLKは選択される。
先の説明の過程を通じてOTPモードが設定されれば、ホスト160はプログラム命令をインタフェース装置140に出力し、インタフェース装置140のホストインタフェース141はプログラム命令に応答してOTPプログラム命令をフラッシュインタフェース142に出力する。フラッシュインタフェース142はOTPアクセス命令の入力に応答してOTPロック状態レジスタ142aの値がOTPブロックOTPBLKがプログラムされないことを示す‘0’であるか否かを判断する(S110)。もしOTPロック状態レジスタ142aの値がOTPブロックOTPBLKがプログラムされたことを示す‘1’であれば、手続きはS130段階に進行する。もしOTPロック状態レジスタ142aの値が‘0’であれば、OTPブロックに保安データおよび保護データがプログラムされる(S120)。OTPロック状態レジスタ142aの値がOTPブロックOTPBLKがプログラムされないことを示す‘0’である時、フラッシュインタフェース142はOTPプログラム命令に応答して決められたタイミングに従ってプログラム命令、アドレスおよびデータをフラッシュメモリ装置120に出力する。フラッシュメモリ装置120の命令レジスタおよび制御ロジック208はプログラム命令に応答してプログラム動作に必要な高電圧を発生するように高電圧発生回路(不図示)を制御する。行および列バッファ回路201、202は命令レジスタおよび制御ロジック208の制御下で入出力ピンIO0〜IO15を通じて入力されるアドレスを各々ラッチする。
OTPブロックOTPBLKに対応する行デコーダOTPBLKは行バッファ回路201に入力されたアドレスのうちの行アドレスRAに応答してOTPブロックOTPBLKのページのうちの一つを選択する。この時、先の説明のように、行デコーダBLK0〜BLKxがOTPイネーブル信号OTPENによって非活性化されるので、メモリブロックBLK0〜BLKxは選択されない。入出力ピンIO0〜IO15を通じてワード単位で順位に入力されるデータは列ゲート回路206を通じてデータラッチおよび感知増幅回路205にロードされる。データラッチおよび感知増幅回路205にロードされたプログラムされるデータはよく知られた方式に従ってOTPブロックOTPBLKのメイン領域にプログラムされる。これと同時に、OTPブロックOTPBLKのスペア領域にはOTPブロックOTPBLKがプログラムされたことを知らせる‘00’の保護データ情報が貯蔵されるであろう。一方、OTPブロックOTPBLKがプログラムされたことを知らせる‘00’の保護データ情報はOTPブロックOTPBLKのメイン領域がプログラムされた後にOTPブロックOTPBLKのスペア領域に貯蔵されることができるであろう。
一方、OTPブロックOTPBLKがプログラムされたことを知らせる‘00’の保護データ装置はOTPブロックOTPBLKのメイン領域がプログラムされた後にOTPブロックOTPBLKのスペア領域に貯蔵されることができる。
OTPブロックOTPBLKに保安データおよび保護データ情報をプログラムする動作が終了すれば、ホスト160はOTPモードを抜くためにリセット命令をインタフェース装置140に出力する(S130)。フラッシュインタフェース142はホストインタフェース141からリセット命令が入力される時、OTPロック状態レジスタ142aの値がOTPブロックOTPBLKがプログラムされないことを示す‘0’であるか否かを判断する(S140)。もしOTPロック状態レジスタ142aの値が‘1’であれば、手続きはS160に進行する。もしOTPロック状態レジスタ値142aの値が‘0’であれば、OTPロック状態レジスタ142aはアップデートされる(S150)。具体的に、フラッシュインタフェース142はOTPブロックOTPBLKのスペア領域に貯蔵された保護データ情報が読み出されるようにフラッシュメモリ装置120に読み出し命令が出力する。フラッシュインタフェース142は読み出された保護データ情報が‘00’である時、OTPロック状態レジスタ142aに‘1’のOTPロック状態情報を貯蔵する。すなわち、OTPロック状態レジスタ142aがアップデートされる。以後、フラッシュインタフェース142がフラッシュメモリ装置120にリセット命令を出力することによって、OTPモードが終了する(S160)。すなわち、OTPイネーブル信号OTP_ENが非活性化される。
フラッシュインタフェース142のOTPロック状態レジスタ142aに貯蔵されたロック状態情報は電源が消えると消滅するので、電源が印加されるごとにOTPロック状態情報がOTPロック状態レジスタ142aにアップデートされなければならない。具体的に説明すれば、電源がつくと、フラッシュインタフェース142は先の説明と同一な方式でフラッシュメモリ装置120をOTPモードに設定し、OTPブロックOTPBLKのスペア領域に貯蔵された保護データ情報が読み出されるようにフラッシュメモリ装置120に読み出し命令を出力する。フラッシュインタフェース142は読み出された保護データ情報が‘00’である時、OTPロック状態レジスタ142aに‘1’のOTPロック状態情報を貯蔵する。すなわち、OTPロック状態レジスタ142aがアップデートされる。
一旦OTPブロックOTPBLKがプログラムされれば、OTPモードでOTPブロックOTPBLKを再プログラムすることは不可能である。具体的に説明すれば、OTPモードでホスト160からプログラム命令がインタフェース装置140に印加されれば、ホストインタフェース141はフラッシュインタフェース142にOTPプログラム命令を出力する。フラッシュインタフェース141はフラッシュインタフェース142にOTPプログラム命令を出力する。フラッシュインタフェース142にOTPプログラム命令が印加されれば、フラッシュインタフェース142はOTPロック状態レジスタ142aに‘1’のOTPロック状態情報が貯蔵されているか否かを判断する。もしOTPロック状態レジスタ142aに‘1’のOTPロック状態状態が貯蔵されていれば、OTPプログラムモードは設定されない。したがって、OTPブロックOTPBLKは再プログラムされない。この時、インタフェース装置140はホスト160にOTPプログラムモードの侵入が失敗したことを知らせることができる。
一旦OTPブロックOTPBLKがプログラムされれば、OTPブロックの再プログラム過程と同様に、プログラムされたOTPブロックを消去することも不可能である。具体的に説明すれば、OTPモードでホスト160から消去命令がインタフェース装置140に印加されれば、ホストインタフェース141はフラッシュインタフェース142にOTP消去命令を出力する。フラッシュインタフェース142にOTP消去命令が印加されれば、フラッシュイン端フェース142はOTPロック状態レジスタ142aに‘1’のOTPロック状態状態が貯蔵されているか否かを判断する。もし、OTPロック状態レジスタ142aに‘1’のOTPロック状態情報が貯蔵されていれば、OTP消去モードは設定されない。したがって、OTPブロックOTPBLKは消去されない。この時、インタフェース装置140はホスト160にOTPモードの侵入が失敗したことを知らせることができる。従来の技術で説明したように、OTPブロックOTPBLKの消去動作を防止するために別途のヒューズオプションが行デコーダに使用された。しかし、本発明の場合、行デコーダOTPRDに別途のヒューズオプション(不図示)を使用せず、OTPブロックOTPBLKの消去動作を防止することができる。
本発明によるメモリシステムの場合、OTPブロックOTPBLKがプログラムされたか否かを判断することはOTPブロックOTPBLKのスペア領域に貯蔵された保護データ情報を読まず実行されることができる。例えば、ホスト160がインタフェース装置140にOTPブロックOTPBLKの保護データ情報を要請する時、OTPロック状態レジスタ142aに貯蔵されたOTPロック状態情報がホスト160に出力される。したがって、OTPブロックOTPBLKのスペア領域に貯蔵された保護データ情報を読まずOTPブロックOTPBLKがプログラムされたか否かを判断することが可能である。
図5は本発明の第2実施形態によるメモリシステムを概略的に示すブロック図である。図5で、図1に示したことと同一な機能を実行する構成要素は同一の参照番号で表記されるので、それに対する説明は省略する。
本発明の第1実施形態によるメモリシステムの場合、先の説明のように、OTPブロックがプログラムされたか否かを示す保護データ情報とともに保安データがOTPブロックに貯蔵される。これとともに、本発明の第2実施形態によるメモリシステムの場合、OTPブロック(図面には“OTPBLK”と表記される)にはパッケージレベルから得られたテスト情報(例えば、動作周波数)が貯蔵される。テスト情報は保安データおよび保護データ情報が貯蔵される以前にパッケージテストレベルでOTPブロックの特定アドレス領域(例えば、OTPブロックのメイン領域またはスペア領域)に貯蔵されるであろう。
続いて、図5を参照すれば、インタフェース装置140はホストインタフェース141、フラッシュインタフェース142、およびPOR読み出しイネーブル信号発生回路143を含む。図5に示したホストインタフェース141およびフラッシュインタフェース142はOTPモードで図1に示したことと同一に動作するので、それに対する説明は省略する。POR読み出しイネーブル信号発生回路143はパワーアップ時POR読み出しイネーブル信号POR_READを発生し、フラッシュインタフェース142はPOR読み出しイネーブル信号PRO_READに応答してPOR読み出しモードを知らせる命令をフラッシュメモリ120に出力する。以後、フラッシュインタフェース142はPOR読み出し命令とともにアドレスをフラッシュメモリ120に出力する。POR読み出し命令とともにフラッシュメモリ120に伝送されるアドレスはテスト情報が貯蔵された領域指定するためのアドレスである。フラッシュメモリ120はPOR読み出し命令に応答してOTPブロックのテスト情報を読み出し、読み出されたテスト情報をインタフェース装置140に出力する。インタフェース装置140のフラッシュインタフェース142はフラッシュメモリ120から出力されたテスト情報をレジスタ142bに貯蔵する。ホスト160がレジスタ142bに貯蔵されたテスト情報をインタフェース装置140に要請する時、インタフェース装置140はホスト160の要請に従ってレジスタ142bのテスト情報をホストインタフェース141を通じてホスト160に出力する。
先の説明によれば、本発明の第2実施形態によるメモリシステムの場合、パワーアップ時実行されるテスト情報読み出し動作はホスト160からの命令なしにインタフェース140の制御下に自動的に実行される。
図5において、フラッシュインタフェース142に存在するレジスタ142a、142bは個別的に実現されている。しかし、レジスタ142a、142bがOTPロック状態情報およびテスト情報を貯蔵するように一つのレジスタで実現されることができることはこの分野の通常の知識を持つ者において自明である。
図6および図7は図5に示したPOR読み出しイネーブル信号発生回路の実施形態を概略的に示すブロック図である。
図6を参照すれば、POR読み出しイネーブル信号発生回路143はパワーオンリセット回路143aと信号発生器143bとを含む。パワーオンリセット回路143aはパワーアップ時電源電圧が所定の電圧に到達したか否かを検出し、その結果として、パワーオンリセット信号PORを発生する。信号発生器143bはパワーオンリセット信号PORに応答してPOR読み出しイネーブル信号POR_READを発生する。POR読み出しイネーブル信号POR_READはパワーオンリセット信号PORが活性化され、所定の時間が経過した後に生成される。ここで、所定の時間はパワーアップ時電源電圧Vccが所定の電圧で十分に目標電圧(full Vcc)まで増加するのに必要な時間である。信号発生器143bはこの分野でよく知られた発振器で実現される。
例示的なパワーオンリセット回路が特許文献2に、そして特許文献3に開示されている。
図6に示したことと異なって、POR読み出しイネーブル信号発生回路143は図7に示したように、先の説明のパワーオンリセット回路のみを利用して実現されることができる。
本発明の第2実施形態によるメモリシステムの動作を図2、図5乃至図7を参照して以下詳細に説明する。
メモリシステム100に電源が供給されれば、インタフェース装置140のPOR読み出しイネーブル信号発生回路143はPOR読み出しイネーブル信号POR_READを発生する。フラッシュインタフェース142はPOR読み出しイネーブル信号POR_READに応答してPOR読み出しモードを示す命令をフラッシュメモリ120に出力する。図2に示したフラッシュメモリ120の命令レジスタおよび制御ロジック208はPOR読み出し命令が入力される時、OTPイネーブル信号OTP_ENを活性化させる。OTPイネーブル信号OTP_ENはメモリブロックBLK0〜BLKxに各々対応する行デコーダRD0〜RDiとOTPブロックOTPBLKに対応する行デコーダOTPRDに印加される。OTPイネーブル信号OTP_ENガ活性化される時、行デコーダRD0〜RDiは行バッファ回路201からのブロックおよび行アドレスBA、RAに関係なしに非活性化される。すなわち、OTPイネーブル信号OTP_ENが活性化される時、行デコーダOTPRDに印加される。OTPイネーブル信号OTP_ENが活性される時、行デコーダRD0〜RDiは行バッファ回路201からのブロックおよび行アドレスBA、RAに関係なしに非活性化される。すなわち、OTPイネーブル信号OTP_ENが活性化される時、メモリブロックBLK0〜BLKxは対応する行デコーダRD0〜RDiによって選択されない。一方、OTPイネーブル信号OTP_ENが活性化される時、行デコーダOTPBLKは行バッファ回路201から出力される行アドレスRAに応答してOTPブロックOTPBLKのページ/行のうちの一つを選択するであろう。
フラッシュインタフェース142はPOR読み出しモードを示す命令に続いてPOR読み出し命令とともにアドレスをフラッシュメモリ120に出力する。フラッシュメモリ120はOTPイネーブル信号OTP_ENが活性化された後にPOR読み出し命令が入力されれば、OTPブロックOTPBLKの読み出し動作はNANDフラッシュメモリ装置のよく知られた方式に従って実行されるであろう。さらに具体的に説明すれば、次の通りである。
図2の行バッファ回路201は命令レジスタおよび制御ロジック208の制御下に入出力ピンIO0〜IO15を通じて入力される行アドレスが入力され、列バッファ回路202は命令レジスタおよび制御ロジック208の制御下に入出力ピンIO0〜IO15を通じて入力される列アドレスが入力される。行デコーダOTPBLKは行バッファ回路201からのアドレスに応答してOTPブロックのワードライン/ページのうちの一つを選択する。データラッチおよび感知増幅回路205は選択されたOTPブロックに貯蔵されたデータ(すなわち、テストデータ情報)を感知じ、感知されたデータをラッチする。その次に、列デコーダ回路204は列バッファ回路202から出力される列アドレスに応答して列選択信号を発生し、列ゲート回路206は列デコーダ回路204からの列選択信号に応答して選択されたOTPブロックの列(またはページバッファ)をワード単位で順次に選択する。そのように選択されたページバッファにラッチされたデータは命令レジスタおよび制御ロジック208の制御下に入出力ピンIO0〜IO15を通じて外部に出力される。結果的に、読み出し動作の結果としてテスト情報はフラッシュインタフェース142のレジスタ142bに貯蔵されるであろう。ホスト160がレジスタ142bに貯蔵されたテスト情報をインタフェース装置140に要請する時、インタフェース140はホスト160の要請に従ってレジスタ142bのテスト情報をホストインタフェース141を通じてホスト160に出力する。
結果的に、本発明の第2実施形態によるメモリシステムの場合、パワーアップ時OTPブロックでテスト情報を読み出す動作はホスト160からの命令なしにインタフェース140の制御下に自動的に実行される。
本発明の第2実施形態によるメモリシステムの場合、動作周波数のようなテスト情報をOTPブロックに貯蔵することによって収率を向上させることができる。例えば、ウェーハに形成される多数のチップは同一の条件で製造されても、願う動作周波数範囲に属しないチップが存在することができる。そのようなチップのテスト動作(特に、各チップの動作周波数を測定する間)は一般的にパッケージレベルで実行される。もし任意のチップの測定動作周波数が願う動作周波数範囲に属しなければ、すなわち、製作されたチップの動作周波数が願う動作周波数の範囲に属しないので、そのようなチップは廃棄されるであろう。しかし、任意のチップの測定動作周波数が願う動作周波数範囲に属しなくとも、測定された動作周波数のテスト情報をOTPブロック内に貯蔵することによって願う動作周波数範囲内に属しないチップは先の言及されたテスト情報に基づいて他の動作周波数範囲に属するチップで分類されることができる。これは収率が向上することができることを意味する。
第2実施形態によるメモリシステムの場合、POR読み出しモードが設定された後テスト情報が読み出される。一方、POR読み出しイネーブル信号が活性化された後、すぐPOR読み出し動作が実行されることができる。例えば、フラッシュインタフェース142はPOR読み出しイネーブル信号POR_READの活性化に応答してPOR読み出し命令とともにアドレス(テスト情報が貯蔵された領域を指定するためのアドレス)をフラッシュメモリ120に伝送する。その次に、フラッシュメモリ120はPOR読み出し命令に応答してOTPイネーブル信号OTP_ENを活性化させる。これは行デコーダOTPRDのみが活性化されることを意味する。以後、先の説明のように、OTPブロックに対する読み出し動作が実行され、そのように読み出されたテスト情報がフラッシュインタフェース142のレジスタ142bに貯蔵されるであろう。
本発明によるメモリシステムにおいて、設計変更に従って、OTPブロックに貯蔵された保護データ情報およびテスト情報はOTPモードおよびPOR読み出しモードで各々連続して読み出されるか、POR読み出しモードで同時にまたは個別的に読み出されることができる。また、OTPブロックに貯蔵された保護データ情報およびテスト情報はOTPモードで同時にまたは個別的に読み出されることができる。
以上、本発明による回路の構成および動作を上述の記載および図面に従って説明したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
100 メモリシステム
120 フラッシュメモリ
140 インタフェース装置
141 ホストインタフェース
142 フラッシュインタフェース
160 ホスト
120 フラッシュメモリ
140 インタフェース装置
141 ホストインタフェース
142 フラッシュインタフェース
160 ホスト
Claims (38)
- 所定の領域に保護データ情報が貯蔵される一回のみプログラム可能なブロック(以下、OTPブロックという)を含むフラッシュメモリ装置と、
前記OTPブロックがプラグラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含み、
OTPモードで動作命令が印加される時、前記インタフェース装置は前記OTPロック状態情報がOTPブロックがプログラムされたことを示すか否かを判断し、前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記OTPブロックに対する接近を遮断することを特徴とするメモリシステム。 - 前記OTPブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記OTPブロックの所定の領域を含むことを特徴とする請求項1に記載のメモリシステム。
- 前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項2に記載のメモリシステム。
- 前記保護データ情報は前記メイン領域がプログラムされる時に同時に前記スペア領域に貯蔵されることを特徴とする請求項2に記載のメモリシステム。
- 前記保護データ情報は前記メイン領域がプログラムされた後、前記スペア領域に貯蔵されることを特徴とする請求項2に記載のメモリシステム。
- 前記レジスタはパワーアップ時ごとに前記OTPブロックに貯蔵された保護データ情報にアップデートされることを特徴とする請求項1に記載のメモリシステム。
- 前記OTPブロックに貯蔵された保護データ情報が外部から要求される時に、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたOTPロック状態情報を外部に出力することを特徴とする請求項1に記載のメモリシステム。
- 前記OTPブロックに対する接近は前記OTPブロックのプログラム/消去動作を含むことを特徴とする請求項1に記載のメモリシステム。
- 前記インタフェース装置はパワーアップ時、POR読み出しイネーブル信号を発生するPOR読み出しイネーブル信号発生回路をさらに含み、前記OTPブロックにはパッケージレベルでテースト情報がプログラムされることを特徴とする請求項1に記載のメモリシステム。
- 前記インタフェース装置は前記POR読み出しイネーブル信号が活性化される時、前記OTPブロックのテースト情報が読み出されないように前記フラッシュメモリ装置を制御することを特徴とする請求項9に記載のメモリシステム。
- 前記パワーアップ時ごとに前記フラッシュメモリ装置から読み出された前記テスト情報は第2レジスタに貯蔵されることを特徴とする請求項10に記載のメモリシステム。
- 所定の領域に保護データ情報が貯蔵されるOTPブロックを含むフラッシュメモリ装置と、
前記OTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含み、
前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記OTPブロックを選択するためのOTPブロック選択回路と、そして前記OTPモード時、前記メモリブロックに対する接近が遮断されるように前記メモリブロック選択回路を非活性化状態に、そして前記OTPブロック選択回路を活性化状態に各々設定する制御回路とをさらに含むことを特徴とするメモリシステム。 - 前記OTPモード時プログラム/消去命令が外部から印加される時、前記インタフェース装置は前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示すか否かを判断することを特徴とする請求項12に記載のメモリシステム。
- 前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部から前記OTPブロックに対する接近を遮断することを特徴とする請求項13に記載のメモリシステム。
- 前記OTPブロックに対する接近は前記OTPブロックのプログラム/消去動作を含むことを特徴とする請求項14に記載のメモリシステム。
- 前記OTPロック状態情報が前記OTPブロックがプログラムされていないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記OTPモードの進入を知らせる命令を出力し、そして前記制御回路は前記OTPモードの進入を知らせる命令に応答して前記メモリブロック選択回路を非活性化状態に、そして前記OTPブロック選択回路を活性化状態に各々設定することを特徴とする請求項13に記載のメモリシステム。
- 前記OTPブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記OTPブロックの所定の領域を含むことを特徴とする請求項12に記載のメモリシステム。
- 前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項12に記載のメモリシステム。
- 前記保護データ情報は前記メイン領域がプログラムされる時に同時に前記スペア領域に貯蔵されることを特徴とする請求項17に記載のメモリシステム。
- 前記保護データ情報は前記メイン領域がプログラムされた後前記スペア領域に貯蔵されることを特徴とする請求項17に記載のメモリシステム。
- 前記レジスタはパワーアップ時ごとに前記OTPブロックに貯蔵された保護データ情報にアップデートされることを特徴とする請求項12に記載のメモリシステム。
- 前記OTPブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたOTPロック状態情報を外部に出力することを特徴とする請求項12に記載のメモリシステム。
- 所定の領域に保護データ情報が貯蔵されるOTPブロックを含むフラッシュメモリ装置と、
前記OTPブロックがプログラムされたか否かを示すOTPロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含み、
前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記OTPブロックを選択するためのOTPブロック選択回路と、前記インタフェース装置から印加されるブロックおよびアドレスを前記メモリブロック選択回路および前記OTPブロック選択回路に出力するアドレスバッファ回路と、前記OTPモードを知らせる命令に応答してOTPイネーブル信号を発生する制御回路とをさらに含み、
前記メモリブロックは前記OTPイネーブル信号が活性化される時、前記ブロックアドレスに関係なしに前記メモリブロック選択回路によって選択されない一方、前記OTPブロック選択回路は前記OTPイネーブル信号の活性化に応答して前記OTPブロックを選択することを特徴とするメモリシステム。 - 前記OTPモード時プログラム/消去命令が外部から印加される時、前記インタフェース装置は前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示すか否かを判断することを特徴とする請求項23に記載のメモリシステム。
- 前記OTPロック状態情報が前記OTPブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記OTPブロックに対する接近を遮断することを特徴とする請求項24に記載のメモリシステム。
- 前記OTPブロックに対する接近は前記OTPブロックのプログラム/消去動作を含むことを特徴とする請求項25に記載のメモリシステム。
- 前記OTPロック状態情報が前記OTPブロックがプログラムされないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記OTPモードを知らせる命令を出力し、前記制御回路は前記OTPモードを知らせる命令に応答して前記OTPイネーブル信号を活性化させることを特徴とする請求項24に記載のメモリシステム。
- 前記OTPブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記OTPブロックの所定の領域を含むことを特徴とする請求項27に記載のメモリシステム。
- 前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項23に記載のメモリシステム。
- 前記レジスタはパワーアップ時ごとに前記OTPブロックに貯蔵された保護データ情報にアップデートされることを特徴とする請求項23に記載のメモリシステム。
- 前記OTPブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたOTPロック状態情報を外部に出力することを特徴とする請求項23に記載のメモリシステム。
- 所定の領域にテスト情報が貯蔵されるOTPブロックを含むフラッシュメモリ装置と、
パワーアップ時POR読み出しイネーブル信号を発生するPOR読み出しイネーブル信号発生回路と、
前記OTPブロックに貯蔵されたテスト情報が前記パワーアップ時外部命令なしにアクセスされるように、前記読み出しイネーブル信号に応答して前記フラッシュメモリ装置のアクセスを制御することを特徴とするメモリシステム。 - 前記OTPブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項32に記載のメモリシステム。
- 前記テスト情報はパッケージレベルから得られる前記フラッシュメモリ装置の動作周波数を含み、前記パッケージレベルで前記OTPブロックに貯蔵されることを特徴とする請求項32に記載のメモリシステム。
- 前記インタフェース装置はパワーアップ時ごとに前記OTPブロックに貯蔵されたテスト情報にアップデートされることを特徴とする請求項32に記載のメモリシステム。
- 前記OTPブロックに貯蔵されたテスト情報が外部から要求される時、前記インタフェース装置は前記OTPブロックに対する接近なしに前記レジスタに貯蔵されたテスト情報を外部に出力することを特徴とする請求項35に記載のメモリシステム。
- 前記POR読み出しイネーブル信号発生回路はパワーアップ時、電源電圧が所定の電圧に到達する時、前記POR読み出しイネーブル信号を発生するパワーオンリセット回路を含むことを特徴とする請求項32に記載のメモリシステム。
- 前記POR読み出しイネーブル信号発生回路は、
パワーアップ時電源電圧が所定の電圧に到達する時、パワーオンリセット信号を発生するパワーオンリセット回路と、
前記パワーオンリセット信号が活性化され、所定の時間が経過した後、前記POR読み出しイネーブル信号を発生する発振器とを含むことを特徴とする請求項32に記載のメモリシステム。
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