JP3875621B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関するもので、特に、ロム ヒューズ（ＲＯＭ Ｆｕｓｅ）を用いて初期設定を行う集積回路チップに関するものである。
【０００２】
【従来の技術】
近年、ＮＡＮＤ型フラッシュメモリなどのデータの電気的書き換えが可能な不揮発性の半導体メモリを備える集積回路チップ（ＮＡＮＤ型ＥＥＰＲＯＭ）においては、初期設定動作にＲＯＭ Ｆｕｓｅが多く使用されるようになってきている（たとえば、特許文献１参照）。ＲＯＭ Ｆｕｓｅとは、たとえば図１２に示すように、集積回路チップの初期化に必要な各種の初期設定値をメモリセルアレイ（もしくは、専用メモリ）１０１上の所定のデータ領域１０１ａに格納したものであって、集積回路チップの電源投入（パワーオン）時に、データ領域１０１ａ内に格納されている各種の初期設定値が、制御回路１０３の制御のもと、センスアンプ（Ｓ／Ａ）１０５によって自動的に読み出されるように構成されたものである。ＲＯＭ Ｆｕｓｅより読み出された各種の初期設定値は、各レジスタ（データラッチ回路）１０７ａ，１０７ｂ，１０７ｃに転送され、そこで保持される。そして、各レジスタ１０７ａ，１０７ｂ，１０７ｃで保持された各種の初期設定値、たとえばレジスタ１０７ｃで保持された書き込み電圧や消去電圧を設定するための初期設定値は、高電圧発生回路１０９に送られる。これにより、集積回路チップの初期設定動作が行われる。ＲＯＭ Ｆｕｓｅは、レーザ溶断型などの従来のヒューズに比べ、設計の自由度が高く、また、テスト費用の削減が可能である。そのため、最近では、ＲＯＭ Ｆｕｓｅの使用の要求が高い。
【０００３】
しかしながら、ＲＯＭ Ｆｕｓｅの場合、初期設定値をデータという形で実際にメモリセルに書き込むものである。このため、データの信頼性の点で、従来のヒューズよりも劣る。その対策として、以下のような方法が検討されている。たとえば、各種の初期設定値を１セットだけでなく、数セット分の初期設定値をＲＯＭ Ｆｕｓｅに記憶させておく。そして、パワーオン時に、各セットの初期設定値を比較する。こうすることで、データの信頼性を高めることができる。
【０００４】
【特許文献１】
特開２００１−１７６２９０号公報
【０００５】
【発明が解決しようとする課題】
上記したように、従来においては、数セット分の初期設定値をＲＯＭ Ｆｕｓｅに記憶させておき、パワーオン時に、複数の初期設定値を比較することで、ＲＯＭ Ｆｕｓｅにおけるデータの信頼性を高めることができるものの、それでもデータは化ける可能性があり、各セットのすべての初期設定値がフェイル（ＦＡＩＬ）になることも考えられる。特に、初期設定動作では、パワーオン時にデータの読み出しを行っている。そのために、読み出されるデータは、電源投入の状況に大きく依存し、場合によっては初期設定値を正しく読み出せないこともある。このような場合には、初期設定動作として、有効な初期設定値を設定することができない。すなわち、初期設定動作において、有効な初期設定値を設定できないということは集積回路チップを初期化できていない、たとえば、リダンダンシのための不良セルの置き換えも、電源のトリミングもできていないということである。
【０００６】
有効な初期設定値を設定できなかった場合、集積回路チップは正常なメモリ動作を維持できないばかりでなく、重要なセルデータを消失したり、メモリセルそのものを壊しかねない。したがって、初期設定動作を正常に終了できなかった場合に、セルデータの消失などから集積回路チップを保護する有効な対策が望まれていた。
【０００７】
そこで、この発明は、有効な初期設定データを設定できなかった場合には該装置を継続的に動作禁止の状態に設定でき、セルデータの消失やメモリセルの破壊を防止することが可能な不揮発性半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本願発明の一態様によれば、複数の不揮発性メモリセルを含み、該装置の動作条件を決定する初期設定データが書き込まれる初期設定データ領域を備えるメモリセルアレイと、電源の投入を検知する検知回路と、前記検知回路による電源投入の検知出力に応じて、前記メモリセルアレイの前記初期設定データ領域内より前記初期設定データを読み出す読出回路と、前記読出回路によって読み出された前記初期設定データが有効データか、無効データかを判定する判定回路と、前記判定回路によって前記初期設定データが無効データと判定された場合に、該装置を動作禁止の状態に設定する設定回路とを具備し、前記設定回路は、チップステータスをフェイル状態に固定させるように構成されたステータス出力回路であることを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
上記の構成によれば、電源投入時に初期設定動作を正常に終了することができなかった場合に、メモリセルへのアクセスを制限できるようになる。これにより、無効（異常）な初期設定データにもとづいてメモリ動作が行われることによる破壊から、貴重なセルデータやメモリセルを保護することが可能となるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、ＮＡＮＤ型フラッシュメモリなどの不揮発性の半導体メモリを備える集積回路チップ（ＮＡＮＤ型ＥＥＰＲＯＭ）の構成例を示すものである。図１において、不揮発性の半導体メモリであるメモリセルアレイ１１は、データの電気的書き換えが可能な複数の不揮発性メモリセルをマトリクス配列して構成されている。不揮発性メモリセルは、浮遊ゲートと制御ゲートとが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有するものである。メモリセルアレイ１１には、不良セルを良品セルと置き換えるための冗長ロウセルアレイ１１ａと冗長カラムセルアレイ１１ｂとが設けられている。また、メモリセルアレイ１１の初期設定データ領域１２は、ＥＥＰＲＯＭの初期化に必要な各種の初期設定データを書き込むための領域としてあらかじめ定められている（ＲＯＭ Ｆｕｓｅ）。初期設定データとは、たとえば、電源投入（パワーオン）にともなうＥＥＰＲＯＭの立ち上げ時におけるメモリの動作条件などを決定するためのヒューズデータである。
【００１２】
図２は、上記メモリセルアレイ１１の具体的な構成例を示すものである。この例の場合、メモリセルアレイ１１は、複数のプレーン１１０を有して構成されている。各プレーン１１０においては、１６個のメモリセルＭＣが直列に接続されて１つのＮＡＮＤセルユニットＮＣＵを構成している。ワード線ＷＬｎ（ｎ＝０〜１５）が共通に配設された複数のＮＡＮＤセルユニットＮＣＵは、データ消去の最小単位となるセルブロックＢ０，Ｂ１，〜，Ｂｎを構成している。複数のセルブロックＢ０，Ｂ１，〜，Ｂｎは、ビット線ＢＬを共通にして配置されている。このようなプレーン１１０に対して、たとえば図３に示すように、各セルブロックＢｎが初期設定データを記憶するための初期設定データ領域１２として定められる。
【００１３】
初期設定データ領域１２は、ビット線ＢＬおよびワード線ＷＬｎの選択駆動により、データの書き込み、消去、および、読み出しの各動作が可能とされている。しかしながら、後述するように、ＥＥＰＲＯＭの通常のメモリ動作においては、外部からのアクセスが禁止されている。したがって、データの一括消去あるいはブロック単位の消去の際にも、この初期設定データ領域１２は消去対象より除外される。
【００１４】
ＮＡＮＤ型フラッシュメモリの場合、たとえば図２に示すように、初期設定データ領域１２の最小単位は、データ消去の最小単位であるセルブロックＢｎである。セルブロックＢｎは、他のセルブロックＢ０〜Ｂｎ−１と同じ構造である。そのため、レイアウトや回路動作については、通常のＮＡＮＤ型フラッシュメモリの場合と同様であり、設計が容易である。これに対し、初期設定データ領域１２に記憶される初期設定データのサイズが小さい場合などは、通常のＮＡＮＤ型フラッシュメモリに比べて、ワード線が少ないセルブロック構成としてもよい。これにより、セルブロックＢｎを他のセルブロックＢ０〜Ｂｎ−１と同じ構造とする場合よりも、初期設定データ領域１２の占有面積（メモリセルアレイのサイズ）を小さくすることができる。
【００１５】
また、ＮＡＮＤ型フラッシュメモリには、複数のメモリセルＭＣから同時にデータの読み出しを行う「ページ」と称する複数のカラムアドレスからなる単位がある。各ページＰｎ（ｎ＝０〜１５）には、“０”から“１５”まで順番にアドレスがふられている。通常のメモリ動作では、指定されたページアドレスに対し、いっせいにデータの読み出し動作が行われる。
【００１６】
メモリセルアレイ１１の各ビット線ＢＬは、たとえば図１に示すように、読出回路としてのセンスアンプ（Ｓ／Ａ）回路２１を介して、データレジスタ２２に接続されている。また、このＥＥＰＲＯＭには、ビット線ＢＬを選択するためのカラムデコーダ２３、および、ワード線ＷＬｎを選択するためのロウデコーダ２４が設けられている。
【００１７】
アドレスデータＡＤ、コマンドデータＣＭＤ、および、入出力データＤＡは、Ｉ／Ｏバッファ２５を介して入出力される。そして、アドレスデータＡＤは、アドレスレジスタ２６および初期設定データラッチ回路２７に取り込まれる。コマンドデータＣＭＤは、コマンドレジスタ２８に取り込まれる。入出力データＤＡのうち、書き込み用のデータは、データバスＢＵＳを介して、データレジスタ２２に取り込まれる。
【００１８】
アドレスレジスタ２６から発生されるロウアドレスはロウデコーダ２４に送られ、そこでデコードされる。また、上記アドレスレジスタ２６から発生されるカラムアドレスはカラムデコーダ２３に送られ、そこでデコードされる。これにより、メモリセルＭＣの選択がなされる。
【００１９】
データ書き込み動作やデータ消去動作に用いられる各種の高電圧は、昇圧回路オシレータにより構成された高電圧発生回路２９により発生される。この高電圧発生回路２９からの高電圧は、上記メモリセルアレイ１１、上記センスアンプ回路２１、および、上記ロウデコーダ２４にそれぞれ供給される。
【００２０】
コマンドレジスタ２８に取り込まれたコマンドデータＣＭＤは、たとえば、制御回路３０でデコードされる。これにより、制御回路３０によるデータ書き込み動作やデータ消去動作のためのシーケンス制御がなされる。たとえば、データ書き込み動作時には、選択されたメモリセルＭＣでのデータの書き込み動作、および、書き込み状態を確認するためのベリファイ動作が行われる。そして、書き込み不十分のメモリセルＭＣには、再度、データの書き込みを行うという制御がなされる。データ消去動作時には、選択されたセルブロックＢ０，Ｂ１，〜，Ｂｎ−１でのデータの消去動作、および、消去状態を確認するためのベリファイ動作が行われる。そして、消去不十分の場合には、再度、データの消去を行うという制御がなされる。書き込みモードまたは消去モードの設定により、上述した一連のデータ書き込み動作またはデータ消去動作のための各シーケンス制御を行うのが、制御回路３０である。
【００２１】
また、制御回路３０は、上記高電圧発生回路２９、上記センスアンプ回路２１、上記アドレスレジスタ２６、上記コマンドレジスタ２８、上記初期設定データラッチ回路２７の他、レディ／ビジィ（Ｒｅａｄｙ／Ｂｕｓｙ）バッファ３１、初期設定データラッチ回路３３、チップ情報データラッチ回路３４、および、ステータス回路（設定回路）３５などを制御する。
【００２２】
レディ／ビジィバッファ３１は、電源投入によるＥＥＰＲＯＭの立ち上げ時において、初期設定動作（ＥＥＰＲＯＭの初期化）が終了するまでの間、外部にアクセス禁止を知らせるためのレディ／ビジィ信号（Ｒ／Ｂ＝Ｌ（ビジィ状態））を出力する。
【００２３】
このＥＥＰＲＯＭには、さらに、パワーオンリセット回路（検知回路）３２、内部タイマ回路３６、一致検出回路３７、ベリファイチェック回路３８、および、判定回路３９などが設けられている。
【００２４】
パワーオンリセット回路３２は電源投入により動作し、その結果として、検知信号（ＬＯＷＶＤＤｎ＝Ｈ）を上記制御回路３０および上記ステータス回路３５に出力する。
【００２５】
ベリファイチェック回路３８は、上述したベリファイ動作を実行するものである。書き込み不十分の場合には、フェイル信号（ＰＲＯＧ＿ＦＡＩＬｎ＝Ｌ）を上記ステータス回路３５に出力する。消去不十分の場合には、フェイル信号（ＥＲＡＳＥ＿ＦＡＩＬｎ＝Ｌ）を上記ステータス回路３５に出力する。
【００２６】
メモリセルアレイ１１の初期設定データ領域１２に書き込まれる初期設定データは、具体的には、ウェハテストの結果により明らかになった不良アドレスデータ、データ書き込み動作およびデータ消去動作のための各種のパラメータ（電圧値データ、書き込み，消去の制御ループ数など）、メモリ容量や仕様に関するコードおよびメーカコードなどのチップ情報（ＩＤコード）である。
【００２７】
ここで、初期設定データの初期設定データ領域１２への書き込みは、チップをパッケージングした後の、製品出荷の前に、たとえば特定のコマンド入力により行うものとする。すなわち、ロウデコーダ２４およびカラムデコーダ２３は、初期設定データ領域１２を含めて、メモリセルアレイ１１の全体をアクセス可能に構成されている。しかし、通常のデータ書き込みまたは読み出し動作では、初期設定データ領域１２にはアドレスが割り当てられていない。つまり、外部アドレスによって、初期設定データ領域１２を指定することはできない。Ｉ／Ｏバッファ２５に特定のコマンドデータＣＭＤが入力されたときのみ、制御回路３０は、アドレスレジスタ２６を制御する。そして、アドレスレジスタ２６に、初期設定データ領域１２をアクセスするのに必要な内部アドレスを発生させる。これにより、初期設定データ領域１２に初期設定データを書き込むことができるようになっている。
【００２８】
このように、初期設定データがメモリセルアレイ１１の初期設定データ領域１２内に記憶されたＲＯＭ Ｆｕｓｅを備えるＥＥＰＲＯＭでは、電源投入時、初期設定データ領域１２内に書き込まれた初期設定データを読み出して保持する、初期設定動作が行われる。図１には、不良アドレスデータを保持するための初期設定データラッチ回路２７と、高電圧発生回路２９および内部タイマ回路３６を制御するパラメータを保持するための初期設定データラッチ回路３３と、チップ情報を保持するためのチップ情報データラッチ回路３４とを示している。この初期設定データ領域１２のデータ読み出しと、その読み出した初期設定データの、初期設定データラッチ回路２７，３３およびチップ情報データラッチ回路３４への転送制御は、制御回路３０によって制御される。ただし、読み出した初期設定データの、初期設定データラッチ回路２７，３３およびチップ情報データラッチ回路３４への転送制御は、後述するように、上記判定回路３９の判定結果にもとづいて行われる。
【００２９】
すなわち、電源を投入すると、パワーオンリセット回路３２が動作する。これにより、電源投入を判断した制御回路３０は、電源安定化のために一定の待ち時間を経過した後、読み出しモードを設定する。そして、初期設定データ領域１２をアクセスするための内部アドレスを、アドレスレジスタ２６に発生させる。この初期設定データ領域１２をアクセスするための内部アドレスは、前述したように、通常のメモリ動作では割り当てられていない。上記内部アドレスに応じて、ロウデコーダ２４およびカラムデコーダ２３によりアクセスされた初期設定データ領域１２内の初期設定データは、センスアンプ回路２１によって自動的に読み出される。そして、その読み出された初期設定データはデータレジスタ２２に転送され、保持される。データレジスタ２２で保持された初期設定データは、その有効性が、判定回路３９によって確認される。これにより、データレジスタ２２で保持された初期設定データのうち、判定回路３９によって有効データと判定された初期設定データのみが、データバスＢＵＳを介して、初期設定データラッチ回路２７，３３およびチップ情報データラッチ回路３４に転送されて、それぞれ保持される。
【００３０】
以上の初期設定動作の間、制御回路３０は、レディ／ビジィバッファ３１を介して、外部にアクセス禁止を知らせるレディ／ビジィ信号（Ｒ／Ｂ＝Ｌ（ビジィ状態））を出力させる。初期設定動作が正常に終了したら、制御回路３０はレディ／ビジィバッファ３１を制御して、レディ／ビジィ信号をスタンバイ状態（Ｒｅａｄｙ（Ｒ／Ｂ＝Ｈ））にセットする。
【００３１】
図４は、初期設定データラッチ回路２７の構成例を示すものである。初期設定データラッチ回路２７は、冗長ロウセルアレイ１１ａおよび冗長カラムセルアレイ１１ｂの大きさに応じて決定される、不良アドレスデータの書き込みに必要な個数のラッチ回路ＬＡ１〜ＬＡｍによって構成される。各ラッチ回路ＬＡ１〜ＬＡｍは、ラッチ本体２７ａと、不良アドレスデータを取り込むためのクロックト・インバータ２７ｂと、保持されている不良アドレスデータを入力側のデータバスＢＵＳに取り出すためのクロックト・インバータ２７ｃとを有する。この初期設定データラッチ回路２７は、電源投入時やテストモード時などに発生されるリセット信号ＲＳＴによりリセットされる。しかし、通常のメモリ動作ではリセットされない。
【００３２】
初期設定データラッチ回路３３およびチップ情報データラッチ回路３４の構成も、初期設定データラッチ回路２７と同様の構成となっている。
【００３３】
初期設定動作が正常に終了すると、レディ／ビジィ信号Ｒ／Ｂがレディ状態（＝Ｈ）となり、通常のメモリ動作、つまりデータの読み出し、書き込みおよび消去の各動作が可能になる。この通常の動作モードでは、Ｉ／Ｏバッファ２５にアドレスデータＡＤが入力されると、アドレスレジスタ２６に取り込まれたアドレスデータＡＤと、初期設定データラッチ回路２７に保持されている不良アドレスデータとの一致／不一致が、一致検出回路３７により検出される。一致が検出されると、置換制御信号３７ａがカラムデコーダ２３に、置換制御信号３７ｂがロウデコーダ２４に、それぞれ出力される。この置換制御信号３７ａ，３７ｂによってロウデコーダ２４およびカラムデコーダ２３が制御され、これにより、冗長ロウセルアレイ１１ａおよび冗長カラムセルアレイ１１ｂによる不良セルの置換が行われる。
【００３４】
初期設定データラッチ回路３３に保持された所望のパラメータによって、内部タイマ回路３６が制御される。これにより、メモリ動作に必要な所定のタイマ信号が、内部タイマ回路３６から発生される。また、初期設定データラッチ回路３３に保持された所望のパラメータによって、高電圧発生回路２９が制御される。これにより、データ書き込み、データ消去、データ読み出しの各動作モードに応じた所定の電圧が、高電圧発生回路２９から発生される。
【００３５】
この実施形態において、好ましくは、メモリセルアレイ１１の初期設定データ領域１２に記憶されている初期設定データを読み出してチェックし、あるいは、書き換えができるテストモードを設定できるようにする。具体的には、あらかじめ定められたコマンドデータＣＭＤの入力によって、テストモードを設定できるようにしておく。
【００３６】
初期設定データ領域１２に不良セルがあった場合に、これを無視して初期設定データを書き込んだとすると、初期設定動作を正常に終了できない。すなわち、初期設定データ領域１２から読み出される初期設定データの信頼性が悪い場合、データラッチ回路２７，３３，３４に初期設定データとして有効なデータを格納できない。また、初期設定データ領域１２の良品セルに正しく書き込まれた初期設定データであっても、電源投入の状況によっては、初期設定データ領域１２内から初期設定データを正確に読み出すことができない場合がある。この場合も、初期設定動作を正常に終了できない。たとえば、初期設定データラッチ回路３３に保持された、高電圧発生回路２９を制御するためのパラメータが初期設定データとして有効なデータでない場合、電圧異常を起こし、場合によっては貴重なセルデータを消失したり、メモリセルＭＣを破壊したりする可能性がある。
【００３７】
そこで、初期設定動作においては、初期設定データ領域１２内より読み出された初期設定データが有効なデータか否かを判定する必要がある。そして、データラッチ回路２７，３３，３４に有効な初期設定データを格納できない場合には、チップステータスをフェイル（Ｆａｉｌ）状態に固定する。そして、それを外部に出力する。これにより、初期設定動作を正常に終了できない場合の、貴重なセルデータの消失やメモリセルＭＣの破壊を防止することが可能となる。
【００３８】
以下に、初期設定データ領域１２内より読み出された初期設定データが有効なデータか否かを判定する方法について説明する。
【００３９】
図５は、初期設定データ領域１２における初期設定データの記憶例を示すものである。ここでは、初期設定データとしての不良アドレスデータ（制御データ）を例に説明する。また、不良アドレスデータは４ビットで表わされ、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄが初期設定データ領域１２の各列（ここでは、１列＝１ワード線）に書き込まれている場合を示している。最初の不良アドレスデータＸａが“０１０１”であるとすると、これを第０列に書き込む。そして、第１列には、その不良アドレスデータＸａと相補関係にある“１０１０”なる参照データ／Ｘａを、不良アドレスデータＸａと対にして記憶する。また、次の不良アドレスデータＸｂが“１１００”であれば、これを第２列に記憶する。そして、その不良アドレスデータＸｂと相補関係にある“００１１”なる参照データ／Ｘｂを、第３列に記憶する。同様に、次の不良アドレスデータＸｃが“１０１０”であれば、これを第４列に記憶する。そして、初期設定データ領域１２の第５列には、その参照データ／Ｘｃとしての“０１０１”を記憶する。最後の不良アドレスデータＸｄが“１０００”であれば、これを第６列に記憶する。そして、初期設定データ領域１２の第７列には、その参照データ／Ｘｄとしての“０１１１”を記憶する。
【００４０】
制御回路３０による初期設定動作においては、初期設定データ領域１２内より読み出された不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄが有効データか否かを、参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄにもとづいて判定する。そして、有効性が確認された不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄのみ、初期設定データラッチ回路２７に転送し、各ラッチ回路ＬＡ１〜ＬＡ４で保持させるようにする。
【００４１】
この不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄの有効性の確認、つまり有効データか否かの判定は、たとえば図６に示すように、上記判定回路３９によって行われる。この判定回路３９は、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄを、インバータ回路３９ａを介して、比較回路（たとえば、ＥＸＮＯＲ回路）３９ｂに入力する。また、この比較回路３９ｂに、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄと対をなす参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄを入力する。この場合、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄおよび参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄは、センスアンプ回路２１によって初期設定データ領域１２内より同時に読み出され、順次、データレジスタ２２を介して供給される。こうして、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄと参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄとの一致／不一致によって、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄの有効性を確認する。
【００４２】
すなわち、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）と参照データ／Ｘａ（／Ｘｂ，／Ｘｃ，／Ｘｄ）との相補関係が確認された場合に、判定回路３９の出力として、判定信号ＣＯＭＰ（＝Ｈ）が比較回路３９ｂより上記ステータス回路３５に出力される。これにより、初期設定データ領域１２内より読み出された不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）は有効な初期設定データであるとして、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）の初期設定データラッチ回路２７への転送が行われる。つまり、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）を初期設定データラッチ回路２７に転送するための転送ゲート（図示していない）がオンされる。
【００４３】
一方、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）と参照データ／Ｘａ（／Ｘｂ，／Ｘｃ，／Ｘｄ）との相補関係が確認されなかった場合は、判定回路３９の出力として、判定信号ＣＯＭＰ（＝Ｌ）が比較回路３９ｂより上記ステータス回路３５に出力される。これにより、初期設定データ領域１２内より読み出された不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）は有効な初期設定データではない、つまり無効なデータであるとして、上記したように、チップステータスがＦａｉｌ状態に固定される。
【００４４】
図７は、初期設定動作において、初期設定データの有効性を確認するようにした場合の処理の流れを示すものである。すなわち、電源を投入すると、パワーオンリセット回路３２が動作する（ステップＳ１）。これにより、電源投入を判断した制御回路３０は、電源が安定化するまで待機する（ステップＳ２）。その後、読み出しモードを設定する。これにより、アドレスレジスタ２６によって発生させた内部アドレスに応じて、センスアンプ回路２１によって初期設定データ領域１２内の初期設定データが自動的に読み出される（ステップＳ３）。そして、読み出された初期設定データ（制御データおよび参照データ）は、順次、判定回路３９に送られる。これにより、その初期設定データの有効性の確認がなされる（ステップＳ４）。有効性が確認された場合（ＰＡＳＳ）には、その初期設定データが、初期設定データラッチ回路２７，３３またはチップ情報データラッチ回路３４に転送される（ステップＳ５）。一方、上記ステップＳ４において、初期設定データの有効性が確認されなかった場合（ＦＡＩＬ）には、判定回路３９からステータス回路３５に判定信号ＣＯＭＰ（＝Ｌ）が出力される。こうして、初期設定データ領域１２内より読み出されたすべての初期設定データについての有効性の確認が終了するまで（ステップＳ６）、上記ステップＳ４以降の処理が繰り返される。
【００４５】
本実施形態においては、たとえば図３に示したように、メモリセルアレイ１１を構成する複数のプレーン１１０の各セルブロックＢｎを、それぞれ初期設定データ領域１２として設定するようにしている。そして、それぞれの初期設定データ領域１２には、同一の初期設定データ（制御データＸ，参照データ／Ｘ）を書き込むようにしている。このように、数セット分の初期設定データをもたせることによって、初期設定データのデータとしての信頼性を向上できる。したがって、たとえ初期設定データの信頼性が極端に悪いような場合であっても、初期設定動作の精度（正常終了の確率）をより高めることが可能となっている。
【００４６】
このような方法によれば、読み出した不良アドレスデータの有効性のみでなく、たとえば、初期設定データ領域１２に不良セルが存在するような場合にも、正確な（有効な）不良アドレスデータの初期設定データラッチ回路２７への転送制御が可能になる。
【００４７】
不良アドレスデータの有効性を確認する判定回路３９としては、図６に示した構成に限らず、たとえば不良アドレスデータＸを比較回路３９ｂに直接入力し、比較回路３９ｂに入力する参照データ／Ｘを、インバータ回路３９ａを介して供給するようにしてもよい。また、不良アドレスデータの正当性を高めるために、比較回路にＥＣＣを用いることも可能である。さらに、ＥＥＰＲＯＭの構成によっては、一致検出回路３７によって判定回路３９を兼用させるように構成することも可能である。
【００４８】
なお、初期設定動作における初期設定データの読み出し方法および有効性の確認方法については、たとえば特開２００１−１７６２９０号公報に各種の方法が開示されており、ここでの詳細な説明は割愛する。
【００４９】
次に、初期設定データの有効性が確認されず、初期設定動作を正常に終了できなかった場合の対策について説明する。この実施形態においては、初期設定動作を正常に終了できなかった場合、ステータス回路３５によってチップステータスをＦａｉｌ状態に固定する（ＰＡＳＳ／ＦＡＩＬ信号＝Ｌ）。これにより、重要なセルデータの消失やメモリセルＭＣの破壊から、ＥＥＰＲＯＭを保護する。
【００５０】
すなわち、ステータス回路３５は、たとえば図８に示すように、ナンド回路３５ａの一方の入力端に、ベリファイチェック回路３８からのデータ書き込みのフェイル信号（ＰＲＯＧ＿ＦＡＩＬｎ＝Ｌ）が供給される。また、このナンド回路３５ａの他方の入力端には、ベリファイチェック回路３８からのデータ消去のフェイル信号（ＥＲＡＳＥ＿ＦＡＩＬｎ＝Ｌ）が供給される。ナンド回路３５ａの出力はインバータ回路３５ｂを介して、ナンド回路３５ｃの一方の入力端に供給される。このナンド回路３５ｃの他方の入力端には、ナンド回路３５ｄの出力が供給される。ナンド回路３５ｃの出力は、ナンド回路３５ｄの一方の入力端に供給される。このナンド回路３５ｄの他方の入力端には、制御回路３０からのリセット信号（ＳＴＡＴＵＳ＿ＲＳＴｎ）が供給される。ナンド回路３５ｄの出力は、ナンド回路３５ｅの一方の入力端に供給される。そして、このナンド回路３５ｅの出力はインバータ回路３５ｆに供給され、このインバータ回路３５ｆよりＰＡＳＳ／ＦＡＩＬ信号として取り出される。このＰＡＳＳ／ＦＡＩＬ信号は、上記Ｉ／Ｏバッファ２５および上記制御回路３０に供給される。
【００５１】
なお、ナンド回路３５ｅの他方の入力端には、ナンド回路３５ｇの出力が供給される。このナンド回路３５ｇの一方の入力端には、上記パワーオンリセット回路３２の出力（検知信号ＬＯＷＶＤＤｎ）が供給される。また、ナンド回路３５ｇの他方の入力端には、ナンド回路３５ｈの出力が供給される。このナンド回路３５ｈの一方の入力端には、上記判定回路３９の出力（判定信号ＣＯＭＰ）が供給される。また、このナンド回路３５ｈの他方の入力端には、ナンド回路３５ｇの出力が供給される。そして、ナンド回路３５ｈの出力はインバータ回路３５ｉにも供給され、このインバータ回路３５ｉよりフェイル信号ＰＷＯＮ＿ＦＡＩＬｎとして取り出される。このフェイル信号ＰＷＯＮ＿ＦＡＩＬｎは、上記Ｉ／Ｏバッファ２５、上記コマンドレジスタ２８、上記高電圧発生回路２９、および、上記内部タイマ回路３６に供給されるものである。
【００５２】
この例の場合、電源投入の検知信号（ＬＯＷＶＤＤｎ＝Ｈ）および有効性確認のための判定信号ＣＯＭＰ（＝Ｌ）によって、フェイル信号（ＰＲＯＧ＿ＦＡＩＬｎ＝Ｌ），（ＥＲＡＳＥ＿ＦＡＩＬｎ＝Ｌ）に応じて制御されるＰＡＳＳ／ＦＡＩＬ信号が“Ｌ”に固定される。つまり、電源投入時に初期設定動作が正常に終了されない場合、チップステータスをＦａｉｌ状態に設定するためのＰＡＳＳ／ＦＡＩＬ信号が、制御回路３０からのリセット信号（ＳＴＡＴＵＳ＿ＲＳＴｎ＝Ｈ）によってリセット（ＰＡＳＳ／ＦＡＩＬ信号＝Ｈ）されないようになっている。
【００５３】
この“Ｌ”に固定されたＰＡＳＳ／ＦＡＩＬ信号は、初期設定動作が正常に終了されなかったことを示す入出力データＤＡとして、Ｉ／Ｏバッファ２５より外部に出力される。また、このＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）は、制御回路３０に供給される。これにより、有効でない初期設定データの各データラッチ回路２７，３３，３４への転送制御が阻止されるとともに、その後の通常のメモリ動作が継続的に禁止されることになる。したがって、通常のメモリ動作が有効でない初期設定データを用いて行われることによる、重要なセルデータの消失やメモリセルＭＣの破壊からＥＥＰＲＯＭを保護できる。
【００５４】
上記したように、電源投入時に初期設定動作を正常に終了することができなかった場合に、通常のメモリ動作を禁止するようにしている。すなわち、初期設定データ領域（ＲＯＭ Ｆｕｓｅ）内より読み出した初期設定データの有効性が確認できない場合、チップステータスをＦａｉｌ状態に固定するようにしている。これにより、その後のメモリセルへのアクセスを制限できるようになる。したがって、無効な初期設定データにもとづいてメモリ動作が行われることによる破壊から、貴重なセルデータやメモリセルを保護することが可能となるものである。
【００５５】
なお、上述した第１の実施形態においては、ＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、ステータス回路３５の出力（ＰＡＳＳ／ＦＡＩＬ信号）をＦａｉｌ状態に固定するようにした場合について説明した。この方法に限らず、たとえばコマンドレジスタがコマンドデータを受付けないように構成することも可能である。
【００５６】
（第２の実施形態）
図９は、本発明の第２の実施形態にかかり、上記したＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源投入時にＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、チップステータスをＦａｉｌ状態に固定させるとともに、コマンドレジスタ２８によるコマンドデータＣＭＤの受付けを禁止するように構成した場合の例を示すものである。
【００５７】
すなわち、電源投入時に初期設定データの有効性が確認できない場合、コマンドレジスタ２８をディセーブル状態に設定する。この例の場合、コマンドレジスタ２８のリセット入力端子（ＲＳＴｎ）に、ナンド回路２８ａとインバータ回路２８ｂとを直列接続してなる格納禁止回路２８Ａを接続する。そして、ナンド回路２８ａの一方の入力端には、上記制御回路３０からのコマンドリセット信号ＣＯＭＭＡＮＤ＿ＲＳＴｎを入力する。また、ナンド回路２８ａの他方の入力端には、上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎを入力する。こうして、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎ（＝Ｌ）によってコマンドレジスタ２８がリセットされるようにする。これにより、コマンドデータＣＭＤを受付けないようにさせることが可能となる。その結果、電源投入時に初期設定動作を正常に終了することができなかった場合において、コマンドレジスタ２８によるコマンドデータＣＭＤの受付けが禁止される。したがって、外部にＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を出力することができなかった場合に、コマンドデータＣＭＤが入力されたとしても、通常のメモリ動作を禁止することができる。
【００５８】
この例の場合、特定のコマンドデータＣＭＤは受付けられるようにして、テストモードなどを設定できるように構成することも可能である。また、ＰＡＳＳ／ＦＡＩＬ信号によらず、ＥＥＰＲＯＭは、コマンドレジスタ２８によるコマンドデータＣＭＤの受付けが禁止されるように構成できることは勿論である。つまり、チップステータスをＦａｉｌ状態に固定させることなしに、単に、外部からのコマンドデータＣＭＤを格納するコマンドレジスタ２８と、このコマンドレジスタ２８をリセットさせる格納禁止回路２８Ａとによって、設定回路を構成することも可能である。
【００５９】
（第３の実施形態）
図１０は、本発明の第３の実施形態にかかり、上記したＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源投入時にＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、チップステータスをＦａｉｌ状態に固定させるとともに、Ｉ／Ｏバッファ２５からの入出力データＤＡが固定されるように構成した場合の例を示すものである。なお、ここでは、Ｉ／Ｏバッファ２５におけるデータ出力部だけを取り出して示している。
【００６０】
ＮＡＮＤ型フラッシュメモリでは、ＰＡＳＳ／ＦＡＩＬ信号がＦａｉｌとなった状態において、データ読み出し動作を実行する。そして、そのときの読み取り結果から、どのセルブロックＢ０，Ｂ１，…，Ｂｎが有効であるかを識別する場合がある。これは、“ＮＡＮＤ型フラッシュメモリは不良ブロックを許容する”という特殊な性質によるものである。不良ブロックの読み取り結果としては、常に固定値（たとえば、すべてのメモリセルＭＣは書き込み済みであるかのような入出力データＤＡ）が出力される。すなわち、初期設定動作を正常に終了できない場合においても、外部への出力データ（入出力データＤＡに相当する）として、すべてのセルブロックＢ０，Ｂ１，…，Ｂｎが不良ブロックであるかのように見せることが可能である。
【００６１】
具体的には、電源投入時に初期設定データの有効性が確認できない場合、たとえば図１０に示すように、出力固定回路２５ａによって、出力バッファ（Ｂｕｆｆｅｒ）２５ｂへの入力が“Ｌ”レベルに固定されるようにする。この例の場合、上記出力固定回路２５ａは、ＮＭＯＳトランジスタ２５-1、ノア回路２５-2、ナンド回路２５-3、および、インバータ回路２５-4〜２５-10 を有して構成されている。すなわち、この出力固定回路２５ａは、外部からのステータス（ＳＴＡＴＵＳ）出力コマンドＣＭＤがＩ／Ｏバッファ２５に入力されたとき、上記ステータス回路３５からのＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を優先的に外部に出力させるように動作する。これに対し、外部からのステータス出力コマンドＣＭＤが入力されていないときは、上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎに応じて、出力バッファ２５ｂに転送されるデータを変化させる。たとえば、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｈ”の場合には、入出力データＤＡである出力データが出力バッファ２５ｂへと入力されるようにする。また、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｌ”の場合には、出力バッファ２５ｂへの入力が“Ｌ”レベルに固定されるようにする。これにより、電源投入時に初期設定動作を正常に終了することができなかった場合（つまり、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｌ”の場合）に、すべてのセルブロックＢ０，Ｂ１，…，Ｂｎが不良ブロックであるかのような入出力データＤＡを外部に出力させることが可能となる。
【００６２】
本実施形態によれば、初期設定動作が正常に終了されなかったことを示すＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）が、Ｉ／Ｏバッファ２５より外部に出力されるだけでなく、そのときの入出力データＤＡから、初期設定動作を正常に終了できなかったことを判断できるようになる。しかも、その入出力データＤＡは、すべてのセルブロックＢ０，Ｂ１，…，Ｂｎが不良ブロックであるかのように見える。このため、それ以降の通常のメモリ動作へ移行するのを確実に防ぐことが可能となる。
【００６３】
出力固定回路としては、必ずしも、ステータス回路３５からのＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を優先的に外部に出力させるように構成する必要はない。単に、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｌ”の場合に出力バッファ２５ｂへの入力が“Ｌ”レベルに固定されるように構成することのみによっても、その後の通常のメモリ動作を禁止できるようにすることは可能である。つまり、設定回路としては、出力データを格納する出力バッファ２５ｂと、この出力バッファ２５ｂからの出力を固定させる出力固定回路２５ａとによって構成されるものであってもよい。
【００６４】
（第４の実施形態）
図１１は、本発明の第４の実施形態にかかり、上記したＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源投入時にＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、チップステータスをＦａｉｌ状態に固定させるとともに、高電圧発生回路２９や内部タイマ回路３６を非活性状態に設定するように構成した場合の例を示すものである。なお、同図（ａ）は高電圧発生回路２９に適用した場合の例であり、同図（ｂ）は内部タイマ回路３６に適用した場合の例である。
【００６５】
高電圧発生回路２９は、たとえば図１１（ａ）に示すように、そのイネーブル（ｅｎａｂｌｅ）入力端子に電圧発生回路設定回路２９Ａが接続されている。この電圧発生回路設定回路２９Ａは、高電圧発生回路２９を構成する昇圧回路オシレータをディセーブル状態に設定するためのものである。すなわち、電圧発生回路設定回路２９Ａは、ナンド回路２９ａとインバータ回路２９ｂとを直列接続して構成されている。そして、ナンド回路２９ａの各入力端に、高電圧発生回路２９のイネーブル信号（ＰＵＭＰ＿ＥＮＡＢＬＥ）および上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎが供給されるようになっている。
【００６６】
内部タイマ回路３６は、たとえば図１１（ｂ）に示すように、そのイネーブル入力端子に内部タイマ回路設定回路３６Ａが接続されている。この内部タイマ回路設定回路３６Ａは、内部タイマ回路３６をディセーブル状態に設定するためのものである。すなわち、内部タイマ回路設定回路３６Ａは、ナンド回路３６ａとインバータ回路３６ｂとを直列接続して構成されている。そして、ナンド回路３６ａの各入力端に、内部タイマ回路３６のイネーブル信号（ＴＩＭＥＲ＿ＥＮＡＢＬＥ）および上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎが供給されるようになっている。
【００６７】
初期設定動作を正常に終了できなかった場合に、誤って高電圧発生回路２９や内部タイマ回路３６が動作すると、重要なセルデータを消失したり、メモリセルＭＣを破壊したりする原因となる。そこで、高電圧発生回路２９や内部タイマ回路３６を非活性状態に設定することで、初期設定動作を正常に終了できなかった場合にも、誤って重要なセルデータが消失したり、メモリセルＭＣが破壊されるのを防止できる。
【００６８】
この実施形態の場合においても、チップステータスをＦａｉｌ状態に固定させることなく、単に、高電圧発生回路２９と、初期設定動作を正常に終了できなかった場合に、この高電圧発生回路２９をディセーブル状態に設定するための電圧発生回路設定回路２９Ａとによって、もしくは、内部タイマ回路３６と、初期設定動作を正常に終了できなかった場合に、この内部タイマ回路３６をディセーブル状態に設定するための内部タイマ回路設定回路３６Ａとによって、それぞれ設定回路を構成することが可能である。
【００６９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００７０】
【発明の効果】
以上、詳述したようにこの発明によれば、有効な初期設定データを設定できなかった場合には該装置を継続的に動作禁止の状態に設定でき、セルデータの消失やメモリセルの破壊を防止することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示すブロック図。
【図２】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルアレイの具体例を示す構成図。
【図３】同じく、メモリセルアレイの各プレーンに設けられた初期設定データ領域を示す概略図。
【図４】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける初期設定データラッチ回路の一例を示す構成図。
【図５】同じく、初期設定データ領域における初期設定データの一例を示す概略図。
【図６】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける判定回路の構成例を示す回路図。
【図７】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける初期設定動作にかかる処理の流れを説明するために示すフローチャート。
【図８】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおけるステータス回路の構成例を示す回路図。
【図９】本発明の第２の実施形態にかかり、さらに、コマンドデータの受付けを禁止するようにした場合の例を示すコマンドレジスタの構成図。
【図１０】本発明の第３の実施形態にかかり、さらに、Ｉ／Ｏバッファより出力される入出力データを固定するようにした場合の例を示すデータ出力部の構成図。
【図１１】本発明の第４の実施形態にかかり、さらに、高電圧発生回路および内部タイマ回路をディセーブル状態に設定するように構成した場合の例を示す構成図。
【図１２】従来技術とその問題点を説明するために、ＮＡＮＤ型ＥＥＰＲＯＭにおける初期設定動作を説明するために示す概略図。
【符号の説明】
１１…メモリセルアレイ
１１ａ…冗長ロウセルアレイ
１１ｂ…冗長カラムセルアレイ
１２…初期設定データ領域
２１…センスアンプ回路
２２…データレジスタ
２３…カラムデコーダ
２４…ロウデコーダ
２５…Ｉ／Ｏバッファ
２５ａ…出力固定回路
２５ｂ…出力バッファ
２５-1…ＮＭＯＳトランジスタ
２５-2…ノア回路
２５-3…ナンド回路
２５-4〜２５-10 …インバータ回路
２６…アドレスレジスタ
２７…初期設定データラッチ回路
２７ａ…ラッチ本体
２７ｂ，２７ｃ…クロックト・インバータ
２８…コマンドレジスタ
２８Ａ…格納禁止回路
２８ａ…ナンド回路
２８ｂ…インバータ回路
２９…高電圧発生回路
２９Ａ…電圧発生回路設定回路
２９ａ…ナンド回路
２９ｂ…インバータ回路
３０…制御回路
３１…レディ／ビジィ（Ｒｅａｄｙ／Ｂｕｓｙ）バッファ
３２…パワーオンリセット回路
３３…初期設定データラッチ回路
３４…チップ情報データラッチ回路
３５…ステータス回路
３５ａ，３５ｃ，３５ｄ，３５ｅ，３５ｇ，３５ｈ…ナンド回路
３５ｂ，３５ｆ，３５ｉ…インバータ回路
３６…内部タイマ回路
３６Ａ…内部タイマ回路設定回路
３６ａ…ナンド回路
３６ｂ…インバータ回路
３７…一致検出回路
３７ａ，３７ｂ…置換制御信号
３８…ベリファイチェック回路
３９…判定回路
３９ａ…インバータ回路
３９ｂ…比較回路
１１０…プレーン
ＭＣ…メモリセル
ＮＣＵ…ＮＡＮＤセルユニット
ＷＬｎ（ｎ＝１〜１５）…ワード線
Ｂ０，Ｂ１，〜，Ｂｎ…セルブロック
ＢＬ…ビット線
Ｐｎ（ｎ＝０〜１５）…ページ
ＡＤ…アドレスデータ
ＣＭＤ…コマンドデータ
ＤＡ…入出力データ
ＢＵＳ…データバス
ＬＡ１〜ＬＡｍ…ラッチ回路
Ｘ…制御データ
Ｘａ，Ｘｂ，Ｘｃ，Ｘｄ…不良アドレスデータ
／Ｘ，／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄ…参照データ
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関するもので、特に、ロム ヒューズ（ＲＯＭ Ｆｕｓｅ）を用いて初期設定を行う集積回路チップに関するものである。
【０００２】
【従来の技術】
近年、ＮＡＮＤ型フラッシュメモリなどのデータの電気的書き換えが可能な不揮発性の半導体メモリを備える集積回路チップ（ＮＡＮＤ型ＥＥＰＲＯＭ）においては、初期設定動作にＲＯＭ Ｆｕｓｅが多く使用されるようになってきている（たとえば、特許文献１参照）。ＲＯＭ Ｆｕｓｅとは、たとえば図１２に示すように、集積回路チップの初期化に必要な各種の初期設定値をメモリセルアレイ（もしくは、専用メモリ）１０１上の所定のデータ領域１０１ａに格納したものであって、集積回路チップの電源投入（パワーオン）時に、データ領域１０１ａ内に格納されている各種の初期設定値が、制御回路１０３の制御のもと、センスアンプ（Ｓ／Ａ）１０５によって自動的に読み出されるように構成されたものである。ＲＯＭ Ｆｕｓｅより読み出された各種の初期設定値は、各レジスタ（データラッチ回路）１０７ａ，１０７ｂ，１０７ｃに転送され、そこで保持される。そして、各レジスタ１０７ａ，１０７ｂ，１０７ｃで保持された各種の初期設定値、たとえばレジスタ１０７ｃで保持された書き込み電圧や消去電圧を設定するための初期設定値は、高電圧発生回路１０９に送られる。これにより、集積回路チップの初期設定動作が行われる。ＲＯＭ Ｆｕｓｅは、レーザ溶断型などの従来のヒューズに比べ、設計の自由度が高く、また、テスト費用の削減が可能である。そのため、最近では、ＲＯＭ Ｆｕｓｅの使用の要求が高い。
【０００３】
しかしながら、ＲＯＭ Ｆｕｓｅの場合、初期設定値をデータという形で実際にメモリセルに書き込むものである。このため、データの信頼性の点で、従来のヒューズよりも劣る。その対策として、以下のような方法が検討されている。たとえば、各種の初期設定値を１セットだけでなく、数セット分の初期設定値をＲＯＭ Ｆｕｓｅに記憶させておく。そして、パワーオン時に、各セットの初期設定値を比較する。こうすることで、データの信頼性を高めることができる。
【０００４】
【特許文献１】
特開２００１−１７６２９０号公報
【０００５】
【発明が解決しようとする課題】
上記したように、従来においては、数セット分の初期設定値をＲＯＭ Ｆｕｓｅに記憶させておき、パワーオン時に、複数の初期設定値を比較することで、ＲＯＭ Ｆｕｓｅにおけるデータの信頼性を高めることができるものの、それでもデータは化ける可能性があり、各セットのすべての初期設定値がフェイル（ＦＡＩＬ）になることも考えられる。特に、初期設定動作では、パワーオン時にデータの読み出しを行っている。そのために、読み出されるデータは、電源投入の状況に大きく依存し、場合によっては初期設定値を正しく読み出せないこともある。このような場合には、初期設定動作として、有効な初期設定値を設定することができない。すなわち、初期設定動作において、有効な初期設定値を設定できないということは集積回路チップを初期化できていない、たとえば、リダンダンシのための不良セルの置き換えも、電源のトリミングもできていないということである。
【０００６】
有効な初期設定値を設定できなかった場合、集積回路チップは正常なメモリ動作を維持できないばかりでなく、重要なセルデータを消失したり、メモリセルそのものを壊しかねない。したがって、初期設定動作を正常に終了できなかった場合に、セルデータの消失などから集積回路チップを保護する有効な対策が望まれていた。
【０００７】
そこで、この発明は、有効な初期設定データを設定できなかった場合には該装置を継続的に動作禁止の状態に設定でき、セルデータの消失やメモリセルの破壊を防止することが可能な不揮発性半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本願発明の一態様によれば、複数の不揮発性メモリセルを含み、該装置の動作条件を決定する初期設定データが書き込まれる初期設定データ領域を備えるメモリセルアレイと、電源の投入を検知する検知回路と、前記検知回路による電源投入の検知出力に応じて、前記メモリセルアレイの前記初期設定データ領域内より前記初期設定データを読み出す読出回路と、前記読出回路によって読み出された前記初期設定データが有効データか、無効データかを判定する判定回路と、前記判定回路によって前記初期設定データが無効データと判定された場合に、該装置を動作禁止の状態に設定する設定回路とを具備し、前記設定回路は、チップステータスをフェイル状態に固定させるように構成されたステータス出力回路であることを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
上記の構成によれば、電源投入時に初期設定動作を正常に終了することができなかった場合に、メモリセルへのアクセスを制限できるようになる。これにより、無効（異常）な初期設定データにもとづいてメモリ動作が行われることによる破壊から、貴重なセルデータやメモリセルを保護することが可能となるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、ＮＡＮＤ型フラッシュメモリなどの不揮発性の半導体メモリを備える集積回路チップ（ＮＡＮＤ型ＥＥＰＲＯＭ）の構成例を示すものである。図１において、不揮発性の半導体メモリであるメモリセルアレイ１１は、データの電気的書き換えが可能な複数の不揮発性メモリセルをマトリクス配列して構成されている。不揮発性メモリセルは、浮遊ゲートと制御ゲートとが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有するものである。メモリセルアレイ１１には、不良セルを良品セルと置き換えるための冗長ロウセルアレイ１１ａと冗長カラムセルアレイ１１ｂとが設けられている。また、メモリセルアレイ１１の初期設定データ領域１２は、ＥＥＰＲＯＭの初期化に必要な各種の初期設定データを書き込むための領域としてあらかじめ定められている（ＲＯＭ Ｆｕｓｅ）。初期設定データとは、たとえば、電源投入（パワーオン）にともなうＥＥＰＲＯＭの立ち上げ時におけるメモリの動作条件などを決定するためのヒューズデータである。
【００１２】
図２は、上記メモリセルアレイ１１の具体的な構成例を示すものである。この例の場合、メモリセルアレイ１１は、複数のプレーン１１０を有して構成されている。各プレーン１１０においては、１６個のメモリセルＭＣが直列に接続されて１つのＮＡＮＤセルユニットＮＣＵを構成している。ワード線ＷＬｎ（ｎ＝０〜１５）が共通に配設された複数のＮＡＮＤセルユニットＮＣＵは、データ消去の最小単位となるセルブロックＢ０，Ｂ１，〜，Ｂｎを構成している。複数のセルブロックＢ０，Ｂ１，〜，Ｂｎは、ビット線ＢＬを共通にして配置されている。このようなプレーン１１０に対して、たとえば図３に示すように、各セルブロックＢｎが初期設定データを記憶するための初期設定データ領域１２として定められる。
【００１３】
初期設定データ領域１２は、ビット線ＢＬおよびワード線ＷＬｎの選択駆動により、データの書き込み、消去、および、読み出しの各動作が可能とされている。しかしながら、後述するように、ＥＥＰＲＯＭの通常のメモリ動作においては、外部からのアクセスが禁止されている。したがって、データの一括消去あるいはブロック単位の消去の際にも、この初期設定データ領域１２は消去対象より除外される。
【００１４】
ＮＡＮＤ型フラッシュメモリの場合、たとえば図２に示すように、初期設定データ領域１２の最小単位は、データ消去の最小単位であるセルブロックＢｎである。セルブロックＢｎは、他のセルブロックＢ０〜Ｂｎ−１と同じ構造である。そのため、レイアウトや回路動作については、通常のＮＡＮＤ型フラッシュメモリの場合と同様であり、設計が容易である。これに対し、初期設定データ領域１２に記憶される初期設定データのサイズが小さい場合などは、通常のＮＡＮＤ型フラッシュメモリに比べて、ワード線が少ないセルブロック構成としてもよい。これにより、セルブロックＢｎを他のセルブロックＢ０〜Ｂｎ−１と同じ構造とする場合よりも、初期設定データ領域１２の占有面積（メモリセルアレイのサイズ）を小さくすることができる。
【００１５】
また、ＮＡＮＤ型フラッシュメモリには、複数のメモリセルＭＣから同時にデータの読み出しを行う「ページ」と称する複数のカラムアドレスからなる単位がある。各ページＰｎ（ｎ＝０〜１５）には、“０”から“１５”まで順番にアドレスがふられている。通常のメモリ動作では、指定されたページアドレスに対し、いっせいにデータの読み出し動作が行われる。
【００１６】
メモリセルアレイ１１の各ビット線ＢＬは、たとえば図１に示すように、読出回路としてのセンスアンプ（Ｓ／Ａ）回路２１を介して、データレジスタ２２に接続されている。また、このＥＥＰＲＯＭには、ビット線ＢＬを選択するためのカラムデコーダ２３、および、ワード線ＷＬｎを選択するためのロウデコーダ２４が設けられている。
【００１７】
アドレスデータＡＤ、コマンドデータＣＭＤ、および、入出力データＤＡは、Ｉ／Ｏバッファ２５を介して入出力される。そして、アドレスデータＡＤは、アドレスレジスタ２６および初期設定データラッチ回路２７に取り込まれる。コマンドデータＣＭＤは、コマンドレジスタ２８に取り込まれる。入出力データＤＡのうち、書き込み用のデータは、データバスＢＵＳを介して、データレジスタ２２に取り込まれる。
【００１８】
アドレスレジスタ２６から発生されるロウアドレスはロウデコーダ２４に送られ、そこでデコードされる。また、上記アドレスレジスタ２６から発生されるカラムアドレスはカラムデコーダ２３に送られ、そこでデコードされる。これにより、メモリセルＭＣの選択がなされる。
【００１９】
データ書き込み動作やデータ消去動作に用いられる各種の高電圧は、昇圧回路オシレータにより構成された高電圧発生回路２９により発生される。この高電圧発生回路２９からの高電圧は、上記メモリセルアレイ１１、上記センスアンプ回路２１、および、上記ロウデコーダ２４にそれぞれ供給される。
【００２０】
コマンドレジスタ２８に取り込まれたコマンドデータＣＭＤは、たとえば、制御回路３０でデコードされる。これにより、制御回路３０によるデータ書き込み動作やデータ消去動作のためのシーケンス制御がなされる。たとえば、データ書き込み動作時には、選択されたメモリセルＭＣでのデータの書き込み動作、および、書き込み状態を確認するためのベリファイ動作が行われる。そして、書き込み不十分のメモリセルＭＣには、再度、データの書き込みを行うという制御がなされる。データ消去動作時には、選択されたセルブロックＢ０，Ｂ１，〜，Ｂｎ−１でのデータの消去動作、および、消去状態を確認するためのベリファイ動作が行われる。そして、消去不十分の場合には、再度、データの消去を行うという制御がなされる。書き込みモードまたは消去モードの設定により、上述した一連のデータ書き込み動作またはデータ消去動作のための各シーケンス制御を行うのが、制御回路３０である。
【００２１】
また、制御回路３０は、上記高電圧発生回路２９、上記センスアンプ回路２１、上記アドレスレジスタ２６、上記コマンドレジスタ２８、上記初期設定データラッチ回路２７の他、レディ／ビジィ（Ｒｅａｄｙ／Ｂｕｓｙ）バッファ３１、初期設定データラッチ回路３３、チップ情報データラッチ回路３４、および、ステータス回路（設定回路）３５などを制御する。
【００２２】
レディ／ビジィバッファ３１は、電源投入によるＥＥＰＲＯＭの立ち上げ時において、初期設定動作（ＥＥＰＲＯＭの初期化）が終了するまでの間、外部にアクセス禁止を知らせるためのレディ／ビジィ信号（Ｒ／Ｂ＝Ｌ（ビジィ状態））を出力する。
【００２３】
このＥＥＰＲＯＭには、さらに、パワーオンリセット回路（検知回路）３２、内部タイマ回路３６、一致検出回路３７、ベリファイチェック回路３８、および、判定回路３９などが設けられている。
【００２４】
パワーオンリセット回路３２は電源投入により動作し、その結果として、検知信号（ＬＯＷＶＤＤｎ＝Ｈ）を上記制御回路３０および上記ステータス回路３５に出力する。
【００２５】
ベリファイチェック回路３８は、上述したベリファイ動作を実行するものである。書き込み不十分の場合には、フェイル信号（ＰＲＯＧ＿ＦＡＩＬｎ＝Ｌ）を上記ステータス回路３５に出力する。消去不十分の場合には、フェイル信号（ＥＲＡＳＥ＿ＦＡＩＬｎ＝Ｌ）を上記ステータス回路３５に出力する。
【００２６】
メモリセルアレイ１１の初期設定データ領域１２に書き込まれる初期設定データは、具体的には、ウェハテストの結果により明らかになった不良アドレスデータ、データ書き込み動作およびデータ消去動作のための各種のパラメータ（電圧値データ、書き込み，消去の制御ループ数など）、メモリ容量や仕様に関するコードおよびメーカコードなどのチップ情報（ＩＤコード）である。
【００２７】
ここで、初期設定データの初期設定データ領域１２への書き込みは、チップをパッケージングした後の、製品出荷の前に、たとえば特定のコマンド入力により行うものとする。すなわち、ロウデコーダ２４およびカラムデコーダ２３は、初期設定データ領域１２を含めて、メモリセルアレイ１１の全体をアクセス可能に構成されている。しかし、通常のデータ書き込みまたは読み出し動作では、初期設定データ領域１２にはアドレスが割り当てられていない。つまり、外部アドレスによって、初期設定データ領域１２を指定することはできない。Ｉ／Ｏバッファ２５に特定のコマンドデータＣＭＤが入力されたときのみ、制御回路３０は、アドレスレジスタ２６を制御する。そして、アドレスレジスタ２６に、初期設定データ領域１２をアクセスするのに必要な内部アドレスを発生させる。これにより、初期設定データ領域１２に初期設定データを書き込むことができるようになっている。
【００２８】
このように、初期設定データがメモリセルアレイ１１の初期設定データ領域１２内に記憶されたＲＯＭ Ｆｕｓｅを備えるＥＥＰＲＯＭでは、電源投入時、初期設定データ領域１２内に書き込まれた初期設定データを読み出して保持する、初期設定動作が行われる。図１には、不良アドレスデータを保持するための初期設定データラッチ回路２７と、高電圧発生回路２９および内部タイマ回路３６を制御するパラメータを保持するための初期設定データラッチ回路３３と、チップ情報を保持するためのチップ情報データラッチ回路３４とを示している。この初期設定データ領域１２のデータ読み出しと、その読み出した初期設定データの、初期設定データラッチ回路２７，３３およびチップ情報データラッチ回路３４への転送制御は、制御回路３０によって制御される。ただし、読み出した初期設定データの、初期設定データラッチ回路２７，３３およびチップ情報データラッチ回路３４への転送制御は、後述するように、上記判定回路３９の判定結果にもとづいて行われる。
【００２９】
すなわち、電源を投入すると、パワーオンリセット回路３２が動作する。これにより、電源投入を判断した制御回路３０は、電源安定化のために一定の待ち時間を経過した後、読み出しモードを設定する。そして、初期設定データ領域１２をアクセスするための内部アドレスを、アドレスレジスタ２６に発生させる。この初期設定データ領域１２をアクセスするための内部アドレスは、前述したように、通常のメモリ動作では割り当てられていない。上記内部アドレスに応じて、ロウデコーダ２４およびカラムデコーダ２３によりアクセスされた初期設定データ領域１２内の初期設定データは、センスアンプ回路２１によって自動的に読み出される。そして、その読み出された初期設定データはデータレジスタ２２に転送され、保持される。データレジスタ２２で保持された初期設定データは、その有効性が、判定回路３９によって確認される。これにより、データレジスタ２２で保持された初期設定データのうち、判定回路３９によって有効データと判定された初期設定データのみが、データバスＢＵＳを介して、初期設定データラッチ回路２７，３３およびチップ情報データラッチ回路３４に転送されて、それぞれ保持される。
【００３０】
以上の初期設定動作の間、制御回路３０は、レディ／ビジィバッファ３１を介して、外部にアクセス禁止を知らせるレディ／ビジィ信号（Ｒ／Ｂ＝Ｌ（ビジィ状態））を出力させる。初期設定動作が正常に終了したら、制御回路３０はレディ／ビジィバッファ３１を制御して、レディ／ビジィ信号をスタンバイ状態（Ｒｅａｄｙ（Ｒ／Ｂ＝Ｈ））にセットする。
【００３１】
図４は、初期設定データラッチ回路２７の構成例を示すものである。初期設定データラッチ回路２７は、冗長ロウセルアレイ１１ａおよび冗長カラムセルアレイ１１ｂの大きさに応じて決定される、不良アドレスデータの書き込みに必要な個数のラッチ回路ＬＡ１〜ＬＡｍによって構成される。各ラッチ回路ＬＡ１〜ＬＡｍは、ラッチ本体２７ａと、不良アドレスデータを取り込むためのクロックト・インバータ２７ｂと、保持されている不良アドレスデータを入力側のデータバスＢＵＳに取り出すためのクロックト・インバータ２７ｃとを有する。この初期設定データラッチ回路２７は、電源投入時やテストモード時などに発生されるリセット信号ＲＳＴによりリセットされる。しかし、通常のメモリ動作ではリセットされない。
【００３２】
初期設定データラッチ回路３３およびチップ情報データラッチ回路３４の構成も、初期設定データラッチ回路２７と同様の構成となっている。
【００３３】
初期設定動作が正常に終了すると、レディ／ビジィ信号Ｒ／Ｂがレディ状態（＝Ｈ）となり、通常のメモリ動作、つまりデータの読み出し、書き込みおよび消去の各動作が可能になる。この通常の動作モードでは、Ｉ／Ｏバッファ２５にアドレスデータＡＤが入力されると、アドレスレジスタ２６に取り込まれたアドレスデータＡＤと、初期設定データラッチ回路２７に保持されている不良アドレスデータとの一致／不一致が、一致検出回路３７により検出される。一致が検出されると、置換制御信号３７ａがカラムデコーダ２３に、置換制御信号３７ｂがロウデコーダ２４に、それぞれ出力される。この置換制御信号３７ａ，３７ｂによってロウデコーダ２４およびカラムデコーダ２３が制御され、これにより、冗長ロウセルアレイ１１ａおよび冗長カラムセルアレイ１１ｂによる不良セルの置換が行われる。
【００３４】
初期設定データラッチ回路３３に保持された所望のパラメータによって、内部タイマ回路３６が制御される。これにより、メモリ動作に必要な所定のタイマ信号が、内部タイマ回路３６から発生される。また、初期設定データラッチ回路３３に保持された所望のパラメータによって、高電圧発生回路２９が制御される。これにより、データ書き込み、データ消去、データ読み出しの各動作モードに応じた所定の電圧が、高電圧発生回路２９から発生される。
【００３５】
この実施形態において、好ましくは、メモリセルアレイ１１の初期設定データ領域１２に記憶されている初期設定データを読み出してチェックし、あるいは、書き換えができるテストモードを設定できるようにする。具体的には、あらかじめ定められたコマンドデータＣＭＤの入力によって、テストモードを設定できるようにしておく。
【００３６】
初期設定データ領域１２に不良セルがあった場合に、これを無視して初期設定データを書き込んだとすると、初期設定動作を正常に終了できない。すなわち、初期設定データ領域１２から読み出される初期設定データの信頼性が悪い場合、データラッチ回路２７，３３，３４に初期設定データとして有効なデータを格納できない。また、初期設定データ領域１２の良品セルに正しく書き込まれた初期設定データであっても、電源投入の状況によっては、初期設定データ領域１２内から初期設定データを正確に読み出すことができない場合がある。この場合も、初期設定動作を正常に終了できない。たとえば、初期設定データラッチ回路３３に保持された、高電圧発生回路２９を制御するためのパラメータが初期設定データとして有効なデータでない場合、電圧異常を起こし、場合によっては貴重なセルデータを消失したり、メモリセルＭＣを破壊したりする可能性がある。
【００３７】
そこで、初期設定動作においては、初期設定データ領域１２内より読み出された初期設定データが有効なデータか否かを判定する必要がある。そして、データラッチ回路２７，３３，３４に有効な初期設定データを格納できない場合には、チップステータスをフェイル（Ｆａｉｌ）状態に固定する。そして、それを外部に出力する。これにより、初期設定動作を正常に終了できない場合の、貴重なセルデータの消失やメモリセルＭＣの破壊を防止することが可能となる。
【００３８】
以下に、初期設定データ領域１２内より読み出された初期設定データが有効なデータか否かを判定する方法について説明する。
【００３９】
図５は、初期設定データ領域１２における初期設定データの記憶例を示すものである。ここでは、初期設定データとしての不良アドレスデータ（制御データ）を例に説明する。また、不良アドレスデータは４ビットで表わされ、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄが初期設定データ領域１２の各列（ここでは、１列＝１ワード線）に書き込まれている場合を示している。最初の不良アドレスデータＸａが“０１０１”であるとすると、これを第０列に書き込む。そして、第１列には、その不良アドレスデータＸａと相補関係にある“１０１０”なる参照データ／Ｘａを、不良アドレスデータＸａと対にして記憶する。また、次の不良アドレスデータＸｂが“１１００”であれば、これを第２列に記憶する。そして、その不良アドレスデータＸｂと相補関係にある“００１１”なる参照データ／Ｘｂを、第３列に記憶する。同様に、次の不良アドレスデータＸｃが“１０１０”であれば、これを第４列に記憶する。そして、初期設定データ領域１２の第５列には、その参照データ／Ｘｃとしての“０１０１”を記憶する。最後の不良アドレスデータＸｄが“１０００”であれば、これを第６列に記憶する。そして、初期設定データ領域１２の第７列には、その参照データ／Ｘｄとしての“０１１１”を記憶する。
【００４０】
制御回路３０による初期設定動作においては、初期設定データ領域１２内より読み出された不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄが有効データか否かを、参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄにもとづいて判定する。そして、有効性が確認された不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄのみ、初期設定データラッチ回路２７に転送し、各ラッチ回路ＬＡ１〜ＬＡ４で保持させるようにする。
【００４１】
この不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄの有効性の確認、つまり有効データか否かの判定は、たとえば図６に示すように、上記判定回路３９によって行われる。この判定回路３９は、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄを、インバータ回路３９ａを介して、比較回路（たとえば、ＥＸＮＯＲ回路）３９ｂに入力する。また、この比較回路３９ｂに、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄと対をなす参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄを入力する。この場合、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄおよび参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄは、センスアンプ回路２１によって初期設定データ領域１２内より同時に読み出され、順次、データレジスタ２２を介して供給される。こうして、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄと参照データ／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄとの一致／不一致によって、不良アドレスデータＸａ，Ｘｂ，Ｘｃ，Ｘｄの有効性を確認する。
【００４２】
すなわち、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）と参照データ／Ｘａ（／Ｘｂ，／Ｘｃ，／Ｘｄ）との相補関係が確認された場合に、判定回路３９の出力として、判定信号ＣＯＭＰ（＝Ｈ）が比較回路３９ｂより上記ステータス回路３５に出力される。これにより、初期設定データ領域１２内より読み出された不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）は有効な初期設定データであるとして、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）の初期設定データラッチ回路２７への転送が行われる。つまり、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）を初期設定データラッチ回路２７に転送するための転送ゲート（図示していない）がオンされる。
【００４３】
一方、不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）と参照データ／Ｘａ（／Ｘｂ，／Ｘｃ，／Ｘｄ）との相補関係が確認されなかった場合は、判定回路３９の出力として、判定信号ＣＯＭＰ（＝Ｌ）が比較回路３９ｂより上記ステータス回路３５に出力される。これにより、初期設定データ領域１２内より読み出された不良アドレスデータＸａ（Ｘｂ，Ｘｃ，Ｘｄ）は有効な初期設定データではない、つまり無効なデータであるとして、上記したように、チップステータスがＦａｉｌ状態に固定される。
【００４４】
図７は、初期設定動作において、初期設定データの有効性を確認するようにした場合の処理の流れを示すものである。すなわち、電源を投入すると、パワーオンリセット回路３２が動作する（ステップＳ１）。これにより、電源投入を判断した制御回路３０は、電源が安定化するまで待機する（ステップＳ２）。その後、読み出しモードを設定する。これにより、アドレスレジスタ２６によって発生させた内部アドレスに応じて、センスアンプ回路２１によって初期設定データ領域１２内の初期設定データが自動的に読み出される（ステップＳ３）。そして、読み出された初期設定データ（制御データおよび参照データ）は、順次、判定回路３９に送られる。これにより、その初期設定データの有効性の確認がなされる（ステップＳ４）。有効性が確認された場合（ＰＡＳＳ）には、その初期設定データが、初期設定データラッチ回路２７，３３またはチップ情報データラッチ回路３４に転送される（ステップＳ５）。一方、上記ステップＳ４において、初期設定データの有効性が確認されなかった場合（ＦＡＩＬ）には、判定回路３９からステータス回路３５に判定信号ＣＯＭＰ（＝Ｌ）が出力される。こうして、初期設定データ領域１２内より読み出されたすべての初期設定データについての有効性の確認が終了するまで（ステップＳ６）、上記ステップＳ４以降の処理が繰り返される。
【００４５】
本実施形態においては、たとえば図３に示したように、メモリセルアレイ１１を構成する複数のプレーン１１０の各セルブロックＢｎを、それぞれ初期設定データ領域１２として設定するようにしている。そして、それぞれの初期設定データ領域１２には、同一の初期設定データ（制御データＸ，参照データ／Ｘ）を書き込むようにしている。このように、数セット分の初期設定データをもたせることによって、初期設定データのデータとしての信頼性を向上できる。したがって、たとえ初期設定データの信頼性が極端に悪いような場合であっても、初期設定動作の精度（正常終了の確率）をより高めることが可能となっている。
【００４６】
このような方法によれば、読み出した不良アドレスデータの有効性のみでなく、たとえば、初期設定データ領域１２に不良セルが存在するような場合にも、正確な（有効な）不良アドレスデータの初期設定データラッチ回路２７への転送制御が可能になる。
【００４７】
不良アドレスデータの有効性を確認する判定回路３９としては、図６に示した構成に限らず、たとえば不良アドレスデータＸを比較回路３９ｂに直接入力し、比較回路３９ｂに入力する参照データ／Ｘを、インバータ回路３９ａを介して供給するようにしてもよい。また、不良アドレスデータの正当性を高めるために、比較回路にＥＣＣを用いることも可能である。さらに、ＥＥＰＲＯＭの構成によっては、一致検出回路３７によって判定回路３９を兼用させるように構成することも可能である。
【００４８】
なお、初期設定動作における初期設定データの読み出し方法および有効性の確認方法については、たとえば特開２００１−１７６２９０号公報に各種の方法が開示されており、ここでの詳細な説明は割愛する。
【００４９】
次に、初期設定データの有効性が確認されず、初期設定動作を正常に終了できなかった場合の対策について説明する。この実施形態においては、初期設定動作を正常に終了できなかった場合、ステータス回路３５によってチップステータスをＦａｉｌ状態に固定する（ＰＡＳＳ／ＦＡＩＬ信号＝Ｌ）。これにより、重要なセルデータの消失やメモリセルＭＣの破壊から、ＥＥＰＲＯＭを保護する。
【００５０】
すなわち、ステータス回路３５は、たとえば図８に示すように、ナンド回路３５ａの一方の入力端に、ベリファイチェック回路３８からのデータ書き込みのフェイル信号（ＰＲＯＧ＿ＦＡＩＬｎ＝Ｌ）が供給される。また、このナンド回路３５ａの他方の入力端には、ベリファイチェック回路３８からのデータ消去のフェイル信号（ＥＲＡＳＥ＿ＦＡＩＬｎ＝Ｌ）が供給される。ナンド回路３５ａの出力はインバータ回路３５ｂを介して、ナンド回路３５ｃの一方の入力端に供給される。このナンド回路３５ｃの他方の入力端には、ナンド回路３５ｄの出力が供給される。ナンド回路３５ｃの出力は、ナンド回路３５ｄの一方の入力端に供給される。このナンド回路３５ｄの他方の入力端には、制御回路３０からのリセット信号（ＳＴＡＴＵＳ＿ＲＳＴｎ）が供給される。ナンド回路３５ｄの出力は、ナンド回路３５ｅの一方の入力端に供給される。そして、このナンド回路３５ｅの出力はインバータ回路３５ｆに供給され、このインバータ回路３５ｆよりＰＡＳＳ／ＦＡＩＬ信号として取り出される。このＰＡＳＳ／ＦＡＩＬ信号は、上記Ｉ／Ｏバッファ２５および上記制御回路３０に供給される。
【００５１】
なお、ナンド回路３５ｅの他方の入力端には、ナンド回路３５ｇの出力が供給される。このナンド回路３５ｇの一方の入力端には、上記パワーオンリセット回路３２の出力（検知信号ＬＯＷＶＤＤｎ）が供給される。また、ナンド回路３５ｇの他方の入力端には、ナンド回路３５ｈの出力が供給される。このナンド回路３５ｈの一方の入力端には、上記判定回路３９の出力（判定信号ＣＯＭＰ）が供給される。また、このナンド回路３５ｈの他方の入力端には、ナンド回路３５ｇの出力が供給される。そして、ナンド回路３５ｈの出力はインバータ回路３５ｉにも供給され、このインバータ回路３５ｉよりフェイル信号ＰＷＯＮ＿ＦＡＩＬｎとして取り出される。このフェイル信号ＰＷＯＮ＿ＦＡＩＬｎは、上記Ｉ／Ｏバッファ２５、上記コマンドレジスタ２８、上記高電圧発生回路２９、および、上記内部タイマ回路３６に供給されるものである。
【００５２】
この例の場合、電源投入の検知信号（ＬＯＷＶＤＤｎ＝Ｈ）および有効性確認のための判定信号ＣＯＭＰ（＝Ｌ）によって、フェイル信号（ＰＲＯＧ＿ＦＡＩＬｎ＝Ｌ），（ＥＲＡＳＥ＿ＦＡＩＬｎ＝Ｌ）に応じて制御されるＰＡＳＳ／ＦＡＩＬ信号が“Ｌ”に固定される。つまり、電源投入時に初期設定動作が正常に終了されない場合、チップステータスをＦａｉｌ状態に設定するためのＰＡＳＳ／ＦＡＩＬ信号が、制御回路３０からのリセット信号（ＳＴＡＴＵＳ＿ＲＳＴｎ＝Ｈ）によってリセット（ＰＡＳＳ／ＦＡＩＬ信号＝Ｈ）されないようになっている。
【００５３】
この“Ｌ”に固定されたＰＡＳＳ／ＦＡＩＬ信号は、初期設定動作が正常に終了されなかったことを示す入出力データＤＡとして、Ｉ／Ｏバッファ２５より外部に出力される。また、このＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）は、制御回路３０に供給される。これにより、有効でない初期設定データの各データラッチ回路２７，３３，３４への転送制御が阻止されるとともに、その後の通常のメモリ動作が継続的に禁止されることになる。したがって、通常のメモリ動作が有効でない初期設定データを用いて行われることによる、重要なセルデータの消失やメモリセルＭＣの破壊からＥＥＰＲＯＭを保護できる。
【００５４】
上記したように、電源投入時に初期設定動作を正常に終了することができなかった場合に、通常のメモリ動作を禁止するようにしている。すなわち、初期設定データ領域（ＲＯＭ Ｆｕｓｅ）内より読み出した初期設定データの有効性が確認できない場合、チップステータスをＦａｉｌ状態に固定するようにしている。これにより、その後のメモリセルへのアクセスを制限できるようになる。したがって、無効な初期設定データにもとづいてメモリ動作が行われることによる破壊から、貴重なセルデータやメモリセルを保護することが可能となるものである。
【００５５】
なお、上述した第１の実施形態においては、ＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、ステータス回路３５の出力（ＰＡＳＳ／ＦＡＩＬ信号）をＦａｉｌ状態に固定するようにした場合について説明した。この方法に限らず、たとえばコマンドレジスタがコマンドデータを受付けないように構成することも可能である。
【００５６】
（第２の実施形態）
図９は、本発明の第２の実施形態にかかり、上記したＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源投入時にＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、チップステータスをＦａｉｌ状態に固定させるとともに、コマンドレジスタ２８によるコマンドデータＣＭＤの受付けを禁止するように構成した場合の例を示すものである。
【００５７】
すなわち、電源投入時に初期設定データの有効性が確認できない場合、コマンドレジスタ２８をディセーブル状態に設定する。この例の場合、コマンドレジスタ２８のリセット入力端子（ＲＳＴｎ）に、ナンド回路２８ａとインバータ回路２８ｂとを直列接続してなる格納禁止回路２８Ａを接続する。そして、ナンド回路２８ａの一方の入力端には、上記制御回路３０からのコマンドリセット信号ＣＯＭＭＡＮＤ＿ＲＳＴｎを入力する。また、ナンド回路２８ａの他方の入力端には、上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎを入力する。こうして、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎ（＝Ｌ）によってコマンドレジスタ２８がリセットされるようにする。これにより、コマンドデータＣＭＤを受付けないようにさせることが可能となる。その結果、電源投入時に初期設定動作を正常に終了することができなかった場合において、コマンドレジスタ２８によるコマンドデータＣＭＤの受付けが禁止される。したがって、外部にＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を出力することができなかった場合に、コマンドデータＣＭＤが入力されたとしても、通常のメモリ動作を禁止することができる。
【００５８】
この例の場合、特定のコマンドデータＣＭＤは受付けられるようにして、テストモードなどを設定できるように構成することも可能である。また、ＰＡＳＳ／ＦＡＩＬ信号によらず、ＥＥＰＲＯＭは、コマンドレジスタ２８によるコマンドデータＣＭＤの受付けが禁止されるように構成できることは勿論である。つまり、チップステータスをＦａｉｌ状態に固定させることなしに、単に、外部からのコマンドデータＣＭＤを格納するコマンドレジスタ２８と、このコマンドレジスタ２８をリセットさせる格納禁止回路２８Ａとによって、設定回路を構成することも可能である。
【００５９】
（第３の実施形態）
図１０は、本発明の第３の実施形態にかかり、上記したＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源投入時にＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、チップステータスをＦａｉｌ状態に固定させるとともに、Ｉ／Ｏバッファ２５からの入出力データＤＡが固定されるように構成した場合の例を示すものである。なお、ここでは、Ｉ／Ｏバッファ２５におけるデータ出力部だけを取り出して示している。
【００６０】
ＮＡＮＤ型フラッシュメモリでは、ＰＡＳＳ／ＦＡＩＬ信号がＦａｉｌとなった状態において、データ読み出し動作を実行する。そして、そのときの読み取り結果から、どのセルブロックＢ０，Ｂ１，…，Ｂｎが有効であるかを識別する場合がある。これは、“ＮＡＮＤ型フラッシュメモリは不良ブロックを許容する”という特殊な性質によるものである。不良ブロックの読み取り結果としては、常に固定値（たとえば、すべてのメモリセルＭＣは書き込み済みであるかのような入出力データＤＡ）が出力される。すなわち、初期設定動作を正常に終了できない場合においても、外部への出力データ（入出力データＤＡに相当する）として、すべてのセルブロックＢ０，Ｂ１，…，Ｂｎが不良ブロックであるかのように見せることが可能である。
【００６１】
具体的には、電源投入時に初期設定データの有効性が確認できない場合、たとえば図１０に示すように、出力固定回路２５ａによって、出力バッファ（Ｂｕｆｆｅｒ）２５ｂへの入力が“Ｌ”レベルに固定されるようにする。この例の場合、上記出力固定回路２５ａは、ＮＭＯＳトランジスタ２５-1、ノア回路２５-2、ナンド回路２５-3、および、インバータ回路２５-4〜２５-10 を有して構成されている。すなわち、この出力固定回路２５ａは、外部からのステータス（ＳＴＡＴＵＳ）出力コマンドＣＭＤがＩ／Ｏバッファ２５に入力されたとき、上記ステータス回路３５からのＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を優先的に外部に出力させるように動作する。これに対し、外部からのステータス出力コマンドＣＭＤが入力されていないときは、上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎに応じて、出力バッファ２５ｂに転送されるデータを変化させる。たとえば、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｈ”の場合には、入出力データＤＡである出力データが出力バッファ２５ｂへと入力されるようにする。また、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｌ”の場合には、出力バッファ２５ｂへの入力が“Ｌ”レベルに固定されるようにする。これにより、電源投入時に初期設定動作を正常に終了することができなかった場合（つまり、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｌ”の場合）に、すべてのセルブロックＢ０，Ｂ１，…，Ｂｎが不良ブロックであるかのような入出力データＤＡを外部に出力させることが可能となる。
【００６２】
本実施形態によれば、初期設定動作が正常に終了されなかったことを示すＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）が、Ｉ／Ｏバッファ２５より外部に出力されるだけでなく、そのときの入出力データＤＡから、初期設定動作を正常に終了できなかったことを判断できるようになる。しかも、その入出力データＤＡは、すべてのセルブロックＢ０，Ｂ１，…，Ｂｎが不良ブロックであるかのように見える。このため、それ以降の通常のメモリ動作へ移行するのを確実に防ぐことが可能となる。
【００６３】
出力固定回路としては、必ずしも、ステータス回路３５からのＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を優先的に外部に出力させるように構成する必要はない。単に、フェイル信号ＰＷＯＮ＿ＦＡＩＬｎが“Ｌ”の場合に出力バッファ２５ｂへの入力が“Ｌ”レベルに固定されるように構成することのみによっても、その後の通常のメモリ動作を禁止できるようにすることは可能である。つまり、設定回路としては、出力データを格納する出力バッファ２５ｂと、この出力バッファ２５ｂからの出力を固定させる出力固定回路２５ａとによって構成されるものであってもよい。
【００６４】
（第４の実施形態）
図１１は、本発明の第４の実施形態にかかり、上記したＮＡＮＤ型ＥＥＰＲＯＭにおいて、電源投入時にＲＯＭ Ｆｕｓｅ内より読み出した初期設定データの有効性が確認できない場合に、チップステータスをＦａｉｌ状態に固定させるとともに、高電圧発生回路２９や内部タイマ回路３６を非活性状態に設定するように構成した場合の例を示すものである。なお、同図（ａ）は高電圧発生回路２９に適用した場合の例であり、同図（ｂ）は内部タイマ回路３６に適用した場合の例である。
【００６５】
高電圧発生回路２９は、たとえば図１１（ａ）に示すように、そのイネーブル（ｅｎａｂｌｅ）入力端子に電圧発生回路設定回路２９Ａが接続されている。この電圧発生回路設定回路２９Ａは、高電圧発生回路２９を構成する昇圧回路オシレータをディセーブル状態に設定するためのものである。すなわち、電圧発生回路設定回路２９Ａは、ナンド回路２９ａとインバータ回路２９ｂとを直列接続して構成されている。そして、ナンド回路２９ａの各入力端に、高電圧発生回路２９のイネーブル信号（ＰＵＭＰ＿ＥＮＡＢＬＥ）および上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎが供給されるようになっている。
【００６６】
内部タイマ回路３６は、たとえば図１１（ｂ）に示すように、そのイネーブル入力端子に内部タイマ回路設定回路３６Ａが接続されている。この内部タイマ回路設定回路３６Ａは、内部タイマ回路３６をディセーブル状態に設定するためのものである。すなわち、内部タイマ回路設定回路３６Ａは、ナンド回路３６ａとインバータ回路３６ｂとを直列接続して構成されている。そして、ナンド回路３６ａの各入力端に、内部タイマ回路３６のイネーブル信号（ＴＩＭＥＲ＿ＥＮＡＢＬＥ）および上記ステータス回路３５からのフェイル信号ＰＷＯＮ＿ＦＡＩＬｎが供給されるようになっている。
【００６７】
初期設定動作を正常に終了できなかった場合に、誤って高電圧発生回路２９や内部タイマ回路３６が動作すると、重要なセルデータを消失したり、メモリセルＭＣを破壊したりする原因となる。そこで、高電圧発生回路２９や内部タイマ回路３６を非活性状態に設定することで、初期設定動作を正常に終了できなかった場合にも、誤って重要なセルデータが消失したり、メモリセルＭＣが破壊されるのを防止できる。
【００６８】
この実施形態の場合においても、チップステータスをＦａｉｌ状態に固定させることなく、単に、高電圧発生回路２９と、初期設定動作を正常に終了できなかった場合に、この高電圧発生回路２９をディセーブル状態に設定するための電圧発生回路設定回路２９Ａとによって、もしくは、内部タイマ回路３６と、初期設定動作を正常に終了できなかった場合に、この内部タイマ回路３６をディセーブル状態に設定するための内部タイマ回路設定回路３６Ａとによって、それぞれ設定回路を構成することが可能である。
【００６９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００７０】
【発明の効果】
以上、詳述したようにこの発明によれば、有効な初期設定データを設定できなかった場合には該装置を継続的に動作禁止の状態に設定でき、セルデータの消失やメモリセルの破壊を防止することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示すブロック図。
【図２】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルアレイの具体例を示す構成図。
【図３】同じく、メモリセルアレイの各プレーンに設けられた初期設定データ領域を示す概略図。
【図４】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける初期設定データラッチ回路の一例を示す構成図。
【図５】同じく、初期設定データ領域における初期設定データの一例を示す概略図。
【図６】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける判定回路の構成例を示す回路図。
【図７】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける初期設定動作にかかる処理の流れを説明するために示すフローチャート。
【図８】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおけるステータス回路の構成例を示す回路図。
【図９】本発明の第２の実施形態にかかり、さらに、コマンドデータの受付けを禁止するようにした場合の例を示すコマンドレジスタの構成図。
【図１０】本発明の第３の実施形態にかかり、さらに、Ｉ／Ｏバッファより出力される入出力データを固定するようにした場合の例を示すデータ出力部の構成図。
【図１１】本発明の第４の実施形態にかかり、さらに、高電圧発生回路および内部タイマ回路をディセーブル状態に設定するように構成した場合の例を示す構成図。
【図１２】従来技術とその問題点を説明するために、ＮＡＮＤ型ＥＥＰＲＯＭにおける初期設定動作を説明するために示す概略図。
【符号の説明】
１１…メモリセルアレイ
１１ａ…冗長ロウセルアレイ
１１ｂ…冗長カラムセルアレイ
１２…初期設定データ領域
２１…センスアンプ回路
２２…データレジスタ
２３…カラムデコーダ
２４…ロウデコーダ
２５…Ｉ／Ｏバッファ
２５ａ…出力固定回路
２５ｂ…出力バッファ
２５-1…ＮＭＯＳトランジスタ
２５-2…ノア回路
２５-3…ナンド回路
２５-4〜２５-10 …インバータ回路
２６…アドレスレジスタ
２７…初期設定データラッチ回路
２７ａ…ラッチ本体
２７ｂ，２７ｃ…クロックト・インバータ
２８…コマンドレジスタ
２８Ａ…格納禁止回路
２８ａ…ナンド回路
２８ｂ…インバータ回路
２９…高電圧発生回路
２９Ａ…電圧発生回路設定回路
２９ａ…ナンド回路
２９ｂ…インバータ回路
３０…制御回路
３１…レディ／ビジィ（Ｒｅａｄｙ／Ｂｕｓｙ）バッファ
３２…パワーオンリセット回路
３３…初期設定データラッチ回路
３４…チップ情報データラッチ回路
３５…ステータス回路
３５ａ，３５ｃ，３５ｄ，３５ｅ，３５ｇ，３５ｈ…ナンド回路
３５ｂ，３５ｆ，３５ｉ…インバータ回路
３６…内部タイマ回路
３６Ａ…内部タイマ回路設定回路
３６ａ…ナンド回路
３６ｂ…インバータ回路
３７…一致検出回路
３７ａ，３７ｂ…置換制御信号
３８…ベリファイチェック回路
３９…判定回路
３９ａ…インバータ回路
３９ｂ…比較回路
１１０…プレーン
ＭＣ…メモリセル
ＮＣＵ…ＮＡＮＤセルユニット
ＷＬｎ（ｎ＝１〜１５）…ワード線
Ｂ０，Ｂ１，〜，Ｂｎ…セルブロック
ＢＬ…ビット線
Ｐｎ（ｎ＝０〜１５）…ページ
ＡＤ…アドレスデータ
ＣＭＤ…コマンドデータ
ＤＡ…入出力データ
ＢＵＳ…データバス
ＬＡ１〜ＬＡｍ…ラッチ回路
Ｘ…制御データ
Ｘａ，Ｘｂ，Ｘｃ，Ｘｄ…不良アドレスデータ
／Ｘ，／Ｘａ，／Ｘｂ，／Ｘｃ，／Ｘｄ…参照データ
Claims (16)
- 複数の不揮発性メモリセルを含み、該装置の動作条件を決定する初期設定データが書き込まれる初期設定データ領域を備えるメモリセルアレイと、
電源の投入を検知する検知回路と、
前記検知回路による電源投入の検知出力に応じて、前記メモリセルアレイの前記初期設定データ領域内より前記初期設定データを読み出す読出回路と、
前記読出回路によって読み出された前記初期設定データが有効データか、無効データかを判定する判定回路と、
前記判定回路によって前記初期設定データが無効データと判定された場合に、該装置を動作禁止の状態に設定する設定回路と
を具備し、
前記設定回路は、チップステータスをフェイル状態に固定させるように構成されたステータス出力回路であることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルアレイは、データの電気的書き換えが可能なＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記読出回路によって読み出された前記初期設定データを保持するためのデータラッチ回路と、
前記読出回路によって読み出された前記初期設定データが、前記判定回路によって有効データと判定された場合に、その初期設定データを前記データラッチ回路に転送させる、初期設定動作を制御する制御回路と
をさらに具備したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記設定回路は、前記判定回路によって前記初期設定データが有効データと判定された場合に、チップステータスをパス状態に設定する機能を有し、
前記制御回路は、前記設定回路によるパス状態の設定に応じて、前記初期設定動作を実行することを特徴とする請求項３に記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイは、不良セルを置換するための冗長セルアレイを有し、
前記初期設定データは、不良セルを前記冗長セルアレイにより置換するための制御データを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記初期設定データは、データの書き込み、消去および読み出しの各動作を制御するための制御データを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記初期設定データは、前記制御データと、前記制御データの有効性を確認するための参照データとを含み、
前記判定回路は、前記制御データと前記参照データとの一致／不一致により前記初期設定データが有効データか、無効データかを判定することを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。 - 前記参照データは、前記制御データと相補の関係にあるデータであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは複数のプレーンを含み、前記複数のプレーンにそれぞれ前記初期設定データ領域が設定されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記複数のプレーンにそれぞれ設定された前記初期設定データ領域には同一の初期設定データが書き込まれ、
前記判定回路は、前記初期設定データ領域のそれぞれに書き込まれた初期設定データごとに、その初期設定データが有効データか、無効データかを判定することを特徴とする請求項９に記載の不揮発性半導体記憶装置。 - 外部からの制御信号を格納するレジスタをさらに具備し、
前記レジスタは、前記設定回路によって該装置が動作禁止の状態に設定されることにより、前記制御信号の一部またはすべての格納を禁止する格納禁止回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記制御信号は、コマンド入力データであることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
- 出力信号を格納する出力バッファをさらに具備し、
前記出力バッファは、前記設定回路によって該装置が動作禁止の状態に設定されることにより、前記出力バッファからの出力を固定させる出力固定回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 内部タイマ回路と、
前記設定回路によって該装置が動作禁止の状態に設定されることにより、前記内部タイマ回路を非活性状態に設定する内部タイマ回路設定回路と
をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 電圧発生回路と、
前記設定回路によって該装置が動作禁止の状態に設定されることにより、前記電圧発生回路を非活性状態に設定する電圧発生回路設定回路と
をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記初期設定動作が終了するまでの間、外部にビジィ信号を出力させることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002316719A JP3875621B2 (ja) | 2002-10-30 | 2002-10-30 | 不揮発性半導体記憶装置 |
| US10/371,306 US6751122B2 (en) | 2002-10-30 | 2003-02-21 | Nonvolatile semiconductor memory device |
| US10/836,994 US7061799B2 (en) | 2002-10-30 | 2004-04-30 | Nonvolatile semiconductor memory device |
| US11/339,012 US7254060B2 (en) | 2002-10-30 | 2006-01-25 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002316719A JP3875621B2 (ja) | 2002-10-30 | 2002-10-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004152413A JP2004152413A (ja) | 2004-05-27 |
| JP3875621B2 true JP3875621B2 (ja) | 2007-01-31 |
Family
ID=32171225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002316719A Expired - Fee Related JP3875621B2 (ja) | 2002-10-30 | 2002-10-30 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6751122B2 (ja) |
| JP (1) | JP3875621B2 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3799269B2 (ja) * | 2001-12-10 | 2006-07-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3875621B2 (ja) * | 2002-10-30 | 2007-01-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4080843B2 (ja) * | 2002-10-30 | 2008-04-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100966895B1 (ko) * | 2004-01-06 | 2010-06-30 | 삼성전자주식회사 | 불휘발성 메모리의 테스트 장치 및 방법 |
| KR100622349B1 (ko) * | 2004-08-04 | 2006-09-14 | 삼성전자주식회사 | 불량 블록 관리 기능을 가지는 플레시 메모리 장치 및플레시 메모리 장치의 불량 블록 관리 방법. |
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| KR100635204B1 (ko) | 2004-12-29 | 2006-10-16 | 주식회사 하이닉스반도체 | 외부 전압에 무관하게 안정된 자동 독출 기능을 가지는플래쉬 메모리 장치 및 그 자동 독출 제어 방법 |
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| KR100895065B1 (ko) * | 2007-03-26 | 2009-05-04 | 삼성전자주식회사 | 리페어 데이터의 신뢰성을 높일 수 있는 플래시 메모리장치 및 그것의 리페어 방법 |
| KR100843242B1 (ko) | 2007-04-04 | 2008-07-02 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 구동방법 |
| KR100909358B1 (ko) | 2007-04-16 | 2009-07-24 | 삼성전자주식회사 | 신뢰성 높은 초기화 데이터를 제공하는 플래시 메모리 장치및 그것의 초기화 방법 |
| KR100898673B1 (ko) * | 2007-08-08 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 동작 방법 |
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| JP5261059B2 (ja) * | 2008-07-31 | 2013-08-14 | 力晶科技股▲ふん▼有限公司 | 不揮発性半導体記憶装置とその制御方法、データ圧縮回路、データ展開回路、並びにデータ圧縮展開回路 |
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| JP6502538B1 (ja) * | 2018-01-24 | 2019-04-17 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および解析システム |
| JP6975296B1 (ja) | 2020-08-17 | 2021-12-01 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および動作方法 |
| JP2022044114A (ja) * | 2020-09-07 | 2022-03-17 | キオクシア株式会社 | 半導体集積回路およびその試験方法 |
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| US5345413A (en) * | 1993-04-01 | 1994-09-06 | Microchip Technology Incorporated | Default fuse condition for memory device after final test |
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| TW419828B (en) * | 1997-02-26 | 2001-01-21 | Toshiba Corp | Semiconductor integrated circuit |
| JPH1125680A (ja) | 1997-07-01 | 1999-01-29 | Denso Corp | フラッシュメモリを備えた制御装置 |
| KR100308479B1 (ko) * | 1998-08-11 | 2001-11-01 | 윤종용 | 컴퓨터 시스템 내에서 부트-업 메모리로 사용되는 플래시 메모리 장치 및 그것의 데이터 읽기 방법 |
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| JP2001176290A (ja) | 1999-12-10 | 2001-06-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP3916862B2 (ja) * | 2000-10-03 | 2007-05-23 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2002150789A (ja) | 2000-11-09 | 2002-05-24 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP4373615B2 (ja) * | 2001-01-25 | 2009-11-25 | 富士通マイクロエレクトロニクス株式会社 | 初期不良ブロックのマーキング方法 |
| JP2002373495A (ja) * | 2001-06-14 | 2002-12-26 | Hitachi Ltd | 半導体チップ、半導体集積回路装置及び半導体集積回路装置の製造方法 |
| TW561491B (en) | 2001-06-29 | 2003-11-11 | Toshiba Corp | Semiconductor memory device |
| JP3816788B2 (ja) * | 2001-11-22 | 2006-08-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3875621B2 (ja) * | 2002-10-30 | 2007-01-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2002
- 2002-10-30 JP JP2002316719A patent/JP3875621B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-21 US US10/371,306 patent/US6751122B2/en not_active Expired - Lifetime
-
2004
- 2004-04-30 US US10/836,994 patent/US7061799B2/en not_active Expired - Lifetime
-
2006
- 2006-01-25 US US11/339,012 patent/US7254060B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6751122B2 (en) | 2004-06-15 |
| US20060120156A1 (en) | 2006-06-08 |
| US20040202037A1 (en) | 2004-10-14 |
| US7061799B2 (en) | 2006-06-13 |
| US7254060B2 (en) | 2007-08-07 |
| US20040085814A1 (en) | 2004-05-06 |
| JP2004152413A (ja) | 2004-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060706 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
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