KR100291978B1 - 적합연산장치 - Google Patents

Abstract

연산될 비트수가 증가될 때조차 적합 연산 장치의 회로 크기가 증가되는 것을 억제하면서 연산 속도를 증가시킬 수 있는 적합 연산 장치를 제공하는 것이다. 부분적 생성 회로는 12 비트 × 25 비트 구조의 부분적 연산 회로를 가진다. 승수는 하위 12 비트의 하위 디지트 승수 및 상위 12 비트의 상위 디지트 승수로 분할된다. 부분적 생성 회로는 하위 디지트 승수 및 상위 디지트 승수 각각의 공급을 순차적으로 수신하여 해당하는 하위 디지트 부분적 및 상위 디지트 부분적를 생성시킨다. 가산기 회로는 하위 디지트 부분적를 가산하고 이 가산 결과를 48 비트구조의 레지스터에 일시적으로 보유된다. 상기 가산기 회로는 레지스터에서 전달되는 하위 디지트 가산 결과, 상위 디지트 부분적의 상위 디지트 가산 결과 및 피가산수/피감산수를 가산하여 적합 연산 결과를 생성시킨다.

Description

적합 연산 장치

본 발명은 적합 연산 처리 장치에 관한 것이며, 특히 디지탈 수를 부호와 승산하는데 사용되는 적합 연산 처리 장치에 관한 것이다.

적합 연산은 다음 식으로 표시된다.

Y = C ± (Ai × Bi)…… (1)

여기서 Ai는 승수를 표시하며, Bi는 피승수를 표시하며, C는 피가산수/피감산수를 표시하고 Y는 적합 연산 결과를 표시한다. 통상적으로, 가산 혹은 가산 중 어느 하나가 선택된다.

종래, 고속이면서 소형 회로로 승산을 수행하여 상기의 적합 연산을 실현하기 위하여, 부스 코딩(Booth coding)을 개선시키는 기술(개선된 부스 코딩)이 사용되어 왔다. 개선된 부스 코딩은 고속 승산 방법으로 널리 공지되었고 예를 들어 Hajime IIzuka가 1990년판 Coronasha pp. 31-33에 발표한 "전자 컴퓨터 2"에 서술 되어 있다. 개선된 부스 알고리즘에서, 상기 승수가 디지트 j, 선행 디지트 j+1 및 후속 디지트 j-1 각각에 대응하는 3 비트로 분할될 수 있도록 하여 각각 3 비트로 이루어진 부분적인 승수(PAi)j를 결정하도록 승수의 우수 디지트는 픽업되며, 피승수 전체는 각 부분적인 승수의 값에 따라서 시프트되어 부분적 승수의 부분적(이하, 부-부분적(sub-partial product)) 및 전체 피승수의 시프트 연산 결과를 결정하고 이에 따라 결정된 부-부분적은 상호 가산되어 승산 (Ai × Bi)의 결과를 결정한다. j가 우수이기 때문에, 부분적 승수(PAi)j의 수는 승수 Ai의 디지트수(또는, 기수에 대한 디지트-1)의 1/2이다.

상기 동작을 실행하는 종래 적합 연산 처리 장치가 도3에 블록도로 도시되어 있다. 종래 적합 연산 처리 장치는 승수 입력 단자(T1)로부터 승수 Ai 및 피승수 입력 단자 T2로부터 피승수 Bi를 수신하여 부분적을 생성시키는 부분적 생성 회로(1), 상기 부분적 각각의 부호 비트 SB를 수신하여 각 부호의 보정항을 생성시키는 보정 항 생성 회로(2) 및 상기 부분적들을 상호 가산하여 승산 결과 (Ai × Bi)의 결과를 얻고 피가산수/피감산수C를 상기 승산 결과 (Ai × Bi)와 가산하여 적합 연산 결과 Y를 전달하는 가산기를 구비한다.

부스 코딩을 기초로 하는 부분적 생성 회로(1)는 도4에 블록도로 도시된 바와 같이 구성된다. 도시된 바와 같이, 부분적 생성 회로(1)는 승수(Ai)와 우수를 픽업하여 중앙 우수 디지트, 선행 우수 디지트 및 후속 우수 디지트에 대응하는 3비트를 각각 가진 부분적 승수(PAi)j를 생성시키고, 부분적 승수(PAi)j 및 피승수 Bi의 부-부분적를 생성시키고 각 부-부분적의 부호 비트 SB를 전달한다. 따라서, 부스 디코더(11)는 수(number)면에서 부분적 승수(PAi)j와 동일하다.

종래 적합 연산 장치의 동작은 승수(Ai) 및 피승수(Bi) 각각이 설명의 편이상 24비트를 갖는다는 가정하에 도3 및 도4를 참조하여 서술된다. 따라서, 부분적 승수(PAi)j의 수는 12이고 부스 디코더(11)의 수는 12이다. 부분적 생성 회로(1)는 우선 승수 입력 단자(T1)로부터 입력되는 승수 Ai 및 피승수 입력 단자(T2)로부터 입력되는 피승수 Bi를 수신하며, 승수 Ai의 우수 디지트를 픽업하여 우수 중앙 디지트, 선행 디지트 및 후속 디지트에 대응하는 3 비트를 각각 갖는 부분적 승수(PAi)j를 생성시키고, 각 부분적 승수(PAi)j 및 피승수 Bi를 각 12개의 부스 디코더(11)에 공급하여 이들 디코더를 병렬로 동작시킴으로써 개선된 부스 디코딩을 기초로 부분적을 동시에 생성시킨다.

개선된 부스 디코딩에 따를 승산은 아래 식으로 표시된다.

여기서 Sj는 부분적의 부호 비트를 표시하고 Pj는 부-부분적을 표시한다.

식(2)에서, 좌측 항, 즉,

은 부분적 생성 회로에서 전달되는 부분적을 표시하고, 우측 항, 즉,

는 부호 보정항을 표시한다.

식(4)는 2' 보수를 이용하므로써 다음식(5)으로 될 수 있다.

식(5)로부터 N 비트 x N 비트의 승산시의 부호 보정항이 각 부-부분적의 최상위 비트의 부호 비트로부터 결정된다는 것을 알 수 있다. 보정항 생성 회로(2)는 각 부-부분적의 부호 비트 SB로부터 부호 보정항 CB를 생성시킨다. 부분적 생성 회로(1)에서 전달되는 부분적과, 보정항 생성 회로(2)에 의해 생성되는 부호 보정항 CB 및 피가산수/피감산수 입력 단자(T4)로부터 공급되는 피가산수/피감산수 C를 포함하는 3 종류의 데이터 조각이 모두 한 번에 가산되어 적합 연산을 수행하고 적합 연산 결과 Y는 출력 단자 T5로 전달된다.

그러나, 종래 적합 연산 처리 장치에서, 상술된 대로 상기 계산식을 실행하는 회로가 구성될 때, 부분적 생성 회로의 크기는 계산될 비트수가 증가됨에 따라서 증가되고 부분적 수의 증가 때문에 가산기의 회로 크기는 또한 증가되는데, 이로 인해 전체 회로 크기는 증가하게된다.

특히, 승수 Ai 및 피승수 Bi 각각이 24비트를 갖고 상술된 대로 상기 계산식이 어떤 회로에 의해서 간단히 실행될 때, 이 회로는 31440개의 트랜지스터를 갖는 대규모 회로가 된다.

따라서, 상술된 종래 적합 연산 장치는 부분적 생성 회로의 회로 크기가 계산될 비트수가 증가됨에 따라서 증가되고 부분적 수의 증가 때문에 가산기 회로 크기가 증가되어 전체 회로 크기를 증가시키는 단점을 갖고 있다.

본 발명은 상술된 결점을 극복하고 계산될 비트수가 증가되어도 회로 크기의 증가를 억제할 수 있는 적합 연산 장치를 제공하는 것이다.

본 발명에 따르면, 상기 목적을 성취하기 위하여, N 비트의 승수 및 N 비트의 피승수를 수신하여 승수 및 피승수의 복수의 부분적 및 각 부분적의 부호 비트를 생성시키는 부분적 생성 수단과, 상기 부호 비트를 수신하여 상기 승수 및 피승수에 인가되는 연산 결과에 대한 부호 보정을 수행하는데 필요한 부호 보정 데이터를 생성시키는 보정항 생성 수단과, 부분적, 부호 보정 데이터 및 피가산수/피감산수를 수신하여 이들 모두를 가산하여 적합 연산 결과를 전달하는 가산기 수단을 구비하는 적합 연산 장치에 있어서, 상기 적합 연산 장치는 보유 수단을 구비하며, 상기 부분적 생성 수단은 N/2 비트 x N 비트 구조의 부분적 연산 회로를 구비하며, 상기 승수 또는 상기 피승수 중 어느 하나는 하위 N/2 비트의 하위 디지트 데이터 및 상위 N/2 비트의 상위 디지트 데이터로 분할되고 부분적 연산 회로는 하위 디지트 데이터 및 상위 디지트 데이터의 공급을 순차적으로 수신하여 대응하는 하위 디지트 부분적 및 상위 디지트 부분적을 생성시키며, 상기 보유 수단은 상기 가산기 수단에 의해 가산 처리되는 상기 하위 디지트 부분적에 대응하는 하위 디지트 가산결과를 일시적으로 보유하기 위한 2N 비트 구조를 갖고 상기 가산기는 상기 보유수단에서 전달되는 하위 디지트 가산 결과와 상위 디지트 부분적에 대응하는 상위 디지트 가산 결과를 가산하여 적합 연산 결과를 생성시킨다.

제1도는 본 발명의 적합 연산 장치의 일 실시예를 도시한 블록도.

제2도는 제1도의 부분적 생성 회로의 구성을 도시한 블록도.

제3도는 종래 적합 연산 장치의 일 실시예를 도시한 블록도.

제4도는 제3도는 부분적 생성 회로의 구성을 도시한 블록도.

도1을 참조하여 본 발명의 일 실시예가 서술될 것이다. 본 발명을 따른 적합 연산 장치는 도1에 블록도로 도시되어 있는데, 이 연산 장치는 유사한 참조번호가 병기되어 있는 도3의 구성요소와 유사한 구성요소를 갖는다. 설명 편의상, 본 발명을 따른 적합 연산 장치는 종래 장치와 같이 24 비트의 승수 Ai 및 24 비트의 피승수를 수신하는 것으로서 도시되어 있는데, 이 장치는 승수 Ai의 12 비트의 상위 디지트 데이터 스트링 AU 및 12 비트의 하위 디지트 데이터 스트링 AL의 두 개의 분할 공급을 수신하여 각 분할 공급에 대응하는 두 개의 부분적 생성 연산을 수행하는 부분적 생성 회로(1A)와, 상기 두 개의 부분적 생성 동작 각각이 수행될 때마다 보정항을 생성시키는 보정항 생성 회로(2A), 상기 두 개의 부분적 생성 동작 각각이 수행될 때마다 가산을 수행하여 출력 SL 및 SO를 전달하는 가산기(3A) 및 상기 제 1 부분적 생성 동작동안 생성되는 가산기(3A)의 출력을 보유하는 레지스터(4)를 구비한다.

개선된 부스 코딩을 기초로 하는 부분적 생성 회로(1A)의 구성을 블록도로 도시한 도2을 참조하면, 부분적 생성 회로(1A)는 승수(Ai)의 우수 디지트를 픽업하여 부분적 승수(PAi)j 및 피승수Bi의 부-부분적을 생성시키고 각 부-부분적의 부호비트 SB를 전달하는 부스 디코더(11 내지 16)를 구비하는데, 상기 부분적 승수(PAi)j 각각은 우수 중앙 디지트, 선행 디지트 및 후속 디지트에 대응한다.

도1 및 도2를 참조하여 본 실시예의 동작이 서술된다. 우선, 승수 Ai 및 Bi는 승수 입력 단자(T1) 및 피승수 입력 단자(T2) 각각으로부터 입력된다. 이때, 입력 승수 Ai의 24비트의 데이터 스트링은 1/2로 분할되는데, 이들 중 한 1/2은 상위 12 비트의 데이터 스트링 상위 디지트 승수 AU이고 나머지 1/2은 하위 12 비트의 데이터 스트링 하위 디지트 승수 AL이 되는데, 결국 24비트의 데이터 스트링이 두 개의 분할 공급을 통해서 부분적 생성 회로(1A)에 입력된다.

상위 디지트 승수 및 하위 디지트 승수 각각이 12 비트를 갖고 부분적 승수(PAi)j의 수가 6이기 때문에, 대응하는 6 부스 디코더(11 내지 16)는 부분적 생성회로(1A)에서 병렬로 연산되어 부-부분적을 생성시킨다. 즉, 부스 디코더의 수는 승수 Ai 또는 피승수 Bi의 비트수가 1/4가 되면 충분하게 된다. 제 1 계산동안, 연산은 하위 디지트 승수 AL 및 피승수 Bi에 적용되며, 가산기(3)는 상기 연산 결과, 피가산수/피감산수 입력 단자(T4)로부터 입력되는 48 비트의 피가산수/피감산수 C의 하위 24 비트의 데이터 스트링 및 보정항 생성 회로(2)에 의해 생성되는 부호 보정항 CB 모두를 가산하고 상기 가산 결과를 표시하는 연산값 SL은 레지스터(4)에 보유되어 출력 단자(T5)에 전달된다.

다음에, 제2 계산동안, 연산은 상위 디지트 승수 AU 및 피승수 Bi에 적용되며, 가산기(3)는 제1 계산을 통해서 얻어지고 레지스터(4)에 보유되는 연산값 SL, 보정항 생성 회로(4)에 의해 생성되는 부호 보정항 CB 및 피가산수/피감산수 C의 상위 24비트의 데이터 스트링 모두를 가산하여 적합 연산의 출력 Y를 얻는다.

가산기(3)에서, 가산은 상위 디지트 승수 AU와 피승수 Bi의 승산 결과를 상위 디지트를 향하여 12 비트만큼 시프트시킴으로써 실행된다. 제2 계산동안 가산될 부호 보정값 CB는 24 비트 × 24 비트를 계산하는데 사용되는 부호 보정값과 일치 하도록 수정된 후 가산된다. 이것은 식(5)의 부호 보정항에서 2ⁿ이 항상 가산되기 때문이다. 환언하면, 본 실시예에서, 상위 디지트 승수 AU의 가산동안, 2³⁶( =2⁶⁺¹²)는 항상 과다하게 가산되지만 3³⁷( = 2^(n+1)+12)는 가산되지 않게되어 24 × 24 비트의 정확한 계산값을 얻을 수 없었다. 그러나, 하위 디지트 12 비트 × 24 비트의 계산동안, 24 비트 × 24 비트의 계산 동안 부호 보정항과 동일한 부호 보정항이 얻어짐으로써 승산 결과는 시프됨이 없이 모두 가산된다.

상술된 바와 같이, 본 실시예의 적합 연산 처리 장치에서, 부분적 생성 회로의 크기가 거의 1/2이 됨으로써 한 번에 계산될 부분적의 수가 1/2이 되기 때문에, 가산기의 크기는 거의 종래 가산기 크기의 1/2이 되는데, 이로 인해 본 실시예에서는 17270개의 트랜지스터로 충분하게 되어 회로 크기가 종래 24 비트 × 24 비트구조 장치의 약 31440개의 트랜지스터의 약 45%로 감소될 수 있다.

더욱이, 부분적의 두 개의 가산 동작으로 인해서, 연산량은 연산 속도를 개선시키기 위하여 1/2로 되고 연산 주파수는 증가될 수 있다. 연산 주파수는 종래 장치의 주파수의 약 30%만큼 개선된다.

상술된 바와 같이, 본 발명의 적합 연산 장치에서, 부분적 생성 수단은 N/2 비트 × N 비트 구조의 부분적 연산 회로를 가짐으로써 부분적 연산 회로는 N/2 비트의 하위 디지트 데이터 및 N/2 비트의 상위 디지트 데이터의 공급을 순차적으로수신하여 대응하는 하위 디지트 부분적 및 상위 디지트 부분적을 생성시키며, 적합 연산 장치는 하위 디지트 가산 결과를 일시적으로 보유하기 위한 2N 비트 구조의 보유 수단을 갖고 가산기는 하위 디지트 가산 결과 및 상위 디지트 부분적에 대응하는 상위 디지트 가산 결과를 가산하여 적합 연산 결과를 생성시킨다. 이와 같은 구성으로 인해, 부분적 생성 회로의 크기는 한 번에 실행될 부분적 연산수를 1/2로 하기 위하여 거의 1/2로 되어 결국 가산기의 크기가 종래 가산기의 크기와 비교하여 거의 1/2로 되어 회로 크기를 거의 1/2로 할 수 있게 한다.

더욱이, 부분적의 가산은 두 개의 연산으로 분할되어 연산량을 1/2로 하고 연산 속도는 연산 주파수를 증가시키기 위하여 개선될 수 있다.

Claims (4)

1. N 비트의 승수 및 N 비트의 피승수를 수신하고, 상기 승수 및 피승수의 복수의 부분적과 개별 부분적의 부호 비트를 생성하는 부분적 생성 수단과,

   상기 부호 비트를 수신하고, 상기 승수 및 피승수에 적용된 연산의 결과에 대한 부호 보정을 수행하는데 필요한 부호 보정 데이터를 발생하는 보정항 생성 수단과,

   상기 부분적, 상기 부호 보정 데이터 및 피가수/피감수를 수신하고, 적합 연산 결과를 내도록 이들을 합산하는 가산기 수단을 구비하는 적합 연산 장치에 있어서,

   상기 적합 연산 장치는 보유 수단을 포함하며,

   상기 부분적 생성 수단은 N/2 비트 × N 비트 구조의 부분적 연산 회로를 포함하고, 상기 승수 또는 피승수 중의 하나는 하위 N/2 비트의 하위 디지트 데이터 및 상위 N/2 비트의 상위 디지트 데이터로 분리되며, 상기 부분적 연산 회로는 상기 하위 디지트 데이터 및 상위 디지트 데이터의 연속적인 공급을 수신하여 이에 대응하는 하위 디지트 부분적 및 상위 디지트 부분적을 생성하고,

   상기 보유 수단은 상기 가산기 수단에 의해 가산 처리되는 상기 하위 디지트 부분적에 대응하는 하위 디지트 가산 결과를 일시적으로 보유하는 2N 비트 구조의 구조를 구비하며,

   상기 가산기 수단은 상기 보유 수단으로부터 나오는 상기 하위 디지트 가산 결과와 상기 상위 디지트 부분적에 대응하는 상기 디지트 가산 결과를 가산하여 적합 연산 결과를 생성하는, 적합 연산 장치.
2. 제1항에 있어서, 상기 보정항 생성 수단은 상기 승수 및 상기 피승수의 N 비트 × N 비트 연산의 처리를 위해 부호 보정 데이터를 생성하는, 적합 연산 장치.
3. 제1항에 있어서, 상기 부분적 생성 회로는 상기 승수의 우수 디지트가 픽업되는 우수 중앙 비트, 선행 비트 및 연속 비트를 각기 구비한 복수의 부분 승수를 생성하는 개선된 부스 코딩을 이용하고, 시프트 연산은 개별 부분 승수의 값에 따라 상기 피승수 전부에 적용되어 상기 부분 승수의 부부분적과 상기 피승수 전부에 적용된 상기 시프트 연산의 결과를 결정하며, 상기 부부분적은 합산되는, 적합 연산 장치.
4. 제1항 또는 제3항에 있어서, 상기 부분적 생성 수단의 상기 부분적 연산 회로는 상기 개선된 부스 코딩을 이용하는 N/4 부스 디코더를 포함하는, 적합 연산 장치.

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