JPS58137045A - 並列乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、回路規模を小さくすることができる並列乗算
器に関する。

従来、ディジタル型乗算器には、大別して次の３種類の
方式があった。

（イ）被乗数Ｘを乗数Ｙと同じ回数だけ加算する方式。

（ロ）被乗数Ｘと乗数Ｙの各桁との部分積を、レジスタ
により順次ジフトして加算する方式（以下、順序回路方
式と言う）。

（ハ）組み合わせ回路のみで乗算を実現する方式（以下
、組み合わせ回路方式と言う）。

これらの方式のうち（イ）の方式は、論理は簡単である
が、演算時間が非常に長くかかる欠点があった。

また、（ロ）の順序回路方式も、シフト動作を必要とす
るので、（ハ）の組み合わせ回路方式に比較して、演算
時間が長くなる欠点があった。

また、第１図は、符号なしのデータを対象とする場合の
組み合わせ回路方式における乗算のアルゴリズムを示す
。この場合には、被乗数Ｘと乗数Ｙの各桁との部分積ｚ
ｉをＡＮＤゲートのアレイにより求め、かつこれらの部
分積ｚｉを並列加算器により加算する。したがって、１
段につきＭ個、Ｎ段のＡＮＤゲートおよび（Ｎ−１）段
の並列加算器が必要となるので、回路規模が大きくなる
欠点があった。

また、第２図は、符号付きの場合で、２の補数形式を用
いる組み合わせ回路方式における乗算のアルゴリズムを
示す。同図においてｉｓ、ｙｓは符号ビット、“△”は
論理和を示す。

同図から明らかなように、この場合には、さらに符号に
関して補正回路が必要となり、回路規模がより増大する
欠点があった。

また、符号付きの乗算を簡略化する方法として、ブース
のアルゴリズムがある。このアルゴリズムを使用すれば
、部分積の生成が簡単になり、２の補数形式の乗算を補
正なしに実行できる。第３図は、２次のブースのアルゴ
リズムを示し、同図中８は符号ビットを表している。

しかし、このようなブースのアルゴリズムを使用する組
み合わせ回路方式の乗算器においても、乗算の桁数が多
くなると、やけυ部分積の段数が多くなり、回路規模が
増大する欠点があった。

本発明は、前記従来のべ点を解消するべくなされたもの
で、演算速度を遅くすることなく、回路規模を小さくす
ることができる並列乗算器を提供することを目的とする
。

本発明による並列乗算器は、乗数をＮ分割しくＮは２以
上の自然数）、とのＮ分割された乗数の各分割部分を順
次、被乗数に乗じ、これによって得られる各積を加算す
ることにより、被乗数と乗数との積を求めるものである
。

以下本発明を図面に示す実施例に基づいて詳細に説明す
る。

第４図は本発明の１実施例における乗算のアルゴリズム
を示す。この図において、Ｘは被乗数（１２ビツトの２
進数）、Ｙは乗数（１６ビツトの２進数）のビット配列
を示し、左側が上位桁、右側が下位桁となっている。ま
た、１は小数点の位置を示す。

本実施例では、乗数Ｙを、上位Ｙｕと下位Ｙｌとに２分
割し、それぞれ別のクロック・サイクルで被乗数Ｘに乗
じる。ここで、乗数下位Ｙｌは乗数Ｙのｙ６〜ｙＯＱ、
、、、７ビツトと最上位のＯとの８ビツトからなる一方
、乗数上位Ｙｕは乗数Ｙの”１４〜ｙ７の８ビツトから
なる。

Ｘ　、　Ｙ７は被乗数Ｘと乗数下位Ｙｌとの積（以下、
下位部分積と言う）であり、ｚ１８が符号ビットに相当
し、ｚ２５〜ｚ１９にはｚ１８と同じデータが埋められ
る。

Ｘ　ａ　Ｙｕは被乗数Ｘと乗数上位Ｙｕとの積（以下、
上位部分積と言う）であり、ｚ２４と２２５は符号ビッ
トである。また、Ｚｓ〜ｚ０には０が埋められる。

そして、前記下位部分積Ｘ、Ｙｌと上位部分積Ｘ−Ｙｕ
とを加算することによシ、被乗数又と乗数Ｙ全体との、
積２を得る。

第６図は前記実施例による並列乗算器の回路構成図、第
６図は同乗算器における信号波形図を示す。

第６図において、２は被乗数Ｘを保持する被乗数レジス
タ、３は乗数Ｙを保持する乗数レジスタ、４は乗数レジ
スタ３の上位と下位とを選択する乗数上位下位切替回路
である。６は被乗数レジスタ２の出力Ｉに乗数上位切替
回路４の出力ｑを乗じる並列乗算器でアリ、この乗算器
６は前記従来のブースのアルゴリズムによるもの等で構
成される。２６は乗算器６の出力のビットシフトを行な
う乗算器出力切替回路、７はアキュムレータ、８はアキ
ュムレータ７の出力ｍおよび任意数Ｋを入力し、これら
の２つの入力のうちの一方を選択して出力するアキュム
レータ入力制御回路である。

９は乗算器出力切替回路６の、出力ｊとアキュムレータ
入力制御回路８の出力にとを加算し、前記アキュムレー
タ７に出力する加算器、１０はアキュムレータ７の出力
ｍから、被乗数Ｘと乗数Ｙとの積を選択して蓄えるアキ
ュムレータ出力回路である。

次に、この乗算器の動作を第６図の信号波形図とともに
説明する。

被乗数Ｘは、システム・クロックａの２倍の周期を有す
る被乗数ラッチクロックＣの立ち上がりで、被乗数レジ
スタ２に保持される。また、乗数Ｙは、やはシ、システ
ム−クロックａの２倍の周・期を有する乗数ラッチクロ
ックｄの立ち上がシで、乗数レジスタ３に保持される（
なお、第６図中のＸｌ、Ｘ２．Ｘ３．Ｙｌ、Ｙ２．Ｙ３
は、連続的に乗算を行われるそれぞれ異なる被乗数、乗
数を示している）。

乗数上位下位切替回路４は、上位下位切替信号ｅがロウ
レベル（以下、Ｌ″と略記する）のときは、乗数レジス
タ３から出力さ軌る乗数Ｙのうち、下位Ｙｌを、また上
位下位切替信号ｅがハイレベル（以下゛Ｈ″と略記する
）のときは、乗数レジスタ３から出力される乗数Ｙのう
ち、上位Ｙｕをそれぞれ選択し、乗算器６へ出力する。

ｈはこの上位下位切替回路４の出力を示す。

乗算器６は、システム・クロックａによって、被乗数レ
ジスタ２から出力される被乗数ｘ、１２ビットと、乗数
上位下位切替回路４から交互に出力される乗数下位Ｙｌ
、乗数上位Ｙｕ、それぞれ８ビツトとの乗算を行なう。

そして、これにより得られる下位部分積Ｘ　、　ＹｌＯ
方は、システム・クロックａの第１サイクルで乗算器６
の出力ヒに現れ、上位部分積Ｘ−Ｙｕの方は、システム
・クロックａの第２サイクルで乗算器６の出力りに現れ
る。

ここで、乗算器５自体は、被乗数Ｘと乗数下位Ｙｌとの
乗算か、被乗数Ｘと乗数上位Ｙｕとの乗算かを区別でき
ないので、乗算器出力切替回路６は、前記上位下位切替
信号ｅによって乗算器６の出力りのビットシフトを行々
う。すなわち、乗算器５の出力りは１９ピツト長で得ら
れるが、下位部分積Ｘ・’Ｙｌの場合は、前記第４図の
ように符号ビットを７ビツト分上位へ拡張する。また、
上位部分積Ｘ−Ｙｕの場合は、乗算器６の出力りの１９
ビツトを左詰めにする。

以上の操作により、下位部分積Ｘ、Ｙｌおよび上位部分
積ＸｅＹｕは、それぞれ２６ビツト長として、乗算器出
力切替回路６から出力される。ｊはこの乗算器出力切替
回路６の出力を示す。

一方、アキュムレータ入力制御回路８の出力には、シス
テム・クロックａの第１サイクルでは、アキュムレータ
入力クリア信号ｒにより、″０”に設定される。したが
って、システム・クロックａの第１サイクルでは、加算
器９からは、そのへ入力端子に入力する下位部分積−Ｘ
　７　Ｙｌ！　　がそのまま出力される（ｔは加算器９
の出力を示す）。そして、この下位部分積Ｘ、Ｙｔは、
システム・クロックａの第２サイクルの立ち上がりで、
アキュムレータ７に蓄えられる。

次に、−システム・クロックａの第２サイクルでは、ア
キュムレータ７から、前記下位部分積Ｘ・Ｙｔがアキュ
ムレータ入力制御回路８を通して加算器９のＢ入力端子
に入力される。そして、このとき、加算器９のへ入力端
子には、乗算器出力切替回路６から上位部分積Ｘ−Ｙｕ
が入力される。

この結果、システム・クロックａの第２サイクルでは、
加算器９から、被乗数Ｘと乗数Ｙ全体との積が出力され
る。そして、この積はシステム・クロックａの次のサイ
クルの立ち上がりで、アキュムレータ７に蓄えられる。

したがって、アキュムレータ７からは下位部分積Ｘ、Ｙ
ｔと、被乗数Ｘと乗数Ｙ全体との積とが、システム・ク
ロックａの１クロツク毎に、交互に出力されることにな
るが、アキュムレータ出力回路１０は、アキュムレータ
出力クロックｎの立ち上がりで、アキュムレータフの出
力ｍを蓄えることにより、被乗数Ｘと乗数Ｙ全体と９積
のみを蓄える。これゆえ、この乗算器では、システム・
クロックａの２クロツクで、アキュムレータ出力回路１
０の出力ｑから、被乗数Ｘと乗数Ｙ全体との積を得るこ
とができる。

なお、本実施例では、単なる乗算のみならず、（被乗数
ｘ×乗数Ｙ十任意数Ｋ）の演算をも行うことができる。

すなわち、アキュムレータ入力制御回路８は、アキュム
レータ入力制御信号、ｔが“Ｈ″のときは、アキュムレ
ータ７の出力を選択せず、任意数にの入力の方を選択す
る。このようにして、システム・クロックａの第１サイ
クルにおいて、アキュムレータ入力制御回路８から加算
器７のＢ入力端子に、前記０の代わりに任意数Ｋを入力
すれば、（被乗数ｘ×乗数Ｙ十任意数Ｋ）の演算を行う
ことができる。

また、乗算器出力切替回路６の出力は、乗算器出力クリ
ア信号Ｕがオンされることによりクリアされる。そして
、乗算器出力クリア信号Ｕがオンされると、アキ−ムレ
−タフの内容は保存される。

前記第３図のブースのアルゴリズムを用いる従来の乗算
器で、被乗数１２ビツト、乗数１６ビツトの乗算を行う
場合には、部分積を生成する回路の段数が７段になるが
、本実施例では、乗数Ｙを７ビツトと８ビツトに２分割
するので、部分積を生成する回路は４段ですむ。

また、上位部分積と下位部分積とを加算するための加算
器９は、アキュムレータ７に備えられている加算器と兼
用できるので、従来より増加する回路は乗数上位下位切
替回路４、乗算器出力切替回路６、アキュムレータ入力
制御回路８等のみで、はとんど無視できる規模である。

したがって、全体として、従来の乗算器の約半分の回路
規模とすることができる。

また、信号伝搬遅延時間も、はぼ回路数に比例して減少
し、従来のほぼ半分とすることができる。

そして、本実施例では、１回の乗算を行うのに、従来の
２倍のクロック・サイクルが必要になるが、前記のよう
に信号伝搬遅延時間が従来のほぼ半分になることから、
クロック周波数を従来の２倍に上げることが可能になる
ので、実際の演算時間は従来のものと変らないようにす
ることができる。

なお、前記実施例では、乗数を２分割して被乗数にそれ
ぞれ順次乗算しているが、一般に、乗数をＮ分割して、
それぞれ被乗数に順次乗算し、これによって得られる６
積を累積加算する構成としてもよいことは言うまでもな
い。

以上のように本発明によれば、演算時間を遅くすること
なく、従来の乗算器より回路規模を大幅に縮少すること
ができ、ＬＳＩ化に好適であるという優れた効果を得ら
れる。

【図面の簡単な説明】

第１図は従来の符号なしの場合の組み合わせ回路方式の
乗算器のアルゴリズムを示す図、第２図は従来の符号が
ある場合の組み合わせ回路方式の乗算器のアルゴリズム
を示す図、第３図は従来の２次のブースのアルゴリズム
を示す図、第４図は本発明の一実施例による並列乗算器
における乗算のアルゴリズムを示す図、第６図は前記実
施例による並列乗算器を示すブロック図、第６図は前記
実施例による並列乗算器における信号波形図である。 ４・・・・・・乗数上位下位切替回路、６・・・・・・
乗算器、６・・・・・・乗算器出力切替回路、７・・・
１・・・アキュムレータ、９・・・・・・加算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ハ　ヱ３　χ！　叉ｆ−−−職皇歓Ｘ 第２図 り勾Ｚｔ　’ｆニーｔ−Ｘ メｓｉｐ　７１４ｆｔ　”Ｊ−ｓｆＪｔ　：ＡｔｐＬａ
１３χｓ１３　Ｚｔｄｓ　１ｔ１Ｂχ＄　１４ｓ　ｌｔ
ｐ ヱＳ ｐ６　ｐＣｐ６　Ｐ４　Ｐｓ　Ｐｔ　Ｐｔ第３図 Ｘ４　１−ｇ　　’Ｌｅ　　ｌ−１−−−−Ｘ×）す４
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２ンＰ５″シＰ／ Ｆｓ　Ｐｇ　Ｐｓ　Ｆ’４　ｈ　ｈ　Ｐｔ第４図 γｌ　　　　　　口］江正冒Σ回 Ｘ−Ｙｌｔ岬ｊ　　　ｒｔｌｔ＋　＊　　Ｍｅ　Ｊ　　
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Claims (1)

【特許請求の範囲】
1. 乗算をＮ分割する手段と（Ｎは２以上の自然数）、前記
   Ｎ分割された乗数の各分割部分を順次、被乗数に乗じる
   並列乗算器と、この乗算器から順次出力される前記被乗
   数と前記乗数の各分割部分との積を、それぞれ前記各分
   割部分の桁位置に応じたビット数、シフトするシフト手
   段と、このシフト手段によりシフトされた前記積を累積
   加算する累算器とを有する並列乗算器。