JPS58137045A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS58137045A JPS58137045A JP57017902A JP1790282A JPS58137045A JP S58137045 A JPS58137045 A JP S58137045A JP 57017902 A JP57017902 A JP 57017902A JP 1790282 A JP1790282 A JP 1790282A JP S58137045 A JPS58137045 A JP S58137045A
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- Japan
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- multiplier
- multiplicand
- circuit
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- product
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- Mathematical Analysis (AREA)
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- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、回路規模を小さくすることができる並列乗算
器に関する。
器に関する。
従来、ディジタル型乗算器には、大別して次の3種類の
方式があった。
方式があった。
(イ)被乗数Xを乗数Yと同じ回数だけ加算する方式。
(ロ)被乗数Xと乗数Yの各桁との部分積を、レジスタ
により順次ジフトして加算する方式(以下、順序回路方
式と言う)。
により順次ジフトして加算する方式(以下、順序回路方
式と言う)。
(ハ)組み合わせ回路のみで乗算を実現する方式(以下
、組み合わせ回路方式と言う)。
、組み合わせ回路方式と言う)。
これらの方式のうち(イ)の方式は、論理は簡単である
が、演算時間が非常に長くかかる欠点があった。
が、演算時間が非常に長くかかる欠点があった。
また、(ロ)の順序回路方式も、シフト動作を必要とす
るので、(ハ)の組み合わせ回路方式に比較して、演算
時間が長くなる欠点があった。
るので、(ハ)の組み合わせ回路方式に比較して、演算
時間が長くなる欠点があった。
また、第1図は、符号なしのデータを対象とする場合の
組み合わせ回路方式における乗算のアルゴリズムを示す
。この場合には、被乗数Xと乗数Yの各桁との部分積z
iをANDゲートのアレイにより求め、かつこれらの部
分積ziを並列加算器により加算する。したがって、1
段につきM個、N段のANDゲートおよび(N−1)段
の並列加算器が必要となるので、回路規模が大きくなる
欠点があった。
組み合わせ回路方式における乗算のアルゴリズムを示す
。この場合には、被乗数Xと乗数Yの各桁との部分積z
iをANDゲートのアレイにより求め、かつこれらの部
分積ziを並列加算器により加算する。したがって、1
段につきM個、N段のANDゲートおよび(N−1)段
の並列加算器が必要となるので、回路規模が大きくなる
欠点があった。
また、第2図は、符号付きの場合で、2の補数形式を用
いる組み合わせ回路方式における乗算のアルゴリズムを
示す。同図においてis、ysは符号ビット、“△”は
論理和を示す。
いる組み合わせ回路方式における乗算のアルゴリズムを
示す。同図においてis、ysは符号ビット、“△”は
論理和を示す。
同図から明らかなように、この場合には、さらに符号に
関して補正回路が必要となり、回路規模がより増大する
欠点があった。
関して補正回路が必要となり、回路規模がより増大する
欠点があった。
また、符号付きの乗算を簡略化する方法として、ブース
のアルゴリズムがある。このアルゴリズムを使用すれば
、部分積の生成が簡単になり、2の補数形式の乗算を補
正なしに実行できる。第3図は、2次のブースのアルゴ
リズムを示し、同図中8は符号ビットを表している。
のアルゴリズムがある。このアルゴリズムを使用すれば
、部分積の生成が簡単になり、2の補数形式の乗算を補
正なしに実行できる。第3図は、2次のブースのアルゴ
リズムを示し、同図中8は符号ビットを表している。
しかし、このようなブースのアルゴリズムを使用する組
み合わせ回路方式の乗算器においても、乗算の桁数が多
くなると、やけυ部分積の段数が多くなり、回路規模が
増大する欠点があった。
み合わせ回路方式の乗算器においても、乗算の桁数が多
くなると、やけυ部分積の段数が多くなり、回路規模が
増大する欠点があった。
本発明は、前記従来のべ点を解消するべくなされたもの
で、演算速度を遅くすることなく、回路規模を小さくす
ることができる並列乗算器を提供することを目的とする
。
で、演算速度を遅くすることなく、回路規模を小さくす
ることができる並列乗算器を提供することを目的とする
。
本発明による並列乗算器は、乗数をN分割しくNは2以
上の自然数)、とのN分割された乗数の各分割部分を順
次、被乗数に乗じ、これによって得られる各積を加算す
ることにより、被乗数と乗数との積を求めるものである
。
上の自然数)、とのN分割された乗数の各分割部分を順
次、被乗数に乗じ、これによって得られる各積を加算す
ることにより、被乗数と乗数との積を求めるものである
。
以下本発明を図面に示す実施例に基づいて詳細に説明す
る。
る。
第4図は本発明の1実施例における乗算のアルゴリズム
を示す。この図において、Xは被乗数(12ビツトの2
進数)、Yは乗数(16ビツトの2進数)のビット配列
を示し、左側が上位桁、右側が下位桁となっている。ま
た、1は小数点の位置を示す。
を示す。この図において、Xは被乗数(12ビツトの2
進数)、Yは乗数(16ビツトの2進数)のビット配列
を示し、左側が上位桁、右側が下位桁となっている。ま
た、1は小数点の位置を示す。
本実施例では、乗数Yを、上位Yuと下位Ylとに2分
割し、それぞれ別のクロック・サイクルで被乗数Xに乗
じる。ここで、乗数下位Ylは乗数Yのy6〜yOQ、
、、、7ビツトと最上位のOとの8ビツトからなる一方
、乗数上位Yuは乗数Yの”14〜y7の8ビツトから
なる。
割し、それぞれ別のクロック・サイクルで被乗数Xに乗
じる。ここで、乗数下位Ylは乗数Yのy6〜yOQ、
、、、7ビツトと最上位のOとの8ビツトからなる一方
、乗数上位Yuは乗数Yの”14〜y7の8ビツトから
なる。
X 、 Y7は被乗数Xと乗数下位Ylとの積(以下、
下位部分積と言う)であり、z18が符号ビットに相当
し、z25〜z19にはz18と同じデータが埋められ
る。
下位部分積と言う)であり、z18が符号ビットに相当
し、z25〜z19にはz18と同じデータが埋められ
る。
X a Yuは被乗数Xと乗数上位Yuとの積(以下、
上位部分積と言う)であり、z24と225は符号ビッ
トである。また、Zs〜z0には0が埋められる。
上位部分積と言う)であり、z24と225は符号ビッ
トである。また、Zs〜z0には0が埋められる。
そして、前記下位部分積X、Ylと上位部分積X−Yu
とを加算することによシ、被乗数又と乗数Y全体との、
積2を得る。
とを加算することによシ、被乗数又と乗数Y全体との、
積2を得る。
第6図は前記実施例による並列乗算器の回路構成図、第
6図は同乗算器における信号波形図を示す。
6図は同乗算器における信号波形図を示す。
第6図において、2は被乗数Xを保持する被乗数レジス
タ、3は乗数Yを保持する乗数レジスタ、4は乗数レジ
スタ3の上位と下位とを選択する乗数上位下位切替回路
である。6は被乗数レジスタ2の出力Iに乗数上位切替
回路4の出力qを乗じる並列乗算器でアリ、この乗算器
6は前記従来のブースのアルゴリズムによるもの等で構
成される。26は乗算器6の出力のビットシフトを行な
う乗算器出力切替回路、7はアキュムレータ、8はアキ
ュムレータ7の出力mおよび任意数Kを入力し、これら
の2つの入力のうちの一方を選択して出力するアキュム
レータ入力制御回路である。
タ、3は乗数Yを保持する乗数レジスタ、4は乗数レジ
スタ3の上位と下位とを選択する乗数上位下位切替回路
である。6は被乗数レジスタ2の出力Iに乗数上位切替
回路4の出力qを乗じる並列乗算器でアリ、この乗算器
6は前記従来のブースのアルゴリズムによるもの等で構
成される。26は乗算器6の出力のビットシフトを行な
う乗算器出力切替回路、7はアキュムレータ、8はアキ
ュムレータ7の出力mおよび任意数Kを入力し、これら
の2つの入力のうちの一方を選択して出力するアキュム
レータ入力制御回路である。
9は乗算器出力切替回路6の、出力jとアキュムレータ
入力制御回路8の出力にとを加算し、前記アキュムレー
タ7に出力する加算器、10はアキュムレータ7の出力
mから、被乗数Xと乗数Yとの積を選択して蓄えるアキ
ュムレータ出力回路である。
入力制御回路8の出力にとを加算し、前記アキュムレー
タ7に出力する加算器、10はアキュムレータ7の出力
mから、被乗数Xと乗数Yとの積を選択して蓄えるアキ
ュムレータ出力回路である。
次に、この乗算器の動作を第6図の信号波形図とともに
説明する。
説明する。
被乗数Xは、システム・クロックaの2倍の周期を有す
る被乗数ラッチクロックCの立ち上がりで、被乗数レジ
スタ2に保持される。また、乗数Yは、やはシ、システ
ム−クロックaの2倍の周・期を有する乗数ラッチクロ
ックdの立ち上がシで、乗数レジスタ3に保持される(
なお、第6図中のXl、X2.X3.Yl、Y2.Y3
は、連続的に乗算を行われるそれぞれ異なる被乗数、乗
数を示している)。
る被乗数ラッチクロックCの立ち上がりで、被乗数レジ
スタ2に保持される。また、乗数Yは、やはシ、システ
ム−クロックaの2倍の周・期を有する乗数ラッチクロ
ックdの立ち上がシで、乗数レジスタ3に保持される(
なお、第6図中のXl、X2.X3.Yl、Y2.Y3
は、連続的に乗算を行われるそれぞれ異なる被乗数、乗
数を示している)。
乗数上位下位切替回路4は、上位下位切替信号eがロウ
レベル(以下、L″と略記する)のときは、乗数レジス
タ3から出力さ軌る乗数Yのうち、下位Ylを、また上
位下位切替信号eがハイレベル(以下゛H″と略記する
)のときは、乗数レジスタ3から出力される乗数Yのう
ち、上位Yuをそれぞれ選択し、乗算器6へ出力する。
レベル(以下、L″と略記する)のときは、乗数レジス
タ3から出力さ軌る乗数Yのうち、下位Ylを、また上
位下位切替信号eがハイレベル(以下゛H″と略記する
)のときは、乗数レジスタ3から出力される乗数Yのう
ち、上位Yuをそれぞれ選択し、乗算器6へ出力する。
hはこの上位下位切替回路4の出力を示す。
乗算器6は、システム・クロックaによって、被乗数レ
ジスタ2から出力される被乗数x、12ビットと、乗数
上位下位切替回路4から交互に出力される乗数下位Yl
、乗数上位Yu、それぞれ8ビツトとの乗算を行なう。
ジスタ2から出力される被乗数x、12ビットと、乗数
上位下位切替回路4から交互に出力される乗数下位Yl
、乗数上位Yu、それぞれ8ビツトとの乗算を行なう。
そして、これにより得られる下位部分積X 、 YlO
方は、システム・クロックaの第1サイクルで乗算器6
の出力ヒに現れ、上位部分積X−Yuの方は、システム
・クロックaの第2サイクルで乗算器6の出力りに現れ
る。
方は、システム・クロックaの第1サイクルで乗算器6
の出力ヒに現れ、上位部分積X−Yuの方は、システム
・クロックaの第2サイクルで乗算器6の出力りに現れ
る。
ここで、乗算器5自体は、被乗数Xと乗数下位Ylとの
乗算か、被乗数Xと乗数上位Yuとの乗算かを区別でき
ないので、乗算器出力切替回路6は、前記上位下位切替
信号eによって乗算器6の出力りのビットシフトを行々
う。すなわち、乗算器5の出力りは19ピツト長で得ら
れるが、下位部分積X・’Ylの場合は、前記第4図の
ように符号ビットを7ビツト分上位へ拡張する。また、
上位部分積X−Yuの場合は、乗算器6の出力りの19
ビツトを左詰めにする。
乗算か、被乗数Xと乗数上位Yuとの乗算かを区別でき
ないので、乗算器出力切替回路6は、前記上位下位切替
信号eによって乗算器6の出力りのビットシフトを行々
う。すなわち、乗算器5の出力りは19ピツト長で得ら
れるが、下位部分積X・’Ylの場合は、前記第4図の
ように符号ビットを7ビツト分上位へ拡張する。また、
上位部分積X−Yuの場合は、乗算器6の出力りの19
ビツトを左詰めにする。
以上の操作により、下位部分積X、Ylおよび上位部分
積XeYuは、それぞれ26ビツト長として、乗算器出
力切替回路6から出力される。jはこの乗算器出力切替
回路6の出力を示す。
積XeYuは、それぞれ26ビツト長として、乗算器出
力切替回路6から出力される。jはこの乗算器出力切替
回路6の出力を示す。
一方、アキュムレータ入力制御回路8の出力には、シス
テム・クロックaの第1サイクルでは、アキュムレータ
入力クリア信号rにより、″0”に設定される。したが
って、システム・クロックaの第1サイクルでは、加算
器9からは、そのへ入力端子に入力する下位部分積−X
7 Yl! がそのまま出力される(tは加算器9
の出力を示す)。そして、この下位部分積X、Ytは、
システム・クロックaの第2サイクルの立ち上がりで、
アキュムレータ7に蓄えられる。
テム・クロックaの第1サイクルでは、アキュムレータ
入力クリア信号rにより、″0”に設定される。したが
って、システム・クロックaの第1サイクルでは、加算
器9からは、そのへ入力端子に入力する下位部分積−X
7 Yl! がそのまま出力される(tは加算器9
の出力を示す)。そして、この下位部分積X、Ytは、
システム・クロックaの第2サイクルの立ち上がりで、
アキュムレータ7に蓄えられる。
次に、−システム・クロックaの第2サイクルでは、ア
キュムレータ7から、前記下位部分積X・Ytがアキュ
ムレータ入力制御回路8を通して加算器9のB入力端子
に入力される。そして、このとき、加算器9のへ入力端
子には、乗算器出力切替回路6から上位部分積X−Yu
が入力される。
キュムレータ7から、前記下位部分積X・Ytがアキュ
ムレータ入力制御回路8を通して加算器9のB入力端子
に入力される。そして、このとき、加算器9のへ入力端
子には、乗算器出力切替回路6から上位部分積X−Yu
が入力される。
この結果、システム・クロックaの第2サイクルでは、
加算器9から、被乗数Xと乗数Y全体との積が出力され
る。そして、この積はシステム・クロックaの次のサイ
クルの立ち上がりで、アキュムレータ7に蓄えられる。
加算器9から、被乗数Xと乗数Y全体との積が出力され
る。そして、この積はシステム・クロックaの次のサイ
クルの立ち上がりで、アキュムレータ7に蓄えられる。
したがって、アキュムレータ7からは下位部分積X、Y
tと、被乗数Xと乗数Y全体との積とが、システム・ク
ロックaの1クロツク毎に、交互に出力されることにな
るが、アキュムレータ出力回路10は、アキュムレータ
出力クロックnの立ち上がりで、アキュムレータフの出
力mを蓄えることにより、被乗数Xと乗数Y全体と9積
のみを蓄える。これゆえ、この乗算器では、システム・
クロックaの2クロツクで、アキュムレータ出力回路1
0の出力qから、被乗数Xと乗数Y全体との積を得るこ
とができる。
tと、被乗数Xと乗数Y全体との積とが、システム・ク
ロックaの1クロツク毎に、交互に出力されることにな
るが、アキュムレータ出力回路10は、アキュムレータ
出力クロックnの立ち上がりで、アキュムレータフの出
力mを蓄えることにより、被乗数Xと乗数Y全体と9積
のみを蓄える。これゆえ、この乗算器では、システム・
クロックaの2クロツクで、アキュムレータ出力回路1
0の出力qから、被乗数Xと乗数Y全体との積を得るこ
とができる。
なお、本実施例では、単なる乗算のみならず、(被乗数
x×乗数Y十任意数K)の演算をも行うことができる。
x×乗数Y十任意数K)の演算をも行うことができる。
すなわち、アキュムレータ入力制御回路8は、アキュム
レータ入力制御信号、tが“H″のときは、アキュムレ
ータ7の出力を選択せず、任意数にの入力の方を選択す
る。このようにして、システム・クロックaの第1サイ
クルにおいて、アキュムレータ入力制御回路8から加算
器7のB入力端子に、前記0の代わりに任意数Kを入力
すれば、(被乗数x×乗数Y十任意数K)の演算を行う
ことができる。
レータ入力制御信号、tが“H″のときは、アキュムレ
ータ7の出力を選択せず、任意数にの入力の方を選択す
る。このようにして、システム・クロックaの第1サイ
クルにおいて、アキュムレータ入力制御回路8から加算
器7のB入力端子に、前記0の代わりに任意数Kを入力
すれば、(被乗数x×乗数Y十任意数K)の演算を行う
ことができる。
また、乗算器出力切替回路6の出力は、乗算器出力クリ
ア信号Uがオンされることによりクリアされる。そして
、乗算器出力クリア信号Uがオンされると、アキ−ムレ
−タフの内容は保存される。
ア信号Uがオンされることによりクリアされる。そして
、乗算器出力クリア信号Uがオンされると、アキ−ムレ
−タフの内容は保存される。
前記第3図のブースのアルゴリズムを用いる従来の乗算
器で、被乗数12ビツト、乗数16ビツトの乗算を行う
場合には、部分積を生成する回路の段数が7段になるが
、本実施例では、乗数Yを7ビツトと8ビツトに2分割
するので、部分積を生成する回路は4段ですむ。
器で、被乗数12ビツト、乗数16ビツトの乗算を行う
場合には、部分積を生成する回路の段数が7段になるが
、本実施例では、乗数Yを7ビツトと8ビツトに2分割
するので、部分積を生成する回路は4段ですむ。
また、上位部分積と下位部分積とを加算するための加算
器9は、アキュムレータ7に備えられている加算器と兼
用できるので、従来より増加する回路は乗数上位下位切
替回路4、乗算器出力切替回路6、アキュムレータ入力
制御回路8等のみで、はとんど無視できる規模である。
器9は、アキュムレータ7に備えられている加算器と兼
用できるので、従来より増加する回路は乗数上位下位切
替回路4、乗算器出力切替回路6、アキュムレータ入力
制御回路8等のみで、はとんど無視できる規模である。
したがって、全体として、従来の乗算器の約半分の回路
規模とすることができる。
規模とすることができる。
また、信号伝搬遅延時間も、はぼ回路数に比例して減少
し、従来のほぼ半分とすることができる。
し、従来のほぼ半分とすることができる。
そして、本実施例では、1回の乗算を行うのに、従来の
2倍のクロック・サイクルが必要になるが、前記のよう
に信号伝搬遅延時間が従来のほぼ半分になることから、
クロック周波数を従来の2倍に上げることが可能になる
ので、実際の演算時間は従来のものと変らないようにす
ることができる。
2倍のクロック・サイクルが必要になるが、前記のよう
に信号伝搬遅延時間が従来のほぼ半分になることから、
クロック周波数を従来の2倍に上げることが可能になる
ので、実際の演算時間は従来のものと変らないようにす
ることができる。
なお、前記実施例では、乗数を2分割して被乗数にそれ
ぞれ順次乗算しているが、一般に、乗数をN分割して、
それぞれ被乗数に順次乗算し、これによって得られる6
積を累積加算する構成としてもよいことは言うまでもな
い。
ぞれ順次乗算しているが、一般に、乗数をN分割して、
それぞれ被乗数に順次乗算し、これによって得られる6
積を累積加算する構成としてもよいことは言うまでもな
い。
以上のように本発明によれば、演算時間を遅くすること
なく、従来の乗算器より回路規模を大幅に縮少すること
ができ、LSI化に好適であるという優れた効果を得ら
れる。
なく、従来の乗算器より回路規模を大幅に縮少すること
ができ、LSI化に好適であるという優れた効果を得ら
れる。
第1図は従来の符号なしの場合の組み合わせ回路方式の
乗算器のアルゴリズムを示す図、第2図は従来の符号が
ある場合の組み合わせ回路方式の乗算器のアルゴリズム
を示す図、第3図は従来の2次のブースのアルゴリズム
を示す図、第4図は本発明の一実施例による並列乗算器
における乗算のアルゴリズムを示す図、第6図は前記実
施例による並列乗算器を示すブロック図、第6図は前記
実施例による並列乗算器における信号波形図である。 4・・・・・・乗数上位下位切替回路、6・・・・・・
乗算器、6・・・・・・乗算器出力切替回路、7・・・
1・・・アキュムレータ、9・・・・・・加算器。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 ハ ヱ3 χ! 叉f−−−職皇歓X 第2図 り勾Zt ’fニーt−X メsip 714ft ”J−sfJt :AtpLa
13χs13 Ztds 1t1Bχ$ 14s lt
p ヱS p6 pCp6 P4 Ps Pt Pt第3図 X4 1−g ’Le l−1−−−−X×)す4
ソs ’it %t−’1’ 3154St P4’ Ps’ Pg’ pt’+)S
2ンP5″シP/ Fs Pg Ps F’4 h h Pt第4図 γl 口]江正冒Σ回 X−Ylt岬j rtlt+ * Me J
t t 。
乗算器のアルゴリズムを示す図、第2図は従来の符号が
ある場合の組み合わせ回路方式の乗算器のアルゴリズム
を示す図、第3図は従来の2次のブースのアルゴリズム
を示す図、第4図は本発明の一実施例による並列乗算器
における乗算のアルゴリズムを示す図、第6図は前記実
施例による並列乗算器を示すブロック図、第6図は前記
実施例による並列乗算器における信号波形図である。 4・・・・・・乗数上位下位切替回路、6・・・・・・
乗算器、6・・・・・・乗算器出力切替回路、7・・・
1・・・アキュムレータ、9・・・・・・加算器。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 ハ ヱ3 χ! 叉f−−−職皇歓X 第2図 り勾Zt ’fニーt−X メsip 714ft ”J−sfJt :AtpLa
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2ンP5″シP/ Fs Pg Ps F’4 h h Pt第4図 γl 口]江正冒Σ回 X−Ylt岬j rtlt+ * Me J
t t 。
Claims (1)
- 乗算をN分割する手段と(Nは2以上の自然数)、前記
N分割された乗数の各分割部分を順次、被乗数に乗じる
並列乗算器と、この乗算器から順次出力される前記被乗
数と前記乗数の各分割部分との積を、それぞれ前記各分
割部分の桁位置に応じたビット数、シフトするシフト手
段と、このシフト手段によりシフトされた前記積を累積
加算する累算器とを有する並列乗算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57017902A JPS58137045A (ja) | 1982-02-05 | 1982-02-05 | 並列乗算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57017902A JPS58137045A (ja) | 1982-02-05 | 1982-02-05 | 並列乗算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58137045A true JPS58137045A (ja) | 1983-08-15 |
Family
ID=11956669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57017902A Pending JPS58137045A (ja) | 1982-02-05 | 1982-02-05 | 並列乗算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58137045A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6083140A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 乗算器 |
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