KR100283841B1 - 반도체집적회로 - Google Patents

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KR100283841B1
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스요지 오이시
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아끼구사 나오유끼
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Abstract

본 발명은 체배량, 주위 환경 온도, 동작 전원의 변동, 제조 격차(manufacture dispersion)등에 영향을 받지 않고, 주파수가 안정된 발진 출력을 생성할 수 있는 반도체 집적 회로(10)를 제공한다.
본 발명에 따른 집적 회로는, 복수의 단위 회로(20)가 직렬로 접속되어 이루어진 반도체 집적 회로(10)로서, 수신 가능한 최고의 데이타 수신 비율 M으로 변경된 데이타 수신 비율를 이용하여 생성된 분주비 n을 이용하여, 데이타 수신 비율 M/n과 같은 발진 주파수를 갖는 발진 출력 신호(203a)를 생성하는 발진기(203) 또는 수신 가능한 최고의 데이타 수신 비율과 같은 발진 주파수를 갖는 발진 출력 신호(203a)를 생성하는 발진기(203)를 설치한 반도체 집적 회로(30)이다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명의 PLL(Phase Locked Loop의 약칭) 장치는 입력 데이타의 주파수를 n 체배한 발진 출력을 생성하는 반도체 집적 회로에 관한 것으로, 특히, 발진 주파수 제어 신호에 따라서 입력 데이타의 주파수를 n 체배한 발진 출력 신호를 생성하는 발진기와, 발진 출력 신호를 위상 비교기로 귀환시키는 피드백 루프와, 피드백된 발진 출력 신호와 입력 데이타의 주파수를 비교하여 그 주파수 차에 따라 위상 비교 신호를 생성하는 위상 비교기와, 위상 비교 신호를 적분하여 발진 주파수 제어 신호로 변환하는 루프 필터를 구비하는 단위 회로를 갖는 반도체 집적 회로에 관한 것이다.
종래, 이러한 반도체 집적 회로의 종류로서는, 예컨대 도 18에 도시된 바와 같은 것이 있다. 반도체 집적 회로(9A)는 발진 주파수 제어 신호(2a)에 따라서 입력 데이타(1b)의 주파수를 n 체배한 발진 출력 신호(3a)를 생성하는 발진기(3)와, 발진 출력 신호(3a)의 주파수를 1/n(n은 분주비로서, n=1, 2, 3,…임)로 분주한 분주 신호(4a)를 생성하는 분주기(4)와, 분주 신호(4a)와 입력 데이타(1b)의 주파수를 비교하여 그 주파수 차에 따라 위상 비교 신호(1a)를 생성하는 위상 비교기(1)와, 위상 비교 신호(1a)를 적분하여 발진 주파수 제어 신호(2a)로 변환하는 루프 필터(2)와, 발진 출력 신호(3a)를 분주한 분주 신호(4a)를 분주기(4)를 통해 위상 비교기(1)로 귀환시키는 피드백 루프로 구성된다.
또한, 적어도 발진기 및 위상 비교기가 루프형으로 접속된 단위 회로와, 상기 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 갖는 반도체 집적 회로서는, 예컨대 도 19에 도시된 것과 같은 것이 있다. 반도체 집적 회로(9C)는 반도체 집적 회로(9A)와 타이밍 회복 회로(9B)를 조합하여 구성된다.
타이밍 회복 회로(9B)는, 도 19 및 도 20에 도시된 바와 같이, 입력 데이타(1b)의 데이타 변화를 검출하여 검출 펄스(5a)를 생성하는 펄스 생성 수단(5)과, 리타이밍 동작을 실행하여 리타이밍 데이타(6a)를 생성하는 리타이밍 수단(6)과, 검출 펄스(5a)의 중심에 발진 출력 신호(3a)가 오도록 1, 2, 3, 4에서 피드백 루프로 구성되어 있었다.
그러나, 이러한 종래의 반도체 집적 회로(9A)는, 저주파의 입력 데이타(1b)를 체배하여 고주파의 발진 출력 신호(3a)를 생성하는 경우, 체배량이 크면 PLL 동작이 불안정해지고, 그 결과 주파수가 안정된 발진 출력 신호(3a)를 생성하는 것이 어려워지게 되는 문제점이 있다. 예컨대, 주파수가 1MHz의 입력 데이타(1b)를 100배하여, 주파수가 100MHz의 발진 출력 신호(3a)를 생성하는 경우, 발진기(3)가 100회전 동작하는 동안 입력 데이타(1b)는 1회 밖에 위상 비교기(1)로 입력되지 않기 때문에, 입력 데이타(1b)와 발진 출력 신호(3a)와의 위상차를 검출하는 회수가 불충분해져 PLL 동작이 불안정하게 되며, 그 결과 발진기(3)에 있어서 실제의 발진 주파수와 입력 데이타(1b)의 주파수를 체배한 주파수와의 사이의 주파수 엇갈림(shift)을 충분히 보정할 수 없게 되는 문제점이 있다.
또한, 종래의 반도체 집적 회로(9C)에서는 발진 출력 신호(3a)의 위상을 입력 데이타(1b)의 중심까지 지연시키기 위한 지연 데이타(7a)가, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등의 영향을 받기 쉽고, 그 결과 회복 데이터(6a)에 오류가 발생하는 문제점이 있다.
본원 발명의 목적은, 체배량이 큰 경우에도 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로를 제공하는 것이다.
또한, 본원 발명의 다른 목적은, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 발진 출력의 위상을 입력 데이타의 중심까지 안정하게 지연시키고, 그 결과 주파수가 안정된 발진 출력을 생성할 수 있는 반도체 집적 회로를 제공하는 것이다.
도 1은 제1 발명의 제1 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도.
도 2는 도 1의 반도체 집적 회로에 있어서의 발진 주파수 제어 신호의 제어량과 발진 출력 신호의 변동량의 관계를 도시하는 그래프.
도 3a는 도 1의 반도체 집적 회로에 있어서의 분리 수단을 도시하는 단면도이고, 도 3b는 그 평면도.
도 4a는 도 3a 및 도 3b에 있어서 다시 발진기를 분리 수단으로 분리한 단위 회로를 도시하는 단면도이고, 도 4b는 그 평면도.
도 5는 도 1의 단위 회로마다 별개로 설치된 전원 및 접지를 도시하는 블록도.
도 6은 제1 발명의 제2 실시 형태의 반도체 집적 회로를 도시하는 정면도.
도 7은 도 6의 반도체 집적 회로에 있어서의 차동 출력부 회로를 도시하는 회로도.
도 8은 도 6의 반도체 집적 회로에 있어서의 차동 수신부 회로를 도시하는 회로도.
도 9는 제1 발명의 제3 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도.
도 10은 제2 발명의 제1 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도.
도 11은 도 10의 반도체 집적 회로에 설치된 발진기를 도시하는 회로도.
도 12는 제2 발명의 제2 실시 형태의 반도체 집적 회로에 이용되는 발진기를 도시하는 회로도.
도 13은 제2 발명의 제3 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도.
도 14는 제2 발명의 제4 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도.
도 15는 도 14의 반도체 집적 회로의 동작을 도시하는 타이밍도.
도 16은 제2 발명의 제5 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도.
도 17a는 제2 발명의 제6 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도, 도 17b는 링 발진 회로를 도시하는 회로도.
도 18은 종래의 반도체 집적 회로를 도시하는 기능 블록도.
도 19는 종래의 반도체 집적 회로를 도시하는 기능 블록도.
도 20은 도 19의 반도체 집적 회로의 동작을 도시하는 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 집적 회로
11 : 입력 데이타
20 : 단위 회로
20A : 전단 단위 회로
20B : 후단 단위 회로
201 : 위상 비교기
201a : 위상 비교 신호
202 : 루프 필터
202a : 발진 주파수 제어 신호
203 : 발진기
203a : 발진 출력 신호
204 : 분주기
204a : 분주 신호
205 : 차동 출력부 회로
205a : 차동 발진 출력 신호
206 : 차동 수신부 회로
221 : 발진기의 영역
23 : 분리 수단
23A, 23B : 전원
24A, 24B : 접지
30 : 반도체 집적 회로
30A : 클럭 회복 회로
301,…,301 : 전류 스위치
302 : 멀티바이브레이터
303 : 제어 전압
304 : 게이트단수 전환 스위치
305A, 305B : 링 발진 회로
306 : 펄스 생성 수단
306a : 검출 펄스
307 : 지연 수단
307a : 지연 데이타
308 : 리타이밍 수단
308a : 리타이밍 데이타
n(n=1, 2, 3, …) : 분주비
fo : 발진 출력 신호의 주파수
fi : 입력 데이타의 주파수
M : 최고의 데이타 수신 비율(bps)
M/n : 변경된 데이타 수신 비율
Δt : 검출 펄스의 시간 폭
Δt/2 : 검출 펄스 시간 폭의 1/2의 시간 폭
청구항 제1항에 기재한 발명은 적어도 발진기, 분주기, 위상 비교기 및 루프 필터가 루프형으로 접속된 단위 회로가 복수 단으로 직렬 접속된 반도체 집적 회로로서, 후단 단위 회로(20B)의 발진 출력 신호(203a)의 주파수는 전단 단위 회로(20A)의 발진 출력 신호(203a-1)의 주파수(fo)보다도 크고, 상기 후단 단위 회로(20B)에 설치된 루프 필터(202)는 상기 전단 단위 회로(20A)에 설치된 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량보다도 큰 제어량의 상기 발진 주파수 제어 신호(202a)를 생성하고, 상기 후단 단위 회로(20B)의 발진기(203)는, 상기 전단 단위 회로(20A)의 발진기(203)에 있어서의 상기 발진 출력 신호(203a)의 주파수(fo)의 변동량보다도 큰 주파수 변동량을 갖는 것을 특징으로 하는 반도체 집적 회로(10)이다.
이러한 구성에 의해, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다. 또한, 이러한 발진 주파수 제어 신호(202a)에 의해, 체배량이 큰 경우에도 주파수가 안정한 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다. 또한, 이러한 발진 출력 신호(203a)에 의해, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
청구항 제2항에 기재한 발명은 청구항 제1항에 기재한 반도체 집적 회로(10)에 있어서, 상기 반도체 집적 회로는 상기 각 단위 회로(20)를 전기적으로 각각 분리하기 위한 분리 수단(23)을 갖는 것인 반도체 집적 회로(10)이다.
이러한 분리 수단(23)에 의해, 단위 회로(20)사이의 전자기적인 간섭을 감소할 수 있고, 그 결과, 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
청구항 제3항에 기재한 발명은 청구항 제1항에 기재한 반도체 집적 회로(10)에 있어서, 상기 단위 회로(20)마다 별개로 독립한 전원(23A, 23B)을 설치한 것인 반도체 집적 회로(10)이다.
이와 같이 전원(23A, 23B) 및 접지(24A, 24B)를 전기적으로 독립시킴으로써, 단위 회로(20)간의 전자기적인 간섭을 감소할 수 있고, 그 결과, 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
청구항 제4항에 기재한 발명은 청구항 제3항에 기재한 반도체 집적 회로(10)에 있어서, 상기 단위 회로(20)는, 상기 각 발진기(203)의 출력에 접속되고 상기 발진 출력 신호(203a)를 차동 신호로 변환하여 차동 발진 출력 신호(205a)를 생성함과 동시에 상기 차동 발진 출력 신호(205a)를 상기 발진 출력 신호(203a)에대신하여 차단의 단위 회로(20)에 출력하는 차동 출력부 회로(205)와, 위상 비교기(201)의 입력에 접속되고 상기 전단 단위 회로(20A)에 설치된 상기 차동 출력부 회로(205)로부터의 상기 차동 발진 출력 신호(205a)를 받아 상기 입력 데이타(11)로 변환함과 동시에 상기 변환된 입력 데이타(11)를 상기 위상 비교기(201)에 출력하는 차동 수신부 회로(206)를 갖는 것을 특징으로 하는 청구항 제3항에 기재한 반도체 집적 회로(10)이다.
이러한 차동 동작을 이용함으로써, 단위 회로(20)간의 전자기적인 간섭을 감소할 수 있고, 또한 각 단위 회로(20, …, 20)간의 신호 레벨의 부적합함(mismatch)을 막을 수 있으며, 그 결과, 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
청구항 제5항에 기재한 발명은 청구항 제1항, 제2항, 제3항 또는 제4항에 기재한 반도체 집적 회로(10)에 있어서, 각 단위 회로(20)에 설치되고, 상기 발진 출력 신호(203a)를 분주하여 입력 신호와 위상 비교되는 신호를 생성하는 분주기(204)의 분주비(n)(n=1, 2, 3, …)는 상기 발진 출력 신호(203a)의 주파수(fo)를 상기 분주비(n)(n=1, 2, 3, …)로 나눈 값보다도 상기 입력 데이타(11)의 주파수(fi)가 작아지도록 설정되는 것을 특징으로 하는 반도체 집적 회로(10)이다.
이와 같이 분주비(n)을 설정함으로써, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
청구항 제6항에 기재한 발명은 루프형으로 접속된 발진기 및 위상 비교기를 포함하는 단위 회로와, 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적 회로에 있어서, 상기 발진기는 복수의 전류 스위치와, 상기 각 전류 스위치에 접속되어 상기 각 전류 스위치의 온 또는 오프에 따라 상기 발진 출력 신호의 주파수를 제어하는 멀티바이브레이터를 구비하며, 상기 입력 데이타를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n배한 출력 주파수 M/n[Hz]로 발진하며, 상기 각 전류 스위치는 온 또는 오프를 제어함으로써 상기 주파수 M/n[Hz]을 얻는 것을 특징으로 한다.
이러한 발진기(203), 특히 전류 스위치(301,…,301)와 멀티바이브레이터(302)를 발진기(203)에 설치함으로써, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
청구항 제7항에 기재한 발명은 루프형으로 접속된 발진기 및 위상 비교기를 포함하는 단위 회로와, 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적 회로에 있어서, 상기 입력 데이타를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n배한 출력 주파수 M/n[Hz]로 발진하며, 상기 발진기는 복수의 게이트 단수 전환 스위치가 설치된 링 발진 회로로서, 상기 각 게이트 단수 전환 스위치는 온 또는 오프를 제어함으로써 상기 주파수 M/n[Hz]을 상기 링 발진 회로를 이용하여 얻는 것을 특징으로 한다.
이러한 게이트단수 전환 스위치(304)와 링 발진 회로(305A)를 발진기(203)에 설치함으로써, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
청구항 제8항에 기재한 발명은 루프형으로 접속된 발진기 및 위상 비교기를 포함하는 단위 회로와, 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적 회로에 있어서, 상기 입력 데이타를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n배한 출력 주파수 M/n[Hz]로 발진하며, 상기 입력 데이타의 데이타 변화를 검출하여 검출 펄스를 생성하는 펄스 생성 수단과, 상기 입력 데이타의 데이타 변화를 검출하고, 상기 발진 출력 신호의 상승 엣지 또는 하강 엣지가 상기 검출 펄스의 펄스 폭의 중간 부근에 안정하게 위치시킬 때에, 상기 검출 펄스의 펄스 폭의 1/2의 시간 폭만큼 상기 입력 데이타를 지연시킨 지연 데이타를 생성하는 지연 수단과, 상기 발진 출력 신호의 역위상의 상승 엣지 또는 하강 엣지에서 상기 지연 데이타에 대하여 리타이밍 동작을 실행하여 리타이밍 데이타를 생성하는 리타이밍 수단을 구비하는 클럭 회복 회로를 포함하는 것을 특징으로 한다.
이러한 클럭 회복 회로(30A)를 설치함으로써, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
청구항 제9항에 기재한 발명은 청구항 제8항에 기재한 반도체 집적 회로(30)에 있어서, 청구항 제8항에 기재한 상기 검출 펄스(306a) 시간 폭의 1/2의 시간 폭을 갖는 지연 시간은, 상기 입력 데이타(11)를 상기 검출 펄스(306a)의 시간 폭(Δt)만큼 지연시킨 데이타 및 해당 입력 데이타(11)를 논리 합성하여 상기 검출 펄스(306a)를 생성함과 동시에, 상기 리타이밍 데이타(308a)의 지연 시간을 상기 검출 펄스(306a) 시간 폭(Δt)의 1/2의 시간 폭(Δt/2)으로 설정함으로써 생성되는 것을 특징으로 하는 반도체 집적 회로(30)이다.
이와 같이 지연 시간을 설정함으로써, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 발진 출력 신호(203a)의 위상을 입력 데이타(11)의 중심까지 안정하게 지연시키고, 그 결과, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
청구항 제10항에 기재한 발명은 청구항 제8항 또는 제9항 중 어느 한 항에 기재한 반도체 집적 회로(30)에 있어서, 상기 발진기(203)는 차동 링 발진 회로(305B)를 이용하여 구성되어 있는 것을 특징으로 하는 반도체 집적 회로(30)이다.
이러한 차동 링 발진 회로(305B)를 이용한 발진기(203)를 설치함으로써, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
이하, 도면에 기초하여 제1 발명의 각종 실시 형태를 설명한다.
도 1은 제1 발명의 제1 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도이다. 도 2는 도 1에 도시된 반도체 집적 회로의 발진 주파수 제어 신호(202a)의 제어량과 발진 출력 신호(203a)의 변동량과의 관계를 도시하는 그래프이다. 도 3a는 도 1의 반도체 집적 회로의 분리 수단(23, …, 23)을 도시하는 단면도이고, 도 3b는 그 평면도이다. 도 4a는 도 3a 및 도 3b의 발진기(203)를 분리 수단으로 분리한 단위 회로(20)를 도시하는 단면도이고, 도 4b는 그 평면도이다.
반도체 집적 회로(10)는, 도 1에 도시된 바와 같이, 복수 단의 단위 회로(20)가 직렬로 접속된 반도체 집적 회로로서, 후단 단위 회로(20B)(도면 내의 PLL2)의 발진 출력 신호(203a)는 전단 단위 회로(20A)의 발진 출력 신호(203a)의 주파수(fo)보다 높은 주파수의 발진 출력 신호(203a)를 생성하도록 접속되어 있다. 이와 같이, 복수의 단위 회로(20)가 직렬로 접속되어 반도체 집적 회로(10)를 구성함으로써, 한 번에 고체배 처리를 행하지 않고, 복수 회[즉, 단위 회로(20)의 단수]로 나누어 체배 처리를 행할 수 있게 된다.
각 단위 회로(20)(도면 내의 PLL1, PLL2)는, 도 1에 도시된 바와 같이, 발진기(203), 분주기(204), 위상 비교기(201), 루프 필터 및 피드백 루프를 갖는다. 발진기(203)는 발진 주파수 제어 신호(202a)에 따라 입력 데이타(11)의 주파수(fi)를 n 체배한 발진 출력 신호(203a)를 생성하도록 접속되어 있다. 각 단위 회로(20, …, 20)에 설치되고, 상기 발진 출력 신호(203a)를 분주하여 입력 신호와 위상 비교되는 신호를 생성하는 분주기(204)는 발진 출력 신호(203a)의 주파수(fo)[Hz]를 1/n(n=1, 2, 3, …)으로 분주한 분주 신호(204a)를 생성하도록 접속되어 있다. 위상 비교기(201)는 분주 신호(204a)와 입력 데이타(11)의 주파수[Hz]을 비교하여 그 주파수 차에 따라 위상 비교 신호(201a)를 생성하도록 접속되어 있다. 루프 필터는 위상 비교 신호(201a)를 적분하여 발진 주파수 제어 신호(202a)로 변환하도록 접속되어 있다. 피드백 루프는 발진 출력 신호(203a)를 분주한 분주 신호(204a)를 분주기(204)를 통해 위상 비교기(201)에 귀환시키도록 접속되어 있다. 본 실시 형태에서는 고집적화하기 위하여, 도 3a 도 3b에 도시된 바와 같이, 이들 단위 회로(20, …, 20)를 공통 기판(도면 중 LSI기판)에 제작한다.
또한, 전단 단위 회로(20A)의 발진 출력 신호(203a)의 주파수(fo)보다 높은 주파수[Hz]의 발진 출력 신호(203a)를 생성하는 단위 회로(20)가 후단 단위 회로(20B)로서 접속되어 구성된다.
예컨대, 입력 데이타(11)를 1MHz로 하고, 발진 출력을 100배의 100MHz 변환하는 고체배 처리를 행하는 경우, 도 1에 도시된 바와 같이, 10체배하는 단위 회로(즉, PLL1, PLL2)(20A, 20B) 2단을 직렬로 접속하여 반도체 집적 회로(10)를 구성한다. 즉, 전단 단위 회로(20A)의 발진 출력 신호(203a-1)의 주파수(fo)는 10MHz가 되고, 후단 단위 회로(20B)의 발진 출력 신호(203a)[즉, 반도체 집적 회로(10)의 발진 출력 신호]의 주파수(fo)는 100MHz가 된다. 이 때, 각각의 단위 회로(PLL1, PLL2)(20A, 20B)내의 각 발진기(203, …, 203)는 각각, 10회의 동작을 행하고 있는 동안에 입력 데이타(11)를 적어도 1회는 수신할 수 있으므로, 전술한 종래 기술과 비교하여 10배의 제어 정보를 위상 비교기(201)에 피드백 루프를 통해 귀환시킬 수 있게 된다. 그 결과, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
또한, 본 실시 형태에서는 후단 단위 회로(20B)의 루프 필터(202)는, 도 2에 도시된 바와 같이, 전단 단위 회로(20A)의 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량보다 큰 제어량을 갖는 발진 주파수 제어 신호(202a)를 생성하도록 구성된다.
이하, 본 발명의 구체예를 도 1을 참조하여 설명한다.
예컨대, 도 2에 도시된 바와 같이, 전단 단위 회로(20A)의 루프 필터(202)의 발진 주파수 제어 신호(202a)를 V1[V]로 하고, V1에 대한 발진 출력 신호(203a-1)의 주파수를 f1[Hz]으로 하며, V1에 대한 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량을 ΔV1[V]로 하고, 그 때의 f1[Hz]의 가변량을 Δfl[Hz]로 한다. 동일하게, 루프 필터(202)의 발진 주파수 제어 신호(202a)를 V2[V]로 하고, V2[V]에 대한 후단 단위 회로(20B)의 발진 출력 신호(203a)의 주파수를 f2[Hz]로 하며, V2[V]에 대한 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량을 ΔV2[V]로 하고, 그 때의 f2[Hz]의 가변량을 Δf2[Hz]로 한다. 이 때, 도 2의 특성 그래프에 나타낸 바와 같이, ΔV와 Δf의 비(즉, Δf/ΔV)는 일정하기 때문에, ΔVl[V]과 Δf1[Hz]의 비(즉, Δf1/ΔVl)과 ΔV2[V]와 Δf2[Hz]의 비(즉, Δf2/ΔV2)가 된다. 그러나, Δf1[Hz]과 f1[Hz]의 비(즉, Δf1/fl)보다도 Δf2[Hz]과 f2[Hz]의 비(즉, Δf2/f2)는 f1/f2로 작아진다. 예컨대, 전술한 바와 같이 fl=10MHz, f2=100MHz로 하면, Δf1/f1보다도 Δf2/f2는 1/10으로 작아지게 되고, 그 결과 전단 단위 회로(20A)의 발진 출력의 주파수 제어 범위보다 후단 단위 회로(20B)의 발진 출력의 주파수 제어 범위가 1/10정도로 저하될 수 있다. 그래서, 본 실시 형태에서는 전단 단위 회로(20A)의 발진 출력의 주파수 제어 범위와 후단 단위 회로(20B)의 주파수 제어 범위가 동일하거나 그 이상이 되도록, [전단 단위 회로(20A)의 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량 V1]＜[후단 단위 회로(20B)의 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량 V2]과 같이 제어량 V2[V]를 설정한다.
이와 같이, 각 단위 회로에 있어서의 발진 출력의 주파수 제어 범위를 동일하거나 그 이상으로 제어하는 수단은 전단 단위 회로(20A)의 루프 필터(202)의 시정수보다 후단 단위 회로(20B)의 루프 필터(202)의 시정수를 작게 설정함으로써 실현된다. 또한, 후단 단위 회로(20B)의 루프 필터(202)와 발진기(203)와의 사이에 발진 주파수 제어 신호(202a)를 증폭하기 위한 증폭기를 설치하고, 그 증폭기의 이득(gain)을 후단 단위 회로의 이득만큼 크게 설정함으로써도 실현될 수 있다.
이와 같이, 후단 단위 회로(20B)에 있어서 발진 출력의 주파수 제어 범위가 전단 단위 회로(20A)에 비하여 커지도록, 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량을 설정함으로써, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 각 단에서 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
또한, 본 실시 형태에서는 전단 단위 회로(20A)의 발진 출력의 주파수 제어 범위에 비하여 후단 단위 회로(20B)의 발진 출력의 주파수 제어 범위를 확대할 수 있도록, 전단 단위 회로(20A)의 발진기(203)에 있어서의 발진 출력 신호(203a-1)의 주파수(fo)(도 1의 f1[Hz])의 발진 주파수 제어 신호(202a)(구체적으로는, ΔV1[V])에 대한 변동량(구체적으로는, fl/ΔV1)보다도, 후단 단위 회로(20B)의 발진기(203)에 있어서의 발진 출력 신호(203a)의 주파수(fo)(도 1의 f2[Hz])의 발진 주파수 제어 신호(202a)(구체적으로는, ΔV2)에 대한 변동량(구체적으로는, f2/ΔV2)의 변동량을 크게하는 수단을 이용할 수도 있다. 구체적으로는, 도 2의 그래프에 있어서, [ΔVl에 대한 Δf1의 변화량]＜[ΔV2에 대한 Δf2의 변화량]이 되도록, 후단 단위 회로(20B)의 발진기(203)에 있어서 이득을 전단 단위 회로(20A)의 발진기(203)의 이득보다 크게 함으로써 실현된다.
이와 같이, [ΔVl에 대한 Δfl의 변화량]＜[ΔV2에 대한 Δf2의 변화량]으로 하는 수단을 설치함으로써, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
본 실시 형태에서는, 도 3a 및 도 3b에 도시된 바와 같이, 복수의 단위 회로(20, …, 20)를 공통 LSI기판에 작성하여 고집적화를 도모한다. 그러나, 고집적화에 따른, 각 단위 회로(20, …, 20)간의 전자기적인 간섭을 고려할 필요가 있다.
그래서, 본 실시 형태에서는, 도 3a 및 도 3b에 도시된 바와 같이, 각 단위 회로(20, …, 20)(구체적으로는, PLL1, PLL2)가 형성된 단위 회로(구체적으로는, PLL1의 영역, PLL2의 영역)(20)사이에, 각 단위 회로를 전기적으로 각각 분리하기 위한 분리 수단(23, …, 23)을 각각 설치하고 있다.
단위 회로(20)(PLL1의 영역, PLL2의 영역)사이에, 각 단위 회로(20)를 전기적으로 각각 분리하기 위한 분리 수단(23, …, 23)을 각각 설치하는 것에 덧붙여서, 도 4a 및 도 4b에 도시된 바와 같이, 각 단위 회로(20)내에 설치된 발진기(203)의 영역(221, …, 221)을 분리 수단(23, …, 23)을 이용하여 분리하는 것도 가능하다.
이러한 분리 수단(23, …, 23)을 각 발진기(203)의 주위에 설치함으로써, 단위 회로(20)간의 전자기적인 간섭을 더욱 감소할 수 있고, 그 결과 주파수가 더욱 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
다음에, 제1 발명의 제2 실시 형태를 설명한다.
도 5는 도 1의 단위 회로(20)마다 별개로 설치된, 전원(23A, 23B) 및 접지(24A, 24B)를 도시하는 블록도이다. 도 6은 제1 발명의 제2 실시 형태의 반도체 집적 회로를 도시하는 정면도이다. 도 7은 도 6의 반도체 집적 회로의 차동 출력부 회로(205)를 도시하는 회로도이다. 도 8은 도 6의 반도체 집적 회로의 차동 수신부 회로(206)를 도시하는 회로도이다. 또, 제1 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
본 실시 형태에서는 단위 회로(20)(PLL1의 영역, PLL2의 영역)간 및 각 단위 회로(20)내에 설치된 발진기(203)의 영역(221, …, 221)에 전기적으로 각각 분리하기 위한 분리 수단(23, …, 23)을 각각 설치하는 제1 실시 형태에 덧붙여서, 도 5에 도시된 바와 같이, 단위 회로(20)의 각각에 별개로 독립한 전원(각각 전원 전압 Vcc)(23A, 23B)을 설치하고 있다. 구체적으로는, 단위 회로(20A)(PLL1)에는 구동 전력을 공급하는 전원(23A) 및 접지(24A)가 접속되어 있다. 동일하게, 단위 회로(20B)(PLL2)에는 구동 전력을 공급하는 전원(23B) 및 접지(24B)가 접속되어 있다. 전원(23A)과 전원(23B)은 전기적으로 절연되어 있다. 동일하게, 접지(24A)와 접지(24B)는 전기적으로 절연되어 있다.
이와 같이, 전원(23A, 23B) 및 접지(24A, 24B)를 전기적으로 독립시킴으로써, 단위 회로(20)간의 전자기적인 간섭을 감소할 수 있고, 그 결과 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
본 실시 형태에서는 단위 회로(20)의 각각에 별개로 독립한 전원(23A, 23B)을 설치하고 있기 때문에, 도 6 및 도 7에 도시된 바와 같이, 각 단위 회로(20, …, 20)의 입·출력 신호를 차동 신호로 변환하고 있다. 이러한 차동 형식의 입·출력 신호를 생성하기 위해서, 각 단위 회로(20, …, 20)내에 차동 출력부 회로(205)와 차동 수신부 회로(206)를 설치하고 있다. 이들 단위 회로(20, …, 20)는, 도 6에 도시된 바와 같이, 전단 단위 회로(20A)(도면중 PLL1)의 차동 형식의 발진 출력 신호(203a)인 차동 발진 출력 신호(205a)가 후단 단위 회로(20B)(도면중 PLL2)의 차동 형식의 입력으로서 입력되도록 직렬로 접속되어 반도체 집적 회로(10)를 구성한다.
단위 회로(20B)에 있어서 차동 수신부 회로(206)는, 도 8에 도시된 바와 같이, 위상 비교기(201)의 입력에 접속되고, 전단 단위 회로(20A)에 설치된 차동 출력부 회로(205)로부터 차동 발진 출력 신호(205a)를 받아 차동 형식의 입력으로 변환함과 동시에, 이 차동 형식의 입력을 위상 비교기(201)에 출력하도록 접속되어 있다. 또한, 차동 출력부 회로(205)는 발진기(203)의 출력에 접속되고, 발진 출력 신호(203a)를 차동 신호로 변환하여 차동 발진 출력 신호(205a)를 생성함과 동시에, 차동 발진 출력 신호(205a)를 발진 출력 신호(203a)를 대신하여 다음 단(후단)의 단위 회로(20)에 출력하도록 접속되어 있다.
본 실시 형태에서는 단위 회로(20A)(구체적으로는, 도 6의 PLL1)와 단위 회로(20B)(구체적으로는, 도 6의 PLL2)를 직렬로 접속하여 반도체 집적 회로(10)를 구성하고 있고, 그 경우 단위 회로(20A)(PLL1)에 있어서 차동 수신부 회로(206)는 생략되고, 입력 데이타(11)는 위상 비교기(201)에 입력되도록 접속되어 있다. 또, 단위 회로(20A)(PLL1)에 설치된 차동 출력부 회로(205)는 도 7에 도시된 바와 같은 차동 변환 회로로서 발진기(203)에 내장되고, 발진 출력 신호(203a)를 차동 신호로 변환하여 차동 발진 출력 신호(205a)를 생성함과 동시에, 차동 발진 출력 신호(205a)를 발진 출력 신호(203a)를 대신하여 다음 단(후단)의 단위 회로(20B)로 출력하도록 접속되어 있다.
도 7에 도시된 차동 출력부 회로(205)가 내장된 발진기(203)는 트랜지스터 Q1∼Q9와 저항(R1∼R5) 및 부하 저항 RL로 구성되는 에미터 결합형의 멀티바이브레이터를 이용한 전압 제어형의 발진 회로이다. 전원 Vcc에 접속된 부하 저항 RL은 다이오드 Dl, D2의 전압 강하(구체적으로는, 0.7V)를 이용하여 발진 주파수를 결정하기 위한 전류 2I(=0.7/RL)를 설정하기 위한 소자이다. 또한, 외부로부터 입력되는 제어 전압(303)은 발진 출력 신호(203a)의 진폭을 제어하는 전압 신호이다.
이하, 차동 출력부 회로(205)가 내장된 발진기(203)(에미터 결합형의 멀티바이브레이터)의 발진 동작을 설명한다.
에미터 결합형의 멀티바이브레이터에 있어서, 트랜지스터 Q5∼Q8과 다이오드 D1, D2 및 저항 R2로 정전류 회로를 구성하고 있다. 트랜지스터 Q9는 에미터 폴로워 용의 트랜지스터이다. 다이오드(Dl, D2)와 트랜지스터 Q2는 각각, 레벨 시프트 용의 다이오드와 트랜지스터로서, 이들은 트랜지스터 Q3 및 트랜지스터 Q4로 구성되는 기본형 에미터 결합의 멀티바이브레이터를 트랜지스터 Q3, Q4의 능동 영역인 고주파 영역에서 실행시키도록 동작된다. 이러한 레벨 시프트 용의 다이오드, 트랜지스터가 없으면, 기본형 에미터 결합의 멀티바이브레이터는 트랜지스터 Q3, Q4의 포화 영역에서 동작하게 된다.
다음에, 발진 주기에 대해서 기술한다.
먼저, 트랜지스터 Q1를 온 상태로, 트랜지스터 Q4를 오프 상태로 하면, 트랜지스터 Q3의 베이스 전압은 4.3V이기 때문에, 트랜지스터 Q3의 에미터측으로부터 화살표와 같이 전류 I가 트랜지스터 Q4의 에미터 측으로 흐르고, 콘덴서 C가 충전되며, 이것에 의해서 트랜지스터 Q4의 전위가 감소된다. 트랜지스터 Q4의 에미터 측의 전위가 베이스 전압보다 약 0.7V 내려가면, 트랜지스터 Q4는 온 상태로, 트랜지스터 Q3는 오프 상태로 되고, 트랜지스터 Q4의 콜렉터 전위는 반전된다. 이하, 동일한 동작을 반복함에 따라, 발진기의 동작이 행해진다.
콘덴서 C의 충전 시간과 충전 전류 I 등으로부터 발진 주기 T가 결정된다. 구체적으로는, 트랜지스터의 베이스-에미터 간의 전압을 VBE로 하면, T(=1/발진 주파수) =4CVBE/I가 된다.
또한, 단위 회로(20B)(PLL2)에 설치된 차동 수신부 회로(206)는, 도 8에 도시된 바와 같이, 위상 비교기(201)의 입력에 접속되고, 전단 단위 회로(20A)(PLL1)의 차동 출력부 회로(205)로부터 차동 발진 출력 신호(205a)를 입력받아 입력 데이타(11)로 변환함과 동시에, 변환된 입력 데이타(11)를 위상 비교기(201)로 출력하도록 접속되어 있다. 또한, 단위 회로(20B)(PLL2)에 있어서 차동 출력부 회로(205)는 생략되고, 발진기(203)의 발진 출력 신호(203a)가 출력되도록 접속되어 있다.
구체적인 차동 수신부 회로(206)는, 도 8에 도시된 바와 같이, 전원 Vcc, 트랜지스터 Ql0, Ql1, 저항 R3, R4로 구성되는 차동 증폭 회로와 이 차동 증폭 회로의 에미터 측에 접속된 정전류 회로에 의해서 실현될 수 있다. 트랜지스터 Q12와 저항 R10에 의해서 구성되는 정전류 회로는 트랜지스터 Q12의 베이스에 일정한 전압 베이스 전압 Vcs를 인가하도록 제어함으로써 차동 증폭 회로에 정전류를 공급하기 위한 정전류원으로서 작용한다. 트랜지스터 Q10과 Ql1과의 베이스로 구성되는 차동 입력 단자는, 각각 전단 단위 회로(20A)(PLLl)의 차동 출력부 회로(205)로부터 차동 발진 출력 신호(205a)를 받을 수 있다. 또한, 트랜지스터 Q10은 수신한 차동 발진 출력 신호(205a)를 위상 비교기(201)로 출력할 수 있다.
이러한 차동 동작을 이용함으로써, 단위 회로(20)간의 전자기적인 간섭을 감소할 수 있고, 또한 각 단위 회로(20,…,20)간의 신호 레벨의 부정합(mismatch)을 막을 수 있으며, 그 결과 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
다음, 제1 발명의 제3 실시 형태를 설명한다.
도 9는 제1 발명의 제3 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도이다. 또, 제1 발명의 제1 실시 형태 또는 제2 실시 형태의 설명에서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
도 2를 참조하면, 제1 실시 형태에 있어서 설명한 바와 같이, 전단 단위 회로(20A)의 루프 필터(202)의 발진 주파수 제어 신호(202a)를 V1[V]로 하고, V1에 대한 발진 출력 신호(203a-1)의 주파수를 f1[Hz]으로 하며, V1에 대한 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량을 ΔV1[V]로 하고, 그 때의 f1[Hz]의 가변량을 Δfl[Hz]으로 한다. 동일하게, 루프 필터(202)의 발진 주파수 제어 신호(202a)를 V2[V]로 하고, V2[V]에 대한 후단 단위 회로(20B)의 발진 출력 신호(203a)의 주파수를 f2[Hz]로 하며, V2[V]에 대한 루프 필터(202)의 발진 주파수 제어 신호(202a)의 제어량을 ΔV2[V]로 하고, 그 때의 f2[Hz]의 가변량을 Δf2[Hz]로 한다. 여기서, 발진기(203)의 발진 출력 신호(203a)의 주파수 f2[Hz]가 분주비 n(n=1, 2, 3, …)에 따라 분주기(204)에 의해서 분주되어 입력 데이타(11)의 주파수 f1[Hz]과 같은 주파수가 되었을 경우, Δf2[Hz]도 분주비 n에 따라 Δf2/n으로 변환되어 위상 비교기(201)로 귀환된다. 그 결과, 위상 비교기(201)의 제어량이 감소되고, 위상 비교기(201)의 동작 범위가 감소될 가능성이 있다. 그래서, 본 실시 형태에서는 발진 출력 신호의 주파수 f2[Hz]을 분주비 n으로 나눈 값보다 입력 데이타(11)의 주파수 f1[Hz]이 작아지도록(즉, fl＜f2/n이 되도록), 분주기(204)의 분주비 n을 설정하고 있다.
이와 같이 분주비 n을 설정함으로써, 발진기(203)의 발진 출력 신호(203a)의 주파수 f2[Hz]을 입력 데이타(11)의 주파수 f1[Hz]으로 분주하지 않고 위상 비교기(201)에 피드 백시키는 것이 가능해지며, 그 결과 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)를 실현할 수 있다.
이상 설명한 바와 같이, 제1 발명의 각 실시 형태에 따르면, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로(10)로 할 수 있다.
다음, 제2 발명을 설명한다.
적어도 발진기 및 위상 비교기가 루프형으로 접속된 단위 회로와, 상기 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 가지며, 클럭에 동기한 입력 데이타(11)[즉, 규칙성을 갖는 입력 데이타(11)]를 대신하여 통신되는 데이타 전송이 랜덤하게 발생하는 입력 데이타(11)(즉, 불규칙성을 갖는 통신 전송 데이타)를 이용하여 PLL 동작을 행하는 경우, PLL 제어에 이용되는 정보량이 클럭 동기되는 경우보다도 적기 때문에, 클럭으로 동기용 반도체 집적 회로를 그대로 이용한다면 PLL 동작이 불안정하게 될 가능성이 있다. 이렇게 랜덤하게 발생하는 입력 데이타(11)에 대해서도 안정한 PLL 동작을 행할 수 있도록 한 것이 반도체 집적 회로(30)이다.
그래서, 제2 발명의 반도체 집적 회로(30)는 클럭에 동기된 입력 데이타(11)[즉, 규칙성을 갖는 입력 데이타(11)]를 대신하여 랜덤하게 발생하는 전송 데이타를 수신할 수 있도록, 랜덤하게 발생하는 입력 데이타(11)에 대하여 안정한 PLL 동작을 행하는 리타이밍 수단(308)을 갖는 반도체 집적 회로로서, 도 10에 도시된 바와 같이, 발진 주파수 제어 신호(202a)에 따라 입력 데이타(11)의 주파수 fi를 n 체배한 발진 출력 신호(203a)를 생성하는 발진기(203)와, 발진 출력 신호(203a)와 입력 데이타(11)와의 주파수[Hz]를 비교하여 그 주파수 차에 따른 위상 비교 신호(201a)를 생성하는 위상 비교기(201)와, 위상 비교 신호(201a)를 적분하여 발진 주파수 제어 신호(202a)로 변환하는 루프 필터(202)와, 발진 출력 신호(203a)를 위상 비교기(201)로 귀환시키는 피드백 루프를 갖는다.
이하, 도면에 기초하여 제2 발명의 각종 실시 형태를 설명한다.
도 10은 제2 발명의 제1 실시 형태의 반도체 집적 회로(30)를 도시하는 기능 블록도이다. 도 11은 도 10의 반도체 집적 회로에 설치된 발진기(203)를 도시하는 회로도이다. 또, 제1 발명의 각종 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
제2 발명의 반도체 집적 회로(30)(도 10 참조)는 입력 데이타(11)를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n 배한 출력 주파수 f0(즉, f0=M/n)[Hz]로 발진 출력 신호(203a)를 생성한다. 이렇게 하여 생성된 발진 출력 신호(203a)는, 도 10에 도시된 바와 같이, 분주기를 경유하지 않고 피드백 루프를 통해, 위상 비교기(201)에 직접 귀환시키는 것이 가능해지고, 그 결과 오류가 없는 회복 데이타를 생성하는 반도체 집적 회로(30)를 실현할 수 있다.
또한, 데이타 수신 비율 M/n[bps]와 동일한 주파수 f0(즉, f0=M에 고정) [Hz]의 발진 출력 신호(203a)를 생성하는 발진기(203)를 대신하여, 입력 데이타(11)를 수신하는 데이타 수신 비율에 상관없이, 수신 가능한 최고의 데이타 수신 비율 M[bps]에 대응한 주파수 M[Hz]에 고정되어 발진하는 발진기(203)를 이용하는 것도 가능하다.
이렇게 생성된 발진 출력 신호(203a)를, 도 10에 도시된 바와 같이, 분주기를 경유하지 않고 피드백 루프를 통해 위상 비교기(201)에 직접 귀환시키는 것이 가능해지고, 그 결과 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
또한, 본 실시 형태의 발진기(203)는, 도 11에 도시된 바와 같이, 복수의 전류 스위치(301,…,301)와, 각 전류 스위치(301,…,301)(구체적으로는, 도면의 S1, S2, S3, S4)에 접속되어 각 전류 스위치(301,…,301)의 온 또는 오프에 따라 발진 출력 신호의 주파수 fo를 제어하는 멀티바이브레이터(302)를 가지며, 수신 가능한 최고의 데이타 수신 비율 M[bps]과 데이타 수신 비율 M/n[bps]를 이용하여 생성된 분주비 n에 따라 각 전류 스위치(301,…,301)가 온 또는 오프 제어되는 것에 의해, 데이타 수신 비율 M/n[bps]와 같은 발진주파수 M/n[Hz]을 갖는 발진 출력 신호(203a)를 멀티바이브레이터(302)[구체적으로는, 전압 제어형의 에미터 결합 멀티바이브레이터(302)]를 이용하여 생성하도록 접속되어 있다. 도 11에 도시된 전압 제어형 에미터 결합 멀티바이브레이터(302)의 회로 구성은 도 7의 발진기(203)에 내장된 멀티바이브레이터(205)와 거의 동일하므로, 회로의 구성 요소에 대해서는 동일 부호를 붙이고, 회로 구성과 그 발진 동작에 대한 설명은 생략한다.
도 11의 각 전류 스위치(301,…,301)는 트랜지스터 Q21, Q22, Q29와 저항 R1l로 구성되는 전류 스위치 회로, 트랜지스터 Q23, Q24, Q30과 저항 R12로 구성되는 전류 스위치 회로, 트랜지스터 Q25, Q26, Q31와 저항 R13으로 구성되는 전류 스위치 회로, 트랜지스터 Q27, Q28, Q32와 저항 R14로 구성되는 전류 스위치 회로이다. 각 전류 스위치(301,…,301)는 전원 Vcc에 공통으로 접속되어 있다.
각 전류 스위치(301,…,301)은 차동 증폭 회로와 이 차동 증폭 회로의 에미터 측에 접속된 정전류 회로로 구성된다.
전류 스위치 단자 S1을 갖는 차동 증폭 회로는 트랜지스터 Q21, Q22로 구성된다. 전류 스위치 단자 S2를 갖는 차동 증폭 회로는 트랜지스터 Q23, Q24로 구성된다. 전류 스위치 단자 S3을 갖는 차동 증폭 회로는 트랜지스터 Q25, Q26으로 구성된다. 전류 스위치 단자 S4를 갖는 차동 증폭 회로는 트랜지스터 Q27, Q28로 구성된다.
트랜지스터 Q21, Q23, Q25, Q27의 베이스는 전류 스위치 단자 S1, S2, S3, S4에 각각 접속되고, 또한 트랜지스터 Q22, Q24, Q26, Q28의 베이스는 일정 전압 VB에 접속되어 있다. 전류 스위치 단자 S1을 갖는 차동 증폭 회로의 에미터 측에 접속된 정전류 회로는 트랜지스터 Q29와 트랜지스터 Q29의 에미터에 접속된 저항 R11로 구성된다.
예컨대, 전류 스위치 단자 S1에 일정 전압 VB보다 큰 전압이 인가된 경우에, 트랜지스터 Q21은 동작 상태로 천이하고, 트랜지스터 Q22가 비동작 상태로 천이하며, 트랜지스터 Q21이 트랜지스터 Q5∼Q8와 병렬 관계가 된다. 이 때, 멀티바이브레이터(302)의 트랜지스터 Q3을 경유하여 흐르는 전류 I와 같은 크기의 전류 I를 동작 상태에 있는 트랜지스터 Q21에 병렬로 흐르게 하는 것이 가능해진다.
또한 전류 스위치 단자 S2에 이 일정 전압 VB보다 큰 전압이 인가된 경우에, 트랜지스터 Q23이 동작 상태로 천이하고, 트랜지스터 Q24가 비동작 상태로 천이하며, 트랜지스터 Q23이 트랜지스터 Q5∼Q8와 병렬 관계가 된다. 이 때, 멀티바이브레이터(302)의 트랜지스터 Q3를 경유하여 흐르는 전류 I과 같은 크기의 전류 I를 동작 상태에 있는 트랜지스터 Q23에 병렬로 흐르게 하는 것이 가능해진다. 또한 전류 스위치 단자 S3에 이 일정 전압 VB보다 큰 전압이 인가된 경우에, 트랜지스터 Q25가 동작 상태로 천이하고, 트랜지스터 Q26이 비동작 상태로 천이하며, 트랜지스터 Q25가 트랜지스터 Q5∼Q8와 병렬 관계가 된다. 이 때, 멀티바이브레이터(302)의 트랜지스터 Q4를 경유하여 흐르는 전류 I와 같은 크기의 전류 I를 동작 상태에 있는 트랜지스터 Q25에 병렬로 흐르게 하는 것이 가능해진다.
또한 전류 스위치 단자 S4에 이 일정 전압 VB보다 큰 전압이 인가된 경우에, 트랜지스터 Q27이 동작 상태로 천이하고, 트랜지스터 Q28이 비동작 상태로 천이하며, 트랜지스터 Q27이 트랜지스터 Q5∼Q8과 병렬 관계가 된다. 이 때, 멀티바이브레이터(302)의 트랜지스터 Q4를 경유하여 흐르는 전류 I와 같은 크기의 전류 I를 동작 상태에 있는 트랜지스터 Q27에 병렬로 흐르게 하는 것이 가능해진다.
구체적으로는, 주파수가 M[Hz]의 발진 출력 신호(203a)를 멀티바이브레이터(302)를 이용하여 생성하는 경우에는 전류 스위치 단자 S1, S2, S3, S4를 모두 온으로 한다. 이 때 멀티바이브레이터(302)에 흐르는 전류 I가 최대 전류치가 되고, 그것에 따라서 주파수가 M[Hz]의 발진 출력 신호(203a)가 발진기(203)(즉, 멀티바이브레이터(302))로부터 출력된다. 주파수가 M×(2/3)[Hz]의 발진 출력 신호(203a)를 멀티바이브레이터(302)를 이용하여 생성하는 경우에는 전류 스위치 S1, S3을 온으로 하고, 전류 스위치 S2, S4를 오프로 한다. 이 때 멀티바이브레이터(302)에 흐르는 전류 I가 최대 전류치×(2/3)이 되고, 그것에 따라서 주파수가 M/2[Hz]의 발진 출력 신호(203a)가 발진기(203)(즉, 멀티바이브레이터(302))가 출력된다. 주파수가 M×(2/3)[Hz]의 발진 출력 신호(203a)를 멀티바이브레이터(302)를 이용하여 생성하는 경우에는 전류 스위치 단자 S1, S2, S3, S4를 모두 오프로 한다. 이 때 멀티바이브레이터(302)에 흐르는 전류 I가 최대 전류치/3이 되고, 그것에 따라서 주파수가 M/3[Hz]의 발진 출력 신호(203a)가 발진기(203)(즉, 멀티바이브레이터(302))로부터 출력된다.
이러한 전류 스위치(301,…,301)와 멀티바이브레이터(302)를 발진기(203)에 설치함으로써, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
다음에, 제2 발명의 제2의 실시 형태를 설명한다.
도 12는 제2 발명의 제2의 실시 형태의 반도체 집적 회로에 이용되는 발진기(203)를 도시하는 회로도이다. 또, 제1 발명의 각종 실시 형태 또는 제2 발명의 제1의 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다. 도 12에 도시된 전압 제어형의 에미터 결합 멀티바이브레이터(302)의 회로 구성은 도 7 및 도 11의 발진기(203)에 내장된 멀티바이브레이터(205)와 거의 동일하므로, 회로 구성에 대해서는 동일 부호를 붙이고, 회로 구성과 그 발진 동작에 대한 설명은 생략한다. 또한 각 전류 스위치(301,…,301)의 각각의 회로 구성은 도 11의 발진기(203)에 내장된 전류 스위치(301,…,301)와 거의 동일하므로, 회로 구성에 대해서는 동일 부호를 붙이고, 회로 구성과 그 발진 동작에 대한 설명은 생략한다.
멀티바이브레이터(302)의 발진 주파수는 부하 저항 2I×RL로 결정되는 진폭 전압에 의하지만, 멀티바이브레이터(302)의 주파수를 제어하는 제어 전압(303)을 변경한 경우에 전류 2I가 변경되기 때문에, 이 진폭 전압(=2I×RL)도 변경되고, 선형 출력을 수득하기 위해서는 별도 선형화 수단을 설치할 필요가 있다.
본 실시 형태의 발진기(203)에 설치된 멀티바이브레이터(302)(구체적으로는, 전압 제어형의 에미터 결합 멀티바이브레이터)는 도 12에 도시된 바와 같은 선형화 수단(310)(구체적으로는, 정전류화를 행하는 수단)을 설치하고 있다. 이것에 의해, 외부로부터 입력되는 제어 전압(303)에 변경이 있을 경우에도, 전류 2I를 정전류화할 수 있고, 발진 출력 신호(203a)의 진폭 전압을 선형으로 제어하는 것이 가능해진다.
구체적인 선형화 수단(310)은 트랜지스터 Q36, Q37, Q38와 저항 R15, R16, R18로 구성된 차동형의 정전류 회로이다. 트랜지스터 Q36은 그 베이스에 의해 트랜지스터 Q3의 콜렉터 전압을 검출하여 동작 상태가 되고, 동일하게, 트랜지스터 Q37은 그 베이스에 의해 트랜지스터 Q4의 콜렉터 전압을 검출하여 동작 상태가 된다. 트랜지스터 Q38과 저항 R18에 의해 구성되는 회로는 트랜지스터 Q38 또는 Q39의 베이스에 일정한 전압 베이스 전압 Vcs를 인가하도록 제어함으로써, 저항 R15 또는 R16에 정전류를 공급하기 위한 정전류원으로서 기능한다. 이 정전류와 저항 R15 또는 R16으로 재생된 일정 전압은 트랜지스터 Q33, Q34를 콜렉터측의 부하 트랜지스터로 하는 트랜지스터 Q35, Q39로 구성되는 차동 증폭 회로에 의해서 차동 증폭되고, 그 차동 출력은 각각 트랜지스터 Q3, Q4에 입력된다. 즉, 정전류와 저항 R15 또는 R16으로 재생된 일정 전압에 의한 차동 출력을 트랜지스터 Q3, Q4에 각각 입력함으로써, 전류 2I를 정전류화할 수 있으며, 발진 출력 신호(203a)의 진폭 전압을 선형으로 제어하는 것이 가능해진다.
이러한 멀티바이브레이터(302)를 발진기(203)에 설치함으로써, 그 결과, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
다음에, 제2 발명의 제3 실시 형태를 설명한다.
도 13은 제2 발명의 제3 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도이다. 또, 제1 발명의 각종 실시 형태 또는 제2 발명의 제1 혹은 제2의 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
본 실시 형태의 발진기(203)는 복수의 게이트단수 전환 스위치(304)가 설치된 링 발진 회로(305A)로서, 도 13에 도시된 바와 같이, 각 게이트단수 전환 스위치(304)가 온 또는 오프를 제어하는 것으로 주파수 M/n[Hz]을 링 발진 회로(305A)를 이용하여 수득하도록 접속되어 있다.
도 13에 있어서, 예컨대, 주파수가 M[Hz]의 발진 출력 신호(203a)를 링 발진 회로(305A)를 이용하여 생성하는 경우에는 셀렉터 S1, S2, S3, S4를 모두 오프(즉, 논리치 L)로 한다. 셀렉터 Sn(n=1, 2, 3)은 단자 n이 논리치 H일 때에 D1의 패스를 선택하고, 논리치 L일 때에 D2의 패스를 선택하도록 동작한다. 이 때 링 발진 회로(305A)의 단수가 최소 단수인 3단이 되고, 그것에 따라서 주파수가 M[Hz]의 발진 출력 신호(203a)가 발진기(203)(즉, 링 발진 회로(305A))로부터 출력된다. 주파수가 M/2[Hz]의 발진 출력 신호(203a)를 링 발진 회로(305A)를 이용하여 생성하는 경우에는 셀렉터 S1, S2를 온(논리치 H)으로 하고, 셀렉터 S3를 오프(논리치 L)로 한다. 이 때 링 발진 회로(305A)의 단수가 6단이 되며, 그것에 따라서 주파수가 M/2[Hz]의 발진 출력 신호(203a)가 발진기(203)(링 발진 회로(305A))로부터 출력된다. 주파수가 M/3[Hz]의 발진 출력 신호(203a)를 링 발진 회로(305A)를 이용하여 생성하는 경우에는 셀렉터 S1을 오프(논리치L), 셀렉터 S2, S3를 온(논리치 H)로 한다. 이 때 링 발진 회로(305A)의 단수가 9단이 되고, 그것에 따라서 주파수가 M/3[Hz]의 발진 출력 신호(203a)가 발진기(203)(링 발진 회로(305A))로부터 출력된다.
이러한 게이트단수 전환 스위치(304)와 링 발진 회로(305A)를 발진기(203)에 설치함으로써, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
다음에, 제2 발명의 제4 실시 형태를 설명한다.
도 14는 제2 발명의 제4 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도이다. 도 15는 도 14의 반도체 집적 회로의 동작을 도시하는 타이밍도이다. 또, 제1 발명의 각종 실시 형태 또는 제2 발명의 제1 내지 제3 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
본 실시 형태의 반도체 집적 회로(30)는 도 14에 도시된 바와 같이, 분주기(204)와 클럭 회복 회로(30A)를 갖는다.
각 단위 회로(20, …, 20)에 설치되고, 상기 발진 출력 신호(203a)를 분주하여 입력 신호와 위상 비교되는 신호를 생성하는 분주기(204)는 발진 출력 신호(203a)의 주파수 fo[Hz]을 1/n(n=1, 2, 3, …)으로 분주한 분주 신호(204a)를 생성하도록 접속되어 있다.
클럭 회복 회로(30A)는 펄스 생성 수단(306)과 지연 수단(307)과 리타이밍 수단(308)을 갖는다.
펄스 생성 수단(306)은 입력 데이타(11)의 데이타 변화를 검출하여 검출 펄스(306a)를 생성하도록 접속되어 있다.
지연 수단(307)은 입력 데이타(11)의 데이타 변화를 검출하여 발진 출력 신호(203a)의 상승 엣지 또는 하강 엣지가 검출 펄스(306a)의 펄스 폭의 중간 부근에 안정하게 위치시킬 때, 검출 펄스(306a)의 펄스 폭(구체적으로는, Δt)의 1/2의 시간 폭Δt/2만큼 입력 데이타(11)를 지연시킨 지연 데이타(307a)를 생성하도록 접속되어 있다.
리타이밍 수단(308)은 도 15에 도시된 바와 같이, 입력 데이타(11)의 데이타 변화를 검출하여 발진 출력 신호(203a)의 상승 엣지 또는 하강 엣지가 검출 펄스(306a)의 펄스 폭의 중간 부근에 안정하게 위치시킬 때, 발진 출력 신호(203a)의 역위상의 상승 엣지 또는 하강 엣지에서 지연 데이타(307a)에 대하여 리타이밍 동작을 실행하여 리타이밍 데이타(308a)를 생성하도록 접속되어 있다.
즉 이러한 클럭 회복 회로(30A)를 설치함으로써, 입력 데이타(11)의 데이타 변화를 검출하여 발진 출력 신호(203a)의 상승 엣지 또는 하강 엣지가 검출 펄스(306a)의 펄스 폭의 중간 부근에 안정하게 위치시키는 일이 가능해지고, 또한 입력 데이타(11)의 지연량도 Δt/2로 설정하는 것이 가능해지며, 발진기(203)의 발진 출력 신호(203a)에 있어서의 역엣지의 위상으로 리타이밍 동작을 처리하면, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
다음에, 제2 발명의 제5 실시 형태를 설명한다.
도 16은 제2 발명의 제5 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도이다. 또, 제1 발명의 각종 실시 형태 또는 제2 발명의 제1 내지 제4 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
본 실시 형태의 클럭 회복 회로(30A)는 도 16에 도시된 바와 같이, 입력 데이타(11)를 검출 펄스(306a)의 시간 폭 Δt만큼 지연시킨 데이타 및 입력 데이타(11)를 논리 합성(구체적으로는, 도면중 논리 합성 수단을 이용한다)하여 검출 펄스(306a)를 생성함과 동시에, 리타이밍 데이타(308a)의 지연 시간을 검출 펄스(306a)의 시간 폭 Δt의 1/2의 시간 폭 Δt/2로 설정함으로써, 입력 데이타(11)의 시간 폭의 1/2의 시간 폭을 갖는 지연 시간을 생성하도록 접속되어 있다.
이와 같이 지연 시간을 설정함으로써, 입력 데이타(11)의 데이타 변화를 검출하여 발진 출력 신호(203a)의 상승 엣지 또는 하강 엣지가 검출 펄스(306a)의 펄스 폭의 중간 부근에 안정하게 위치시키는 것이 가능해지고, 또한 입력 데이타(11)의 지연량도 Δt/2로 설정하는 것이 가능해지며, 발진기(203)의 발진 출력 신호(203a)에 있어서의 역엣지의 위상으로 리타이밍 동작을 처리하면, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
다음에, 제2 발명의 제6 실시 형태를 설명한다.
도 17a는 제2 발명의 제6 실시 형태의 반도체 집적 회로를 도시하는 기능 블록도이고, 도 17b는 링 발진 회로(305)를 도시하는 회로도이다. 또, 제1 발명의 각종 실시 형태 또는 제2 발명의 제1 내지 제5 실시 형태에 있어서 이미 기술한 것과 동일한 부분에 대해서는 동일 부호를 붙이고, 중복된 설명은 생략한다.
본 실시 형태의 발진기(203)는 도 17a에 도시된 바와 같이, 차동 링 발진 회로(305B)를 이용하여 구성된다. 링 발진 회로를 이용하는 경우에는 링 발진 회로의 발진 출력의 듀티 제어가 중요하다. 이 듀티가 어긋나 있으면, 정확히 입력 데이타의 중심에 발진 출력을 맞추는 것이 어렵게 된다. 통상의 싱글 형식의 링 발진 회로에서는 상승과 하강의 신호 전달 속도가 다르기 때문에, 발진 출력의 듀티에 어긋남이 발생하기 쉽다. 그 결과, 역위상으로 데이타를 리타이밍하는 경우에 엇갈림이 발생한다. 그래서 본 실시 형태의 차동 링 발진 회로(305B)는 도 17b에 도시된 바와 같이, 차동형의 링 발진 회로를 이용하는 것으로, 정확한 듀티 제어를 가능하게 하고 있다.
구체적인 차동 링 발진 회로(305B)는 도 17b에 도시된 바와 같이, 차동 입력 단자 IN,/IN으로부터 발진 출력이 입력되는 차동 증폭 회로와 이 차동 증폭 회로의 에미터측에 접속된 정전류 회로와 이 차동 증폭 회로의 차동 출력을 또 증폭하기 위한 출력 회로로 구성된다. 차동 증폭 회로는 트랜지스터 Q40, Q41, 트랜지스터 Q40, Q41의 각각의 콜렉터에 접속된 저항 R20, R21로 구성된다. 트랜지스터 Q40, Q41과의 에미터에 접속된 정전류원인 정전류 회로는 트랜지스터 Q44와 저항 R22로 구성된다. 트랜지스터 Q40의 출력을 받아 이것을 증폭하여 차동 출력 단자 OUT으로부터 출력하기 위한 출력 회로는 트랜지스터 Q42, 이것에 직렬로 접속된 트랜지스터 Q43 및 트랜지스터 Q46의 에미터에 접속된 저항 R24로 구성된다. 트랜지스터 Q41의 출력을 받아 이것을 증폭하여 차동 출력 단자/OUT로부터 출력하기 위한 출력 회로는 트랜지스터 Q42, 이것에 직렬로 접속된 트랜지스터 Q45 및 트랜지스터 Q45의 에미터에 접속된 저항 R23으로 구성된다.
이러한 차동형의 차동 링 발진 회로(305B)를 이용한 발진기(203)를 설치함으로써, 정확한 듀티 제어가 가능해지고, 정확히 입력 데이타의 중심에 발진 출력을 맞추는 것이 가능해진다. 즉, 입력 데이타(11)의 데이타 변화를 검출하여 발진 출력 신호(203a)의 상승 엣지 또는 하강 엣지가 검출 펄스(306a)의 펄스 폭의 중간 부근에 안정하게 위치시키는 것이 가능해지고, 또한 입력 데이타(11)의 지연량도 Δt/2로 설정하는 것이 가능해지며, 발진기(203)의 발진 출력 신호(203a)에 있어서 역엣지의 위상으로 리타이밍 동작을 처리하면, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)를 실현할 수 있다.
이상 설명한 바와 같이, 제2 발명의 각 실시 형태에 따르면, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로(30)로 할 수 있다.
청구항 제1항의 발명에 따르면, 체배량이 큰 경우에도 주파수가 안정된 발진 출력 신호를 생성할 수 있는 반도체 집적 회로를 실현할 수 있다.
청구항 제2항 내지 제4항의 발명에 따르면, 단위 회로간의 전자기적인 간섭을 감소할 수 있고, 그 결과 주파수가 안정된 발진 출력 신호를 생성할 수 있는 반도체 집적 회로를 실현할 수 있다.
청구항 제5항의 발명에 따르면, 단위 회로간의 전자기적인 간섭을 감소할 수 있고, 또한 각 단위 회로간의 신호 레벨의 부정합을 막을 수 있으며, 그 결과, 주파수가 안정된 발진 출력 신호(203a)를 생성할 수 있는 반도체 집적 회로를 실현할 수 있다.
청구항 제6항, 제7항 및 제8항의 발명에 따르면, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로를 실현할 수 있다.
청구항 제9항 또는 제10항의 발명에 따르면, 주위 환경 온도, 동작 전원의 변동, 제조 격차 등에 영향을 받지 않고, 오류가 없는 회복 데이타를 생성할 수 있는 반도체 집적 회로를 실현할 수 있다.

Claims (13)

  1. 입력 신호에 기초하여 안정된 발진 신호를 발생하는 반도체 집적 회로에 있어서,
    적어도 발진기, 분주기, 위상비교기 및 루프 필터를 포함하며 적어도 위상 동기 루프(PLL)의 일부분을 형성하는 복수의 단위 회로들을 구비하고,
    상기 복수의 단위 회로들은 직렬로 연결되어 있으며,
    상기 단위 회로들 중 후단 단위 회로의 발진기로부터 나오는 발진 출력 신호의 주파수는 상기 단위 회로들 중 전단 단위 회로의 발진기로부터 나오는 발진 출력 신호의 주파수보다 높고,
    상기 단위 회로들 중 후단 단위 회로에 제공되는 루프 필터는 상기 단위 회로들 중 전단 단위 회로에 제공되는 루프 필터로부터 생성되는 것보다 더 큰 제어량을 갖는 발진 주파수 제어 신호를 생성하고,
    상기 단위 회로들 중 후단 단위 회로에 제공되는 발진기의 이득은 상기 단위 회로들 중 전단 단위 회로에 제공되는 상기 발진기의 이득보다 더 크고,
    상기 단위 회로들 중 후단 단위 회로의 발진 출력 신호는 안정된 발진 출력 신호인 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 반도체 집적 회로는 상기 각 단위 회로를 전기적으로 각각 분리하는 분리 수단을 포함하는 것인 반도체 집적 회로.
  3. 제1항에 있어서, 상기 단위 회로마다 별개로 독립한 전원을 설치한 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 각 단위 회로는,
    상기 발진기의 출력에 접속되고, 상기 발진 출력 신호를 차동 신호로 변환하여 차동 발진 출력 신호를 생성함과 동시에, 상기 차동 발진 출력 신호를 상기 발진 출력 신호를 대신하여 후단 단위 회로로 출력하는 차동 출력부 회로와,
    위상 비교기의 입력에 접속되고, 상기 전단 단위 회로에 설치된 상기 차동 출력부 회로로부터 상기 차동 발진 출력 신호를 받아 입력 데이타를 변환함과 동시에, 상기 변환된 입력 데이타를 상기 위상 비교기로 출력하는 차동 수신부 회로
    를 포함하는 것인 반도체 집적 회로.
  5. 제1항, 제2항, 제3항 또는 제4항에 있어서, 각 단위 회로에 설치되어 상기 발진 출력 신호를 분주하여 입력 신호와 위상 비교될 신호를 생성하는 분주기의 분주비는, 상기 입력 데이타의 주파수가 상기 발진 출력 신호의 주파수를 상기 분주비로 나눈 값보다 작아지도록 설정되는 것을 특징으로 하는 반도체 집적 회로.
  6. 루프형으로 접속된 발진기 및 위상 비교기를 포함하는 단위 회로와, 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적 회로에 있어서,
    상기 발진기는 복수의 전류 스위치와, 상기 각 전류 스위치에 접속되어 상기 각 전류 스위치의 온 또는 오프에 따라 상기 발진 출력 신호의 주파수를 제어하는 멀티바이브레이터를 구비하며,
    상기 입력 데이타를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n배한 출력 주파수 M/n[Hz]로 발진하며,
    상기 각 전류 스위치는 온 또는 오프를 제어함으로써 상기 주파수 M/n[Hz]을 얻는 것을 특징으로 하는 반도체 집적 회로.
  7. 루프형으로 접속된 발진기 및 위상 비교기를 포함하는 단위 회로와, 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적 회로에 있어서,
    상기 입력 데이타를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n배한 출력 주파수 M/n[Hz]로 발진하며,
    상기 발진기는 복수의 게이트 단수 전환 스위치가 설치된 링 발진 회로로서, 상기 각 게이트 단수 전환 스위치는 온 또는 오프를 제어함으로써 상기 주파수 M/n[Hz]을 상기 링 발진 회로를 이용하여 얻는 것을 특징으로 하는 반도체 집적 회로.
  8. 루프형으로 접속된 발진기 및 위상 비교기를 포함하는 단위 회로와, 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적 회로에 있어서,
    상기 입력 데이타를 수신하는 데이타 수신 비율 M[bps]이 M/n(n=1, 2, 3, …)으로 변화하는 경우에, 상기 발진기는 변화 후의 데이타 수신 비율 M/n[bps]에 기초하여 생성된 분주비 n에 따라 1/n배한 출력 주파수 M/n[Hz]로 발진하며,
    상기 입력 데이타의 데이타 변화를 검출하여 검출 펄스를 생성하는 펄스 생성 수단과,
    상기 입력 데이타의 데이타 변화를 검출하고, 상기 발진 출력 신호의 상승 엣지 또는 하강 엣지가 상기 검출 펄스의 펄스 폭의 중간 부근에 안정하게 위치시킬 때에, 상기 검출 펄스의 펄스 폭의 1/2의 시간 폭만큼 상기 입력 데이타를 지연시킨 지연 데이타를 생성하는 지연 수단과,
    상기 발진 출력 신호의 역위상의 상승 엣지 또는 하강 엣지에서 상기 지연 데이타에 대하여 리타이밍 동작을 실행하여 리타이밍 데이타를 생성하는 리타이밍 수단
    을 구비하는 클럭 회복 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 검출 펄스의 시간 폭의 1/2의 시간 폭을 갖는 지연 시간은, 상기 입력 데이타를 상기 검출 펄스의 시간 폭만큼 지연시킨 데이타 및 상기 입력 데이타를 논리 합성하여 상기 검출 펄스를 생성함과 동시에, 상기 리타이밍 데이타의 지연 시간을 상기 검출 펄스의 시간 폭의 1/2의 시간 폭으로 설정함으로써 생성되는 것을 특징으로 하는 반도체 집적 회로.
  10. 제8항 또는 제9항에 있어서, 상기 발진기는 차동 링 발진 회로를 이용하여 구성되는 것을 특징으로 하는 반도체 집적 회로.
  11. 적어도 발진기 및 위상 비교기가 루프형으로 접속된 단위 회로와, 상기 발진기의 출력 신호에 기초하여 입력 데이타 신호를 리타이밍하는 회로를 포함하는 반도체 집적회로에 있어서,
    상기 입력 데이타의 데이타 수신 비율에 상관없이, 수신 가능한 최고의 데이타 수신 비율 M[bps]에 따라 주파수 M[Hz]으로 고정되어 발진하는 발진기, 및
    상기 입력 데이타의 데이타 변화를 검출하여 검출 펄스를 생성하는 펄스 생성 수단과, 상기 입력 데이타의 데이타 변화를 검출하고, 상기 발진 출력 신호의 상승 엣지 또는 하강 엣지가 상기 검출 펄스의 펄스 폭의 중간 부근에 안정하게 위치시킬 때에, 해당 검출 펄스의 펄스 폭의 1/2의 시간 폭만큼 해당 입력 데이타를 지연시킨 지연 데이타를 생성하는 지연 수단과, 상기 발진 출력 신호의 역위상의 상승 엣지 또는 하강 엣지에서 상기 지연 데이타에 대하여 리타이밍 동작을 실행하여 리타이밍 데이타를 생성하는 리타이밍 수단으로 이루어지는 클럭 회복 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제11항에 있어서, 상기 검출 펄스의 시간 폭의 1/2의 시간 폭을 갖는 지연 시간은 상기 입력 데이타를 상기 검출 펄스의 시간 폭만큼 지연시킨 데이타 및 해당 입력 데이타를 논리 합성하여 상기 검출 펄스를 생성함과 동시에, 상기 리타이밍 데이타의 지연 시간을 상기 검출 펄스의 시간 폭의 1/2의 시간 폭으로 설정함으로써 생성되는 것을 특징으로 하는 반도체 집적 회로.
  13. 제11항 또는 제12항에 있어서, 상기 발진기는 차동 링 발진 회로를 이용하여 구성되는 것을 특징으로 하는 반도체 집적 회로.
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