JPH0536297A - 冗長用メモリセルを有する半導体装置 - Google Patents
冗長用メモリセルを有する半導体装置Info
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- JPH0536297A JPH0536297A JP3215877A JP21587791A JPH0536297A JP H0536297 A JPH0536297 A JP H0536297A JP 3215877 A JP3215877 A JP 3215877A JP 21587791 A JP21587791 A JP 21587791A JP H0536297 A JPH0536297 A JP H0536297A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
先のリダンダンシセルをテストすることができ、このテ
スト結果が良い場合に置換できるようにして、置き換え
による歩留まり低下及び特性の悪化を防止できる半導体
装置を提供する。 【構成】 X4品にてテストする際に不必要となる最上
位アドレス(X10T)をリダンダンシワードの選択信
号に用いる。つまり、X10Tが1ならばリダンダンシ
ワードが上がりテストされる。X7によりどちらかのリ
ダンダンシワードをテストするか切り換える。また、ト
リミング時にヒューズF15,F16,F25,F26
を切ってしまえば、本テスト回路は切り離され、製品使
用時に悪影響はない。
Description
下、リダンダンシセルという)を有する半導体装置に関
し、特にDRAMのリダンダンシセルテスト回路の改善
に関する。
路を示す。入力X1Tは、A1ピンに入力されたXアド
レスが1であったときに1となり、Xアドレスが0であ
ったときに0となる信号で、入力X1NはA1ピンに入
力されたXアドレスが0であったときに1となり、Xア
ドレスが1であったときに0となる信号である。入力X
2T,X2N,X3T,X3N,…,X7T,X7Nも
同様にA2ピン乃至A7ピンに入力されたXアドレスに
対応して0又は1となる信号である。また、入力X8
T,X9Tは、A8及びA9ピンに入力されたXアドレ
スがいずれも1であったときに1となり、それ以外のと
きは0となる信号である。入力Eはアドレスが決定され
る前は0であり、アドレス決定の前後に1となる信号で
ある。
スのうち、2アドレスが、別々に置き換え可能となる。
また、メモリセルの構成上XOで選択する隣接WORD
線は2本単位でリダンダンシワード線に置き換えられる
ものである。従って、X8及びX9アドレスによって選
択された1プレート上で4本(2組)のリダンダンシワ
ード線が存在する。
用のヒューズ群1,2であり、F1〜F14,F21〜
F34で示されている14個のヒューズが夫々存在す
る。今、テストの結果、あるヒューズプログラミングが
されると、14個のヒューズのうち7個がカットされ、
非導通状態となる。
ヒューズプログラミングされたリダンダンシアドレスと
異なるアドレスが入力されたときは、A点はロー状態と
なる。逆に、プログラミングれたアドレスと同一のアド
レスが入力されたときは、A点はハイのままとなり、出
力XRDSOが1、XREDが1となり、リダンダンシ
ワード線が選択される。
ワード線の選択方法であるが、Xアドレスに関するリダ
ンダンシディジット線の選択方法についても同様であ
る。
来のリダンダンシアドレス選択回路では、レーザトリミ
ングによりヒューズがカットされて初めて、リダンダン
シセルが選択されるため、置き換えられるリダンダンシ
セルの良、不良のテストを前もって行うことが不可能で
ある。このため、置き換えた先での不良による歩留り低
下、又は置き換えた先での特性悪化などが発生しうると
いう問題点があった。
のであって、通常セルをリダンダンシセルに置き換える
前に、リダンダンシセルの良及び不良並びに特性を知る
ことができ、置き換えによる歩留まり低下及び特性の悪
化を防止できる冗長メモリセルを有する半導体装置を提
供することを目的とする。
リセルを有する半導体装置は、冗長用メモリセル選択用
のヒューズ群と、冗長用メモリセルを選択する選択手段
とを有し、前記ヒューズ群のヒューズを切断することな
く前記選択手段により冗長セルを選択してそのテストを
行うようにしたことを特徴とする。
ューズの切断の前に、選択手段により冗長用メモリセル
を選択することができ、置き換えんとする冗長用メモリ
せるの良及び不良並びにその特性をテストすることがで
きる。このため、このテストの結果、良と判定された場
合にのみ、その冗長用メモリセルを置き換えに使用する
ことができる。従って、置き換えによる歩留まりの低下
及び特性の悪化を防止することができる。
を参照して説明する。
の例は、4Mビット×1構成と、1Mビット×4構成と
をボンディグオプションによって切り換える機能を有す
るDRAMの場合である。通常、DRAMはウェハ状態
で、まず選別テストを行い、良品と不良品を分けるが、
ボンディングオプションにより4Mビット×1構成品と
なるチップも、1Mビット×4構成品としてテストを行
うことができる。
Xアドレスが1のとき0となり、Xアドレスが0のとき
1となる信号である。また、ヒューズF15,F16,
F35,F36は本テスト回路を非活性にするために設
けられたものであり、更に、トランジスタ3とトランジ
スタ4は能力が十分に小さいNチャネル型トランジスタ
である。
上述したように、4Mビット×1構成品も1Mビット×
4構成品としてテストできる。今、全てのチップを1M
ビット×4構成品としてテストすると、A10ピンが不
必要となる。つまり、A10ピンはアドレスの選択に関
係がなくなるわけである。そこで、このA10ピンをリ
ダンダンシセルの選択に利用する。ヒューズカット前は
B,D点は必ずローであるので、XRDSO,XRDS
1,XREDはX7T,X7N,X10Tの入力値によ
って決まる。入力X7N,X10Tがいずれも1のとき
は、C点は1となる。ここで、トランジスタ3の能力は
十分に小さいため、C点の電位は簡単に引き抜かれな
い。C点が1となったことにより、XRDS0,XRE
Dはいずれも1となり、リダンダンシワード線が選択さ
れる。同様に、X7T,X10Tがいずれも1のときに
は、XRDS1,XREDが共に1となり、もう一組の
リダンダンシワード線が選択される。
21〜F34をカットする工程において、同時にヒュー
ズF15,F16,F35,F36をカットする。これ
により、本テスト回路は非活性となり、A10ピンも従
来と同様に使用できる。なお、トランジスタ3とトラン
ジスタ4はこのとき、C点及びE点のフローティングを
防止するために設けたものである。また、電流削減の対
策としては、ヒューズカットにより切り離されたNAN
Dインバータ内の電源を同じくヒューズカットにより切
りはなすと良い。
するXアドレスに関するものであるが、Yアドレスにつ
いても同様に実施すれば、リダンダンシディジット線の
選択を行えることはいうまでもない。
な空いているアドレスピンが存在しない場合は、ウェハ
でのテスト専用の針立てパッドを新たに設け、その電圧
印加をハイとすることにより、同様の手段でリダンダン
シセルのテストを行うことも可能である。
である。入力MORは図3に示すタイミングにより1と
なるテストモード活性化信号である。つまり、特定のア
ドレスピンに一定電圧以上の高電圧をかけ、同時にWC
BRといわれる図3のタイミングにより、リダンダンシ
セルのテストモードとなる。
明する。テストモード時は入力MORが1であるので、
図中の2つのトランスファゲート5,6はオフする。従
って、出力XRDSOは入力X7Nによって決まる。X
7Nが0ならばXRDS0及びXREDはいずれも1と
なり、リダンダンシワード線が選択される。
るときは、XRDS1及びXREDが1となる。
来と同様の方法で使用できる。
で切り離さなくても非活性にでき、後工程でもテストで
きるという効果がある。
シセル選択用のヒューズをカットすることなくリダンダ
ンシセルを選択することを可能としたので、通常セルを
リダンダンシセルに置き換える前に、予めリダンダンシ
セルの良及び不良並びに特性を知ることが可能で、置き
換えによる歩留り低下及び特性の悪化を防止できるとい
う効果を奏する。
セルを示す回路図である。
セルを示す回路図である。
入るタイミングを示す図である。
る。
ヒューズ
Claims (5)
- 【請求項1】 冗長用メモリセル選択用のヒューズ群
と、冗長用メモリセルを選択する選択手段とを有し、前
記ヒューズ群のヒューズを切断することなく前記選択手
段により冗長セルを選択してそのテストを行うようにし
たことを特徴とする冗長用メモリセルを有する半導体装
置。 - 【請求項2】 テストの際に、前記選択手段は特定の入
力ピンを冗長用メモリセルの選択信号に使用することを
特徴とする請求項1に記載の冗長用メモリセルを有する
半導体装置。 - 【請求項3】 前記選択手段は、冗長用メモリセルを選
択するための選択信号印加用ボンディングパッドを備え
たことを特徴とする請求項1に記載の冗長用メモリセル
を有する半導体装置。 - 【請求項4】 前記選択手段は、複数の入力ピンのデー
タの組み合わせにより、冗長用メモリセルを選択するた
めの選択信号を発生することを特徴とする請求項1に記
載の冗長用メモリセルを有する半導体装置。 - 【請求項5】 前記選択手段は、レーザートリミングに
より冗長セルから切り離されることを特徴とする請求項
1に記載の冗長用メモリセルを有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21587791A JP3198546B2 (ja) | 1991-07-31 | 1991-07-31 | 冗長用メモリセルを有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21587791A JP3198546B2 (ja) | 1991-07-31 | 1991-07-31 | 冗長用メモリセルを有する半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0536297A true JPH0536297A (ja) | 1993-02-12 |
JP3198546B2 JP3198546B2 (ja) | 2001-08-13 |
Family
ID=16679740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21587791A Expired - Lifetime JP3198546B2 (ja) | 1991-07-31 | 1991-07-31 | 冗長用メモリセルを有する半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3198546B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226100A (ja) * | 1994-02-15 | 1995-08-22 | Nec Corp | 半導体メモリ装置 |
US7590015B2 (en) | 2006-08-30 | 2009-09-15 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11657888B1 (en) * | 2022-03-01 | 2023-05-23 | Nanya Technology Corporation | Test platform and redundancy fuse latch analysis method thereof |
-
1991
- 1991-07-31 JP JP21587791A patent/JP3198546B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226100A (ja) * | 1994-02-15 | 1995-08-22 | Nec Corp | 半導体メモリ装置 |
US7590015B2 (en) | 2006-08-30 | 2009-09-15 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
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Publication number | Publication date |
---|---|
JP3198546B2 (ja) | 2001-08-13 |
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