JPS6245182A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6245182A JPS6245182A JP60184230A JP18423085A JPS6245182A JP S6245182 A JPS6245182 A JP S6245182A JP 60184230 A JP60184230 A JP 60184230A JP 18423085 A JP18423085 A JP 18423085A JP S6245182 A JPS6245182 A JP S6245182A
- Authority
- JP
- Japan
- Prior art keywords
- information
- memory device
- transistor
- semiconductor memory
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 85
- 239000000758 substrate Substances 0.000 claims description 41
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101150095628 MDL2 gene Proteins 0.000 description 1
- 101100062770 Magnaporthe oryzae (strain 70-15 / ATCC MYA-4617 / FGSC 8958) DCL2 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術骨¥F]
本発明は、半導体記憶装置に関するものであり。
特に、MISFETのゲート絶縁膜に情報を記憶する半
導体記憶装置に適用して有効な技術に関するものである
。
導体記憶装置に適用して有効な技術に関するものである
。
[背景技術]
電気的に情報の書込みと消去を行うことができるEEP
ROM (旦1ectrically 旦rasab
le and Programmable 尺e
a d On l y M e m o r y
) l;!、例えば、サイエンスフォーラム社発行、超
LSIデバイスハンドブック、昭和58年11月28日
発行、56ページ乃至59ページに記載されて警するよ
うに、nチャネル型スイッチ用MO3FETとnチャネ
ル型の情報記憶用MNO5(M e t al N1
tride 0xide Sem1co 、n
ductor)PETとからなるメモリセルをN型半導
体基板内のP型ウェル領域に設けたものである。前記文
献に記載されているEEPROMは、情報記憶用MNO
Sトランジスタのゲート電極に高電位(例えば15 [
V] )及びウェル領域に回路の接地電位(例えばO[
V])を夫々印加することによって情報の書込みを行い
、ウェル領域に高電位及びゲート電極に回路の接地電位
を夫々印加することによって情報の消去を行うものであ
る。
ROM (旦1ectrically 旦rasab
le and Programmable 尺e
a d On l y M e m o r y
) l;!、例えば、サイエンスフォーラム社発行、超
LSIデバイスハンドブック、昭和58年11月28日
発行、56ページ乃至59ページに記載されて警するよ
うに、nチャネル型スイッチ用MO3FETとnチャネ
ル型の情報記憶用MNO5(M e t al N1
tride 0xide Sem1co 、n
ductor)PETとからなるメモリセルをN型半導
体基板内のP型ウェル領域に設けたものである。前記文
献に記載されているEEPROMは、情報記憶用MNO
Sトランジスタのゲート電極に高電位(例えば15 [
V] )及びウェル領域に回路の接地電位(例えばO[
V])を夫々印加することによって情報の書込みを行い
、ウェル領域に高電位及びゲート電極に回路の接地電位
を夫々印加することによって情報の消去を行うものであ
る。
本発明者は、前記EEPROMを低消費電力化するため
に、メモリセル以外の回路(周辺回路)を相補型M I
S FET回路(Nチャネル及びPチャネルMISF
ETからなる回路)によって構成することを検討した。
に、メモリセル以外の回路(周辺回路)を相補型M I
S FET回路(Nチャネル及びPチャネルMISF
ETからなる回路)によって構成することを検討した。
この場合、PチャネルMESFETI−j:N型半導体
基板内に形成される。このようなEEPROMでは、情
報の消去時にウェル領域と半導体基板との間の逆バイア
ス条件を守るため、基板の電位が高電位とされる。この
ため、周辺回路を構成するPチャネルM I S FE
Tのしきい値電圧が変動し、この結果、電気的動作が不
安定となる。
基板内に形成される。このようなEEPROMでは、情
報の消去時にウェル領域と半導体基板との間の逆バイア
ス条件を守るため、基板の電位が高電位とされる。この
ため、周辺回路を構成するPチャネルM I S FE
Tのしきい値電圧が変動し、この結果、電気的動作が不
安定となる。
そこで1本発明者は、さらに、半導体基板の電位が書込
み時と消去時に変動しない書込み及び消去方法を考案し
た。すなわち、情報の書込み時にはMNOSトランジス
タのゲート電極にV c c 111位(例えば5 [
V] )及びウェル領域に約−10[V]を印加し、情
報の消去時にはMNOSトランジスタのゲート電極に約
−10[V]及びウェル領域にvc c 電位を印加す
る方法である。これによれば、基板の電位をVc cm
位に固定しても。
み時と消去時に変動しない書込み及び消去方法を考案し
た。すなわち、情報の書込み時にはMNOSトランジス
タのゲート電極にV c c 111位(例えば5 [
V] )及びウェル領域に約−10[V]を印加し、情
報の消去時にはMNOSトランジスタのゲート電極に約
−10[V]及びウェル領域にvc c 電位を印加す
る方法である。これによれば、基板の電位をVc cm
位に固定しても。
ウェル領域と基板とが順バイアスされることは避けられ
る。
る。
しかし、本発明者は、前記のような情報の書込み消去方
法にも、ウェル領域と半導体基板の間に大きな寄生容量
があるので、情報の書込みに長時間を要するという問題
点があることを見出した。
法にも、ウェル領域と半導体基板の間に大きな寄生容量
があるので、情報の書込みに長時間を要するという問題
点があることを見出した。
また、本発明者は、前記ウェル領域と半導体基板との間
の寄生容量を充電するためには昇圧回路を大きくしなけ
ればならないので、半導体記憶装置の集積度が低下する
という問題点も見出した。
の寄生容量を充電するためには昇圧回路を大きくしなけ
ればならないので、半導体記憶装置の集積度が低下する
という問題点も見出した。
[発明の目的]
本発明の目的は、半導体記憶装置の情報の書込み速度、
または消去速度の高速化を図ることが可能な技術を提供
することにある。
または消去速度の高速化を図ることが可能な技術を提供
することにある。
本発明の他の目的は、半導体記憶装置の集積度を向上す
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要]
本願において開示される発明のうち、代表的なものの概
要を浦単に説明すれば、下記のとおりである。
要を浦単に説明すれば、下記のとおりである。
すなわち、メモリセルのゲートff1tIに正の高電位
及び負の高電位を印加することにより、情報の書込み及
び消去を行うものである。このようにすることにより、
情報の書込み速度の高速化を図ることができる。
及び負の高電位を印加することにより、情報の書込み及
び消去を行うものである。このようにすることにより、
情報の書込み速度の高速化を図ることができる。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰返しの説明は省
略する。
を有するものは同一符号を付け、その繰返しの説明は省
略する。
[実施例コ
第1図は、本発明の一実施例のEEPROMを構成した
チップの要部の平面図であり、第1図の領域AはEEP
ROMのメモリセルの平面図、第1図の領域BはEEP
ROMの周辺回路を構成するM I S FETの平面
図である。第2図は、第1図の領域AのTI−U切断線
における断面図、第3図は、第1図の領域Bの■−■切
断線における断面図である。第4図は、第1図に示した
EEPROMの等価回路図、第5図は、情報の書込みお
よび消去におけるメモリセルの電気的動作を説明するた
めのグラフである。
チップの要部の平面図であり、第1図の領域AはEEP
ROMのメモリセルの平面図、第1図の領域BはEEP
ROMの周辺回路を構成するM I S FETの平面
図である。第2図は、第1図の領域AのTI−U切断線
における断面図、第3図は、第1図の領域Bの■−■切
断線における断面図である。第4図は、第1図に示した
EEPROMの等価回路図、第5図は、情報の書込みお
よび消去におけるメモリセルの電気的動作を説明するた
めのグラフである。
第1図乃至第3図において、1はP−型単結晶シリコン
からなる半導体基板である。NチャネルMISFETと
ともにデコーダ、センスアンプ等の周辺回路を構成する
I〕チャネルMISFETが設けられる領域には、n−
型のウェル領域2を設けている。PチャネルMISFE
TQpは、ゲーI−電極3、ゲート絶縁膜4.及びソー
ス、ドレイン領域である一対のP+型半導体領域5とで
構成している。また、NチャネルMISFETQNは。
からなる半導体基板である。NチャネルMISFETと
ともにデコーダ、センスアンプ等の周辺回路を構成する
I〕チャネルMISFETが設けられる領域には、n−
型のウェル領域2を設けている。PチャネルMISFE
TQpは、ゲーI−電極3、ゲート絶縁膜4.及びソー
ス、ドレイン領域である一対のP+型半導体領域5とで
構成している。また、NチャネルMISFETQNは。
ゲート電極3.グー1〜絶縁膜4、及びソース、トレイ
ン領域である一対のn+型半導体領域6とで構成してい
る。7はフィールド絶縁膜(SiO2膜)であり、下部
にP+型チャネルストッパ領域8を設けている。ゲート
絶縁膜4は例えばSiO2膜からなる。ゲート電極3は
、多結晶シリコン膜、高融点金属(Mo、W、T i、
Ta)膜、高融点金属のシリサイド膜又は多結晶シリコ
ンと高融点金属又はそのシリサイドとの積層膜からなる
。
ン領域である一対のn+型半導体領域6とで構成してい
る。7はフィールド絶縁膜(SiO2膜)であり、下部
にP+型チャネルストッパ領域8を設けている。ゲート
絶縁膜4は例えばSiO2膜からなる。ゲート電極3は
、多結晶シリコン膜、高融点金属(Mo、W、T i、
Ta)膜、高融点金属のシリサイド膜又は多結晶シリコ
ンと高融点金属又はそのシリサイドとの積層膜からなる
。
本実施例のE E P ROMのメモリセルMは、スイ
ッチ用(アドレス選択用) M I S F E T
Q sと情報記憶用MNO3l、電荷をトランジスタQ
mの直列回路からなる。メモリセルMは、本発明によれ
ば固定電位が印加される領域、すなわち本実施例では回
路の接地電位Vs s (=O[V] )の印加された
P型頭域(半導体基板)に形成される。
ッチ用(アドレス選択用) M I S F E T
Q sと情報記憶用MNO3l、電荷をトランジスタQ
mの直列回路からなる。メモリセルMは、本発明によれ
ば固定電位が印加される領域、すなわち本実施例では回
路の接地電位Vs s (=O[V] )の印加された
P型頭域(半導体基板)に形成される。
スイッチ用M I S F E T Q sは、第1図
及び第2図に示すように、ゲート電極9、ゲート絶縁膜
10、ソース領域となるn+型半導体領域11とで構成
しである。ゲート電極9及びゲート絶縁膜lOは、夫々
、ゲート電極3及びゲート絶縁膜4と同一工程で形成さ
れる。半導体領域11は、メモリセルMに回路の接地電
位(O[V] )を供給するための配線Gと一体に形成
される。すなわち、配線Gはn+型半導体領域11から
なる。配線Gは接地線またはソース線であり、固定電位
つまり接地電位が印加される。情報記憶用MNO5)、
電荷をトランジスタQmは、ゲート電極12、ゲート絶
縁膜13、トレイン領域となるn+型半導体領域11と
で構成している。ゲートな極12は、前記ゲート電極3
と同様に、多結晶シリコンや高融点金属から構成される
種々の膜から選択して形成される。ゲート絶縁膜13は
、極めて薄い(2nm)酸化シリコン膜13Aとこの上
の30〜50nmのシリコンナイトライド膜13Bとで
構成している。情報となる電荷は、主にシリコンナイト
ライド膜13Bと酸化シリコン膜13Aの界面に保持さ
れる。MNOSトランジスタ0mは情報の消去後(情報
゛1″)はディプIノッション型となり、書込み後(情
報″0″′)にエンハンスメント型となるようにされる
。情報の書込み時は、ゲート電極12に正の高電圧+V
PPを印加し、チャネル領域を回路の接地電位とする。
及び第2図に示すように、ゲート電極9、ゲート絶縁膜
10、ソース領域となるn+型半導体領域11とで構成
しである。ゲート電極9及びゲート絶縁膜lOは、夫々
、ゲート電極3及びゲート絶縁膜4と同一工程で形成さ
れる。半導体領域11は、メモリセルMに回路の接地電
位(O[V] )を供給するための配線Gと一体に形成
される。すなわち、配線Gはn+型半導体領域11から
なる。配線Gは接地線またはソース線であり、固定電位
つまり接地電位が印加される。情報記憶用MNO5)、
電荷をトランジスタQmは、ゲート電極12、ゲート絶
縁膜13、トレイン領域となるn+型半導体領域11と
で構成している。ゲートな極12は、前記ゲート電極3
と同様に、多結晶シリコンや高融点金属から構成される
種々の膜から選択して形成される。ゲート絶縁膜13は
、極めて薄い(2nm)酸化シリコン膜13Aとこの上
の30〜50nmのシリコンナイトライド膜13Bとで
構成している。情報となる電荷は、主にシリコンナイト
ライド膜13Bと酸化シリコン膜13Aの界面に保持さ
れる。MNOSトランジスタ0mは情報の消去後(情報
゛1″)はディプIノッション型となり、書込み後(情
報″0″′)にエンハンスメント型となるようにされる
。情報の書込み時は、ゲート電極12に正の高電圧+V
PPを印加し、チャネル領域を回路の接地電位とする。
これらの間の電位差によって、基板側から電荷(電子)
が直接トンネル注入され。
が直接トンネル注入され。
ゲート絶縁膜13に捕獲される(蓄積される)。
この結果、情報1101)の状態となる。情報の消去時
は、ゲート電極12に負の高電圧−VPPを印加し、チ
ャネル領域を回路の接地電位とする。これらの間の電位
差によって、ゲート絶縁膜13から基板側へ電子が放出
される。この結果、情報111 I+の状態となる。ト
ランジスタQmは、そのチャネル領域に不純物を導入す
ることによって、初めは。
は、ゲート電極12に負の高電圧−VPPを印加し、チ
ャネル領域を回路の接地電位とする。これらの間の電位
差によって、ゲート絶縁膜13から基板側へ電子が放出
される。この結果、情報111 I+の状態となる。ト
ランジスタQmは、そのチャネル領域に不純物を導入す
ることによって、初めは。
しきい値電圧が負の値(ディプレッジ玉ン型)とされる
。また、本実施例では、メモリセルMが半導体基板lの
表面に占める面積をできるだけ小さくするために、第2
図に示すように、ゲート電極12がゲート電極9に覆い
被さるように設けである。ゲート電極9とゲート電極1
2の間には絶縁膜(SiO2膜)17が設けであるが、
この絶縁膜17はゲート電極9とゲート電極12を絶縁
するとともに、ゲート電極9とゲート電極12の間の寄
生容量を低減して、情報の書込み速度あるいは読み出し
速度の高速化を図るものである。
。また、本実施例では、メモリセルMが半導体基板lの
表面に占める面積をできるだけ小さくするために、第2
図に示すように、ゲート電極12がゲート電極9に覆い
被さるように設けである。ゲート電極9とゲート電極1
2の間には絶縁膜(SiO2膜)17が設けであるが、
この絶縁膜17はゲート電極9とゲート電極12を絶縁
するとともに、ゲート電極9とゲート電極12の間の寄
生容量を低減して、情報の書込み速度あるいは読み出し
速度の高速化を図るものである。
メモリセルMのドレイン領域として用いられる半導体領
域11には、第2図に示すように、データ線DLとして
用いられる導電層14が絶縁膜(SiO2膜)15を選
択的に除去して形成した接続孔16を通して接続しであ
る。また、第3図に示すように1周辺回路に設けられた
導電層14は、MISFETの間を接続してデコーダ、
センスアンプ等の種々の周辺回路を構成している。
域11には、第2図に示すように、データ線DLとして
用いられる導電層14が絶縁膜(SiO2膜)15を選
択的に除去して形成した接続孔16を通して接続しであ
る。また、第3図に示すように1周辺回路に設けられた
導電層14は、MISFETの間を接続してデコーダ、
センスアンプ等の種々の周辺回路を構成している。
ゲート電極9は、フィールド絶縁膜7上にも延在され、
ワード線WLを構成する。ゲート電極12は、これと同
様に延在され、高圧ワード線■を構成する。ワード線I
は、ワード線WLにその略半分が重なった状態でワード
線WLと同一方向に延在する。一方、前記データ線DL
は、ワード線WL、■と直交する方向に延在する。配線
Gは。
ワード線WLを構成する。ゲート電極12は、これと同
様に延在され、高圧ワード線■を構成する。ワード線I
は、ワード線WLにその略半分が重なった状態でワード
線WLと同一方向に延在する。一方、前記データ線DL
は、ワード線WL、■と直交する方向に延在する。配線
Gは。
ワード線WL、工と平行に延在する。データ線DL方向
において隣接する2つのメモリセルMは、そのドレイン
領域を共有して同一データ線DLに接続されるか、又は
、そのソース領域を共有して同一配線Gに接続される。
において隣接する2つのメモリセルMは、そのドレイン
領域を共有して同一データ線DLに接続されるか、又は
、そのソース領域を共有して同一配線Gに接続される。
第2図に示すように1本実施例のメモリセルMはp−型
ウェル領域内ではなく、n型半導体基板1内に設けであ
る。したがって、メモリセルMを構成したP型ウェル領
域とn型の半導体基板lの間に生じる寄生容量をなくす
ことができる。本発明者の検討によれば、高圧ワード線
I (ゲート電極12)と半導体基板1の間の容量は、
メモリセルMを設けたウェル領域と半導体基板の間の寄
生容量の1/1000程度である。
ウェル領域内ではなく、n型半導体基板1内に設けであ
る。したがって、メモリセルMを構成したP型ウェル領
域とn型の半導体基板lの間に生じる寄生容量をなくす
ことができる。本発明者の検討によれば、高圧ワード線
I (ゲート電極12)と半導体基板1の間の容量は、
メモリセルMを設けたウェル領域と半導体基板の間の寄
生容量の1/1000程度である。
また、前記のように、P型ウェル領域2にメモリセルM
を設けると、メモリセルMのn+型半導体領域11と、
P型ウェル領域2およびn型半導体基板lの間に寄生の
バイポーラトランジスタが構成されるが、本実施例では
、前記寄生バイポーラトランジスタが構成されることは
ない。
を設けると、メモリセルMのn+型半導体領域11と、
P型ウェル領域2およびn型半導体基板lの間に寄生の
バイポーラトランジスタが構成されるが、本実施例では
、前記寄生バイポーラトランジスタが構成されることは
ない。
次に、第4図及び第5図を用いて、本実施例のEEPR
OMの情報の書込み及び消去方法を説明する。
OMの情報の書込み及び消去方法を説明する。
第4図は第1図〜第3図に示したEEPROMの構成の
概略を示す図である。第4図に示すように、ワード線W
LおよびIとデータ線DLの交差部にメモリセルMが設
けである。複数のメモリセルMは行列状に配置されメモ
リセルアレイM−ARYを構成する。メモリセルアレイ
M−ARYは、一点鎖線で囲んで示すように、回路の接
地電位Vssが一定して印加される領域、すなわち、P
型半導体基板1に形成される。
概略を示す図である。第4図に示すように、ワード線W
LおよびIとデータ線DLの交差部にメモリセルMが設
けである。複数のメモリセルMは行列状に配置されメモ
リセルアレイM−ARYを構成する。メモリセルアレイ
M−ARYは、一点鎖線で囲んで示すように、回路の接
地電位Vssが一定して印加される領域、すなわち、P
型半導体基板1に形成される。
書込み電圧+Vpp(例えば+15[vコ)を発生する
ための昇圧回路HVG及び消去電圧−VPP(例えば−
15[V] )を発生するための昇圧回路LVGは、よ
く知られているように、MISFETと容量素子とで構
成したものである。すなわち、例えば、ダイオード形態
に接続したMISFETを複数直列に接続し、これらの
接続点の夫々に容量素子の一端を接続する。そして、容
量素子の他端には、隣接する容量素子の他端に印加され
るクロック信号とは逆相のクロック信号が印加される。
ための昇圧回路HVG及び消去電圧−VPP(例えば−
15[V] )を発生するための昇圧回路LVGは、よ
く知られているように、MISFETと容量素子とで構
成したものである。すなわち、例えば、ダイオード形態
に接続したMISFETを複数直列に接続し、これらの
接続点の夫々に容量素子の一端を接続する。そして、容
量素子の他端には、隣接する容量素子の他端に印加され
るクロック信号とは逆相のクロック信号が印加される。
電圧+VPP及び−VPPは、電源電位V c cから
形成される。電源電位V e cは外部端子から供給さ
れる。
形成される。電源電位V e cは外部端子から供給さ
れる。
昇圧回路HVG及びLVGの出力は、−担、切換回路S
WCに入力された後、書込み/消去回路W/E及び書込
み阻止回路WIに供給される。
WCに入力された後、書込み/消去回路W/E及び書込
み阻止回路WIに供給される。
書込み阻止回路WIはデータ線DLの一端に接続され、
データ線DLの他端にはYデコーダY−DCRが接続さ
れる。
データ線DLの他端にはYデコーダY−DCRが接続さ
れる。
YデコーダY−DCRには、センスアンプ、入力バッフ
ァ及び出カバソファ等を含む入出力回路I10が接続さ
れる。入出力回路■/○は、情報の入出力のための外部
端子りに接続される。
ァ及び出カバソファ等を含む入出力回路I10が接続さ
れる。入出力回路■/○は、情報の入出力のための外部
端子りに接続される。
ワード線WLにはXデコーダX−DCRが接続され、高
圧ワード線Iには書込み/消去回路W/Eが接続される
。書込み/消去回路には、XデコーダX−DCRの出力
が供給される。
圧ワード線Iには書込み/消去回路W/Eが接続される
。書込み/消去回路には、XデコーダX−DCRの出力
が供給される。
上記回路X−DCR,Y−DCRには、外部端子からア
ドレス信号A x 、 A vが入力される。すなわち
、これらの回路はアドレスバッファ及びアドレスラッチ
回路、デコーダ回路を有する。さらに、Y−DCRはカ
ラムスイッチjY−Gating)を含む、また、上記
回路W/E及びWIは、アドレス信号A8、AV、また
は、上記回路X−DCR,Y−DCRのアドレスバッフ
ァからの相補アドレス信号を受ける。
ドレス信号A x 、 A vが入力される。すなわち
、これらの回路はアドレスバッファ及びアドレスラッチ
回路、デコーダ回路を有する。さらに、Y−DCRはカ
ラムスイッチjY−Gating)を含む、また、上記
回路W/E及びWIは、アドレス信号A8、AV、また
は、上記回路X−DCR,Y−DCRのアドレスバッフ
ァからの相補アドレス信号を受ける。
なお、書込み電圧+VPPは、 15 [V] 4:
1IJt定されるものではなく、ゲート絶縁膜13の膜
厚。
1IJt定されるものではなく、ゲート絶縁膜13の膜
厚。
捕獲率等によって決定されるものである。同様に、消去
電圧−VPPも種々の値に設定することができる。
電圧−VPPも種々の値に設定することができる。
(書込み動作)
書込み動作の設定により、昇圧回路HVGが動作を開始
させられ高電圧+VPPを発生する。高電圧+VPPは
、書込み/消去回路W/E及び書込み阻止回路WIに、
切換回路SWCを介して供給される。
させられ高電圧+VPPを発生する。高電圧+VPPは
、書込み/消去回路W/E及び書込み阻止回路WIに、
切換回路SWCを介して供給される。
アドレス信号A x、 A vの取込みにより、一本の
高圧ワード線I+、一本のデータ線DL+が選定される
。すなわち、XデコーダX−DCRによって、全てのワ
ード線WLはO[V](ロウレベル)とされる、すなわ
ち、XデコーダX−DCRは書込み動作が設定されると
全てのワード線WLをロウレベルとする機能を有する。
高圧ワード線I+、一本のデータ線DL+が選定される
。すなわち、XデコーダX−DCRによって、全てのワ
ード線WLはO[V](ロウレベル)とされる、すなわ
ち、XデコーダX−DCRは書込み動作が設定されると
全てのワード線WLをロウレベルとする機能を有する。
書込み消去回路W/Eによって、一本のワード線11の
みに書込み電圧+VPPを印加し、それ以外のワード線
Iは基板と同電位、すなわち、 O[V]にする。
みに書込み電圧+VPPを印加し、それ以外のワード線
Iは基板と同電位、すなわち、 O[V]にする。
一方、YデコーダY−DCRによって、一本のデータ#
!D L LがOCVコ (ロウレベル)とされる。
!D L LがOCVコ (ロウレベル)とされる。
また、書込み阻止回路WIによって、他のデータ線D
Lには高電圧+VPPが印加される。
Lには高電圧+VPPが印加される。
以上によって、メモリセルMIに情報が書込まれる。す
なわち、ゲート電極12(高圧ワード線I+)(7)高
電位十Vpp、!:、MNOSトランジス50mのチャ
ネルの電位0 [V]との間に、充分な電圧差があるの
で、電子がゲート絶縁膜中に注入されトラップされる。
なわち、ゲート電極12(高圧ワード線I+)(7)高
電位十Vpp、!:、MNOSトランジス50mのチャ
ネルの電位0 [V]との間に、充分な電圧差があるの
で、電子がゲート絶縁膜中に注入されトラップされる。
このとき、高電位にされたワード線Iに接続され、かつ
情報が書込まれるべきでないメモリセルM2は、書込み
阻止状態とされる。このために、メモリセルM2等のM
NOSトランジス50mのチャネル領域はゲート電極1
2と同電位とされる。高圧ワードm11の高電位によっ
て2前記チヤネル領域には、MISFET Q sが非
導通であるにも係らず、データ線DLの高電圧+VPP
が表われる。したがって、ゲート電極とチャネル領域ど
の間にトンネル注入を起すだけの電位差が生じない。な
お、データMDL2・・・に高電位十VPPを印加して
も、全てのワードIIWLをロウレベルにして、スイッ
チ用MISF E T Q sを非導通状態にしている
ので、メモリセル間1以外では電流は流れない。
情報が書込まれるべきでないメモリセルM2は、書込み
阻止状態とされる。このために、メモリセルM2等のM
NOSトランジス50mのチャネル領域はゲート電極1
2と同電位とされる。高圧ワードm11の高電位によっ
て2前記チヤネル領域には、MISFET Q sが非
導通であるにも係らず、データ線DLの高電圧+VPP
が表われる。したがって、ゲート電極とチャネル領域ど
の間にトンネル注入を起すだけの電位差が生じない。な
お、データMDL2・・・に高電位十VPPを印加して
も、全てのワードIIWLをロウレベルにして、スイッ
チ用MISF E T Q sを非導通状態にしている
ので、メモリセル間1以外では電流は流れない。
(消去動作)
消去動作の設定により、昇圧回路LVGが動作を開始さ
せられ負の高電圧−VPPを発生する。
せられ負の高電圧−VPPを発生する。
負の高電圧−VPPは、書込み/消去回路W/Eに、切
換回路を介して供給される。
換回路を介して供給される。
情報の消去動作は、全ての高圧ワード線工に負の高電圧
−VPPを印加することによって、全てのメモリセルM
の情報を一度に消去できる。このとき、全てのワード線
WL及び全てのデータ線DLの電位は、電源電位Vcc
、回路の接地電位Vssまたはフローティング状態とさ
れる。
−VPPを印加することによって、全てのメモリセルM
の情報を一度に消去できる。このとき、全てのワード線
WL及び全てのデータ線DLの電位は、電源電位Vcc
、回路の接地電位Vssまたはフローティング状態とさ
れる。
以上の情報の書込みおよび消去動作の説明かられかるよ
うに、情報の書込みおよび消去のいずれにおいても、半
導体基板1には固定電位、例えば0[v]を印加してお
けばよい。
うに、情報の書込みおよび消去のいずれにおいても、半
導体基板1には固定電位、例えば0[v]を印加してお
けばよい。
本実施例では、メモリセルMをp型ウェル領域でなく、
P型半導体基板lに設けであるが、これはゲート電極1
2に書込み電圧+Vpp及び消去電圧−VPPを印加し
て情報の書込み及び情報の消去を行うことによって可能
となったものである。
P型半導体基板lに設けであるが、これはゲート電極1
2に書込み電圧+Vpp及び消去電圧−VPPを印加し
て情報の書込み及び情報の消去を行うことによって可能
となったものである。
このことから、情報の書込み及び消去時に昇圧回路HV
G及びLVGの負荷となる容量がゲート電極12と基板
1との間のみの容量であり、極めて小さくなる。したが
って、昇圧回路HVG、LVGは電流供給能力の小さな
もので済み、昇圧回路HVG、LVGが半導体基板lに
占める面積を縮小することができる。また、書込み及び
消去時の速度を高速にすることができる。
G及びLVGの負荷となる容量がゲート電極12と基板
1との間のみの容量であり、極めて小さくなる。したが
って、昇圧回路HVG、LVGは電流供給能力の小さな
もので済み、昇圧回路HVG、LVGが半導体基板lに
占める面積を縮小することができる。また、書込み及び
消去時の速度を高速にすることができる。
本実施例では、MNOSトランジスタQmをデータ線D
L側に設け、スイッチ用MISFETQSを接地電位を
供給するための配線G側に設けたので、2つのM I
S FETのみでメモリセルMを構成することができる
。スイッチ用M I S FETQsをデータ線DL側
に設け、MNOSトランジスタQmをグランド領域G側
に設けてメモリセルMを構成した場合は、トランジスタ
Qmとグランド領域Gの間に、新にM I S FET
を増設しなければならない、書込み阻止状態にあるトラ
ンジスタQmのチャネル領域は、そのゲート電極12と
同電位としなければならないが、このためにはスイッチ
用M I S F E T Q sを導通状態にする必
要がある。ところが、スイッチ用M I S F E
T Q sを導通状態にすると、データ線DLからグラ
ンド領域Gへ電流が流出してしまう。この電流の流出を
阻止するために、トランジスタQmとグランド領域Gの
間にMISFETを必要とするからである。しかし1本
実施例では、前記tlt流の流出をスイッチ用M I
S F E T Q sによって行うことができるので
、電流流出阻止用のMISFETが不要となり、メモリ
セルMの専有面積を縮小することができる。
L側に設け、スイッチ用MISFETQSを接地電位を
供給するための配線G側に設けたので、2つのM I
S FETのみでメモリセルMを構成することができる
。スイッチ用M I S FETQsをデータ線DL側
に設け、MNOSトランジスタQmをグランド領域G側
に設けてメモリセルMを構成した場合は、トランジスタ
Qmとグランド領域Gの間に、新にM I S FET
を増設しなければならない、書込み阻止状態にあるトラ
ンジスタQmのチャネル領域は、そのゲート電極12と
同電位としなければならないが、このためにはスイッチ
用M I S F E T Q sを導通状態にする必
要がある。ところが、スイッチ用M I S F E
T Q sを導通状態にすると、データ線DLからグラ
ンド領域Gへ電流が流出してしまう。この電流の流出を
阻止するために、トランジスタQmとグランド領域Gの
間にMISFETを必要とするからである。しかし1本
実施例では、前記tlt流の流出をスイッチ用M I
S F E T Q sによって行うことができるので
、電流流出阻止用のMISFETが不要となり、メモリ
セルMの専有面積を縮小することができる。
さらに、メモリセルMのスイッチ用MISFETQsを
配線G側に設けたこと及び書込み阻止をデータ線DL側
から行うことにより、各メモリセルMのソース領域を共
通化することができる。これにより、配線Gを各メモリ
セルMのMISFET Q sのソース領域と一体の領
域にでき、また。
配線G側に設けたこと及び書込み阻止をデータ線DL側
から行うことにより、各メモリセルMのソース領域を共
通化することができる。これにより、配線Gを各メモリ
セルMのMISFET Q sのソース領域と一体の領
域にでき、また。
配線Gを半導体領域で形成することができる。したがっ
て、メモリセルMに回路の接地電位を供給するための配
線を半導体基板l上に形成する必要がなくなり、配線ピ
ッチを小さくしセル面積を小さくできる。
て、メモリセルMに回路の接地電位を供給するための配
線を半導体基板l上に形成する必要がなくなり、配線ピ
ッチを小さくしセル面積を小さくできる。
データ線DLを利用して、書込み阻止状態を形成してい
るので、専用の書込み阻止線が不要である。これは1M
l5FETQsを配線G側に設けたことによる。
るので、専用の書込み阻止線が不要である。これは1M
l5FETQsを配線G側に設けたことによる。
以上のような1種々の効果により、メモリセルアレイM
−ARY内において、ワード線WL、高圧ワード線I及
びデータ線DLを実質的に直線に形成できる。したがっ
て、セルのレイアウトが容易であると同時に、その面積
の低減が計れる。
−ARY内において、ワード線WL、高圧ワード線I及
びデータ線DLを実質的に直線に形成できる。したがっ
て、セルのレイアウトが容易であると同時に、その面積
の低減が計れる。
[効果コ
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
(1)、メモリセルをウェル領域でなく半導体基板に設
けたことによって、メモリセルをウェル領域に設けた場
合におけるそのウェル領域と半導体基板の間の寄生容量
をなくすことができる。
けたことによって、メモリセルをウェル領域に設けた場
合におけるそのウェル領域と半導体基板の間の寄生容量
をなくすことができる。
(2)、情報用ゲート電極をスイッチ用MISFETの
ゲート電極に覆い被さるように設けたことによって、メ
モリセルが半導体基板の表面に占める面積が縮小される
ので、半導体記憶装置の集積度を向上することができる
。
ゲート電極に覆い被さるように設けたことによって、メ
モリセルが半導体基板の表面に占める面積が縮小される
ので、半導体記憶装置の集積度を向上することができる
。
(3)、スイッチ爪M I S FF:Tのゲート電極
と情報用ゲート電極との間に絶縁膜を設けたことによっ
て、情報用ゲート電極とスイッチ用MI 5FETのゲ
ート電極の間の寄生容量が低減されるので、メモリセル
の情報の書込み速度および情報の読み出し速度の高速化
を図ることができる。
と情報用ゲート電極との間に絶縁膜を設けたことによっ
て、情報用ゲート電極とスイッチ用MI 5FETのゲ
ート電極の間の寄生容量が低減されるので、メモリセル
の情報の書込み速度および情報の読み出し速度の高速化
を図ることができる。
(4)、前記(1)により、メモリセルをウェル領域に
設けた場合にメモリセルのn型半導体領域と、P型ウェ
ル領域およびn型半導体領域とで構成される寄生バイポ
ーラトランジスタをなくすことができるので、半導体記
憶装置の電気的動作の安定性を向上することができる。
設けた場合にメモリセルのn型半導体領域と、P型ウェ
ル領域およびn型半導体領域とで構成される寄生バイポ
ーラトランジスタをなくすことができるので、半導体記
憶装置の電気的動作の安定性を向上することができる。
(5)、情報記憶用MISFETの情報用ゲート電極に
情報書込み電圧(十Vpp)を印加して情報の書込みを
行い、前記情報用ゲート電極に情報消去電圧(−Vpp
)を印加して情報の消去を行うことにより、半導体基板
を情報の書込みおよび消去のいずれにおいても固定電位
とすることができるので、メモリセルをウェル領域を用
いずに半導体基板に設けることができる。
情報書込み電圧(十Vpp)を印加して情報の書込みを
行い、前記情報用ゲート電極に情報消去電圧(−Vpp
)を印加して情報の消去を行うことにより、半導体基板
を情報の書込みおよび消去のいずれにおいても固定電位
とすることができるので、メモリセルをウェル領域を用
いずに半導体基板に設けることができる。
(6)、前記(5)により、ウェル領域と半導体基板の
間の寄生容量によって情報の書込み速度が低下すること
がないので、情報の書込み速度の高速化を図ることがで
きる。
間の寄生容量によって情報の書込み速度が低下すること
がないので、情報の書込み速度の高速化を図ることがで
きる。
(7)、前記(5)により、情報の書込み時に昇圧回路
の負荷となる寄生容量が極めて小さくなるので、昇圧回
路の電流容量を低減することができる。
の負荷となる寄生容量が極めて小さくなるので、昇圧回
路の電流容量を低減することができる。
(8)、前記(7)により、昇圧回路が半導体基板に占
める面積を低減することができるので、半導体記憶装置
の集積度を向上することができる。
める面積を低減することができるので、半導体記憶装置
の集積度を向上することができる。
(9)、情報記憶用M I S FETをデータ線DL
側に設け、スイッチ用MISFETをグランド領域G側
に設けたことによって、情報記憶用MISFETをグラ
ンド領域G側に設け、スイッチ用MISFETをデータ
線DL側に設けた場合に、情報記憶用MISFETとグ
ランド領域Gの間に設゛けられる電流流出阻止用MIS
FETが不要になるので、メモリセルの専有面積を縮小
して半導体記憶装置の集積度を向上することができる。
側に設け、スイッチ用MISFETをグランド領域G側
に設けたことによって、情報記憶用MISFETをグラ
ンド領域G側に設け、スイッチ用MISFETをデータ
線DL側に設けた場合に、情報記憶用MISFETとグ
ランド領域Gの間に設゛けられる電流流出阻止用MIS
FETが不要になるので、メモリセルの専有面積を縮小
して半導体記憶装置の集積度を向上することができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
例えば、前記実施例では、p−型半導体基板を用いたが
、n−型半導体基板にp−型のウェル領域を形成し、こ
のウェル領域にメモリセルを設けることもできる。本発
明によれば、ウェル領域にメモリセルを設けた場合でも
、情報の書込みおよび消去のいずれにおいても前記ウェ
ル領域には、固定電位を印加しておけばよいからである
。このように、n型基板を用いることによって1周辺回
路を構成するPチャネル型MISFETをウェル領域で
なく半導体基板に設けることができるので。
、n−型半導体基板にp−型のウェル領域を形成し、こ
のウェル領域にメモリセルを設けることもできる。本発
明によれば、ウェル領域にメモリセルを設けた場合でも
、情報の書込みおよび消去のいずれにおいても前記ウェ
ル領域には、固定電位を印加しておけばよいからである
。このように、n型基板を用いることによって1周辺回
路を構成するPチャネル型MISFETをウェル領域で
なく半導体基板に設けることができるので。
そのpチャネル型MISFETの電気的動作速度の高速
化を図ることができる。
化を図ることができる。
また、前記実施例では、半導体記憶装置に内蔵した昇圧
回路から情報書込み電圧(+Vpp)および情報消去電
圧(−Vpp)を得たが、それらの書込み電圧および消
去電圧は、半導体記憶装置の外部から供給することも可
能である。
回路から情報書込み電圧(+Vpp)および情報消去電
圧(−Vpp)を得たが、それらの書込み電圧および消
去電圧は、半導体記憶装置の外部から供給することも可
能である。
さらに、データ線DLが接続されているMNOSトラン
ジスタのドレイン領域となるn+型半導体領域11の一
部、すなわち、ゲート電極12の直下の半導体領域11
をn−型の半導体領域にすることも可能である。このL
DD型の半導体領域は1次のような方法で形成すること
ができる。まず、スイッチ用M I S F E T
Q sのゲート絶縁膜10、ゲートf!!極9および周
辺回路のMISFETのゲート絶縁膜4、ゲートt1を
極3を同一工程で形成する。次に、スイッチ用M I
S F E T Q sのゲート電極9とMNOSトラ
ンジス50mのゲート電極12との間に設けられる!@
縁膜17.情報記憶用ゲート絶縁膜13、ゲートな極1
2を周知の技術によって順次形成する。次に、ゲート絶
縁膜12から露出している前記絶縁膜17をフッ酸痛の
エツチング液によって除去する。なお、このエツチング
工程は必ずしも必要ではない。次に、トランジスタQm
、スイッチ用M I S FETおよび周辺回路のnチ
ャネル型M I S FETのn−型半導体領域を形成
するために、n型不純物、例えばリンをイオン打込みに
よって半導体基板1へ導入する。次に、周知の技術によ
って、ゲート電極12の側部に不純物導入用のマスク(
サイドウオールスペーサ)を形成する。このとき、半導
体装置lの上部のスイッチ用M I S FETのゲー
ト電極9および周辺回路のnチャネル型MISFE−T
のゲート電極3の側部にも不純物導入用のマスクが形成
される0次に、イオン打込みによってn型不純物1例え
ばヒ素を半導体基板1へ導入する。このようにして、周
辺回路のnチャネル型MISFETの半導体領域6、メ
モリセルMのスイッチ用MISFETQsおよびトラン
ジスタQ mの半導体領域11のそれぞれをLDD構造
の半導体領域とすることができる。トランジスタQrn
のドレイン領域の端部の電界を緩和することにより、ホ
ットエレクトロンがゲート絶縁[13に飛び込むことに
よって発生するソフトエラーがなくなるので、EEFR
OMの情報の信頼性を向上することができる。
ジスタのドレイン領域となるn+型半導体領域11の一
部、すなわち、ゲート電極12の直下の半導体領域11
をn−型の半導体領域にすることも可能である。このL
DD型の半導体領域は1次のような方法で形成すること
ができる。まず、スイッチ用M I S F E T
Q sのゲート絶縁膜10、ゲートf!!極9および周
辺回路のMISFETのゲート絶縁膜4、ゲートt1を
極3を同一工程で形成する。次に、スイッチ用M I
S F E T Q sのゲート電極9とMNOSトラ
ンジス50mのゲート電極12との間に設けられる!@
縁膜17.情報記憶用ゲート絶縁膜13、ゲートな極1
2を周知の技術によって順次形成する。次に、ゲート絶
縁膜12から露出している前記絶縁膜17をフッ酸痛の
エツチング液によって除去する。なお、このエツチング
工程は必ずしも必要ではない。次に、トランジスタQm
、スイッチ用M I S FETおよび周辺回路のnチ
ャネル型M I S FETのn−型半導体領域を形成
するために、n型不純物、例えばリンをイオン打込みに
よって半導体基板1へ導入する。次に、周知の技術によ
って、ゲート電極12の側部に不純物導入用のマスク(
サイドウオールスペーサ)を形成する。このとき、半導
体装置lの上部のスイッチ用M I S FETのゲー
ト電極9および周辺回路のnチャネル型MISFE−T
のゲート電極3の側部にも不純物導入用のマスクが形成
される0次に、イオン打込みによってn型不純物1例え
ばヒ素を半導体基板1へ導入する。このようにして、周
辺回路のnチャネル型MISFETの半導体領域6、メ
モリセルMのスイッチ用MISFETQsおよびトラン
ジスタQ mの半導体領域11のそれぞれをLDD構造
の半導体領域とすることができる。トランジスタQrn
のドレイン領域の端部の電界を緩和することにより、ホ
ットエレクトロンがゲート絶縁[13に飛び込むことに
よって発生するソフトエラーがなくなるので、EEFR
OMの情報の信頼性を向上することができる。
また、メモリセルMは前記実施例に示したメモリセル以
外に種々の形を採用することができる。
外に種々の形を採用することができる。
例えば第5図に示すように、トランジスタQmとデータ
線DLとの間に、新たなスイッチ用MISFETQSを
設けてもよい。M I S F E T Q sはM
I S F E T Q sと略同−の構造とされる。
線DLとの間に、新たなスイッチ用MISFETQSを
設けてもよい。M I S F E T Q sはM
I S F E T Q sと略同−の構造とされる。
MIする。ワード線WLはワード線WL及びIと平行に
形成される。ワード線WLは、書込み時及び消去時には
、全てが電源電位Vcc(ハイレベル)とされる。また
、ワード線WLを設けたことにより、書込み時の選択さ
れたワード線WLは電源電位Vcc又は正の高電位子V
PPとされる。また、メモリセルMは、例えばフローテ
ィングゲート型であってもよい。
形成される。ワード線WLは、書込み時及び消去時には
、全てが電源電位Vcc(ハイレベル)とされる。また
、ワード線WLを設けたことにより、書込み時の選択さ
れたワード線WLは電源電位Vcc又は正の高電位子V
PPとされる。また、メモリセルMは、例えばフローテ
ィングゲート型であってもよい。
第6図に示すように、前記実施例において書込み阻止回
路WIを省略することができる。YデコーダY−OCR
の出力は、書込み時には、選択されたデータ$1lDL
のみをロウレベルのO[V]とされ、他のデータ線DL
をハイレベルの+VPP(15[V])とされる。この
ため、YデコーダY−DCRには高電圧VPPが切換回
路SWCから供給される。これによって、情報の書込み
及び書込み阻止を行うことができる。これは、スイッチ
用M I S F E T Q sを配線G側に設け、
かつ。
路WIを省略することができる。YデコーダY−OCR
の出力は、書込み時には、選択されたデータ$1lDL
のみをロウレベルのO[V]とされ、他のデータ線DL
をハイレベルの+VPP(15[V])とされる。この
ため、YデコーダY−DCRには高電圧VPPが切換回
路SWCから供給される。これによって、情報の書込み
及び書込み阻止を行うことができる。これは、スイッチ
用M I S F E T Q sを配線G側に設け、
かつ。
データ線を用いて書込み阻止を行っているからである。
書込み/消去回路W/Eは、外部端子から直接アドレス
信号を受けるような、XデコーダX−DCRと略同様の
デコーダ(高圧デコーダ)としてもよい。
信号を受けるような、XデコーダX−DCRと略同様の
デコーダ(高圧デコーダ)としてもよい。
第1図は、本発明の一実施例のEEFROMを構成した
チップの要部の平面図であり、第1図の領域AはEEP
ROMのメモリセルの平面図、第1図の領域BはEEP
ROMの周辺回路を構成するM I S FETの平面
図である。 第2図は、第1図の領域Aの■−■切断線における断面
図。 第3図は、第1図の領域Bのm−m切断線における断面
図である。 第4図は、第1図に示したEEPROMの概略を示す等
価回路図、 第5図及び第6図は、本発明の他の実施例を示す図であ
る。 1・・・半導体基板、2・・・ウェル領域、3.9.1
2・・・ゲート電極、4.10.13.13A、13B
・・・ゲート絶縁膜、5,6.8.11・・・半導体領
域、7・・・フィールド絶縁膜、14・・・導ffi層
、15.17・・・絶縁膜、16・・・接続孔、HLG
、LVG・・昇圧回路、SWC・・・切換回路、WI・
・・書込み阻止回路、X−DCR・・・Xデコーダ、W
/E・・・書込み/消去回路、Y−DCR・・・Yデコ
ーダ、Ilo・・・入出力回路、■・・・高圧ワード線
、WL・・・ワード線。 M・・・メモリセル、DL・・・データ線。 代理人 弁理士 小川勝馬1111.・! 第 5 図 第 6 図
チップの要部の平面図であり、第1図の領域AはEEP
ROMのメモリセルの平面図、第1図の領域BはEEP
ROMの周辺回路を構成するM I S FETの平面
図である。 第2図は、第1図の領域Aの■−■切断線における断面
図。 第3図は、第1図の領域Bのm−m切断線における断面
図である。 第4図は、第1図に示したEEPROMの概略を示す等
価回路図、 第5図及び第6図は、本発明の他の実施例を示す図であ
る。 1・・・半導体基板、2・・・ウェル領域、3.9.1
2・・・ゲート電極、4.10.13.13A、13B
・・・ゲート絶縁膜、5,6.8.11・・・半導体領
域、7・・・フィールド絶縁膜、14・・・導ffi層
、15.17・・・絶縁膜、16・・・接続孔、HLG
、LVG・・昇圧回路、SWC・・・切換回路、WI・
・・書込み阻止回路、X−DCR・・・Xデコーダ、W
/E・・・書込み/消去回路、Y−DCR・・・Yデコ
ーダ、Ilo・・・入出力回路、■・・・高圧ワード線
、WL・・・ワード線。 M・・・メモリセル、DL・・・データ線。 代理人 弁理士 小川勝馬1111.・! 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、電荷をトランジスタに蓄積することによって情報を
記憶し、前記情報の書込み及び消去を電気的に行う半導
体記憶装置であって、前記電荷蓄積用トランジスタのゲ
ート電極に正または負の高電圧を印加することによって
、夫々、前記情報の書込みまたは消去を行う半導体記憶
装置。 2、前記正の高電圧及び負の高電圧を発生するための回
路を備えたことを特徴とする特許請求の範囲第1項記載
の半導体記憶装置。 3、電荷をトランジスタに蓄積することによって情報を
記憶し、前記情報の書込み及び消去を電気的に行う半導
体記憶装置であって、前記電荷蓄積用トランジスタのゲ
ート電極に正または負の高電圧を印加し、前記電荷蓄積
用トランジスタの形成領域に固定電位を印加することに
よって、夫々、前記情報の書込みまたは消去を行う半導
体記憶装置。 4、前記電荷蓄積用トランジスタの形成領域はP型半導
体領域であり、前記固定電圧は回路の接地電位であるこ
とを特徴とする特許請求の範囲第3項記載の半導体記憶
装置。 5、前記P型半導体領域はP型半導体基板であることを
特徴とする特許請求の範囲第4項記載の半導体記憶装置
。 6、電荷をトランジスタに蓄積することによって情報を
記憶し、前記情報の書込み及び消去を電気的に行う半導
体記憶装置であって、前記電荷蓄積用トランジスタを含
むメモリセルが、データ線と固定電位の印加された配線
との間に接続されてなる半導体記憶装置。 7、前記メモリセルは前記電荷蓄積用トランジスタとこ
れに直列に接続された少なくとも1つのスイッチ用トラ
ンジスタとからなり、前記スイッチ用トランジスタは前
記配線に接続されていることを特徴とする特許請求の範
囲第6項記載の半導体記憶装置。 8、前記配線は主として半導体領域からなる特許請の範
囲第6項又は第7項記載の半導体記憶装置。 9、前記電荷蓄積用トランジスタのゲート電極に正の高
電圧を印加することによって、夫々、前記情報の書込み
を行う場合に、前記情報の書込まれるメモリセルに接続
されるデータ線以外のデータ線に、前記高電圧を印加す
ることを特徴とする特許請求の範囲第6項乃至第8項の
いずれかに記載の半導体記憶装置。 10、前記メモリセルは、前記電荷蓄積用トランジスタ
と前記スイッチ用トランジスタからなることを特徴とす
る特許請求の範囲第7項乃至第9項のいずれかに記載の
半導体記憶装置。 11、前記情報の書込み時に、前記スイッチ用トランジ
スタを非導通状態とすることを特徴とする特許請求の範
囲第9項記載の半導体記憶装置。 12、前記固定電位は回路の接地電位であることを特徴
とする特許請求の範囲第6項乃至第11項のいずれかに
記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184230A JPS6245182A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184230A JPS6245182A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6245182A true JPS6245182A (ja) | 1987-02-27 |
Family
ID=16149649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60184230A Pending JPS6245182A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6245182A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04348080A (ja) * | 1991-05-25 | 1992-12-03 | Rohm Co Ltd | 不揮発性メモリ |
JPH0551548U (ja) * | 1991-12-17 | 1993-07-09 | 三菱自動車工業株式会社 | 制御盤の冷却装置 |
US5343423A (en) * | 1991-05-29 | 1994-08-30 | Rohm Co., Ltd. | FET memory device |
US5949715A (en) * | 1989-02-06 | 1999-09-07 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US6236064B1 (en) * | 1991-03-15 | 2001-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
JP2008162063A (ja) * | 2006-12-27 | 2008-07-17 | King Jim Co Ltd | 綴じ具およびファイル用具 |
-
1985
- 1985-08-23 JP JP60184230A patent/JPS6245182A/ja active Pending
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6747902B2 (en) | 1989-02-06 | 2004-06-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory apparatus |
US6791882B2 (en) | 1989-02-06 | 2004-09-14 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
US6259629B1 (en) | 1989-02-06 | 2001-07-10 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US6438036B2 (en) | 1989-02-06 | 2002-08-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US5991200A (en) * | 1989-02-06 | 1999-11-23 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US6016273A (en) * | 1989-02-06 | 2000-01-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US6157576A (en) * | 1989-02-06 | 2000-12-05 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US6181600B1 (en) | 1989-02-06 | 2001-01-30 | Hitachi, Ltd | Nonvolatile semiconductor memory device |
US7372741B2 (en) | 1989-02-06 | 2008-05-13 | Renesas Technology Corp. | Nonvolatile memory apparatus having a processor and plural memories one or more of which is a nonvolatile memory having circuitry which performs an erase operation and an erase verify operation when the processor specifies the erase operation mode to the nonvolatile memory |
US7099199B2 (en) | 1989-02-06 | 2006-08-29 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
US5949715A (en) * | 1989-02-06 | 1999-09-07 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
US7020028B2 (en) | 1989-02-06 | 2006-03-28 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
US6236064B1 (en) * | 1991-03-15 | 2001-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
JPH04348080A (ja) * | 1991-05-25 | 1992-12-03 | Rohm Co Ltd | 不揮発性メモリ |
US5343423A (en) * | 1991-05-29 | 1994-08-30 | Rohm Co., Ltd. | FET memory device |
JPH0551548U (ja) * | 1991-12-17 | 1993-07-09 | 三菱自動車工業株式会社 | 制御盤の冷却装置 |
JP2008162063A (ja) * | 2006-12-27 | 2008-07-17 | King Jim Co Ltd | 綴じ具およびファイル用具 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8687455B2 (en) | Nonvolatile semiconductor memory | |
US4903236A (en) | Nonvolatile semiconductor memory device and a writing method therefor | |
US6456541B2 (en) | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases | |
US5793678A (en) | Parellel type nonvolatile semiconductor memory device method of using the same | |
US8189399B2 (en) | EEPROM having single gate structure and method of operating the same | |
US6429724B1 (en) | Semiconductor device capable of generating a plurality of voltages | |
EP0616334B1 (en) | Non-volatile semiconductor memory device having floating gate | |
JP3342730B2 (ja) | 不揮発性半導体記憶装置 | |
KR19990071463A (ko) | 반도체 집적회로장치 | |
JPH11120779A (ja) | 不揮発性半導体記憶装置 | |
JPS6245182A (ja) | 半導体記憶装置 | |
JPH11238814A (ja) | 半導体記憶装置およびその制御方法 | |
US6643210B2 (en) | Semiconductor integrated circuit device and method of controlling the same | |
JP2000049299A (ja) | チャージポンプ回路およびそれを備える不揮発性半導体記憶装置 | |
US6434047B1 (en) | Semiconductor memory system | |
JPH08106791A (ja) | 半導体記憶装置の駆動方法 | |
JPH11273369A (ja) | 絶縁ゲート型電界効果トランジスタ | |
US6990020B2 (en) | Non-volatile memory cell techniques | |
JP2006339554A (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
US6853027B2 (en) | Semiconductor nonvolatile memory with low programming voltage | |
JP4403318B2 (ja) | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 | |
JP2003347435A (ja) | 半導体装置 | |
US20230200062A1 (en) | Semiconductor device | |
JP3856736B2 (ja) | 不揮発性半導体記憶装置、およびその駆動方法 | |
JPH05226665A (ja) | 半導体記憶装置 |