KR100280418B1

KR100280418B1 - 위상비교회로

Info

Publication number: KR100280418B1
Application number: KR1019970076820A
Authority: KR
Inventors: 강동오
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2001-02-01
Also published as: KR19990056802A

Abstract

본 발명은 내부클럭신호와 기준클럭신호의 위상차를 비교하고 그 결과 내부클럭신호가 빠른 경우 위상차를 어느정도 줄인 다음 위상 보상부에 공급하기 위하여, 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 검출하여 위상차에 상응되는 펄스폭을 갖는 지연제어신호(Y)를 출력하는 위상 비교부(41)와; 상기 위상 비교부(41)에서 출력되는 지연제어신호(Y)에 따라 상기 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 소정 범위 이내로 감소시켜 출력하는 위상 지연부(42)와; 상기 위상 지연부(42)에서 위상차가 조정된 내부 클럭신호를 다시 기준신호와 비교하여 서로간의 위상을 정확하게 동기시키는 위상 보상부(43)로 구성한 것이다.

Description

위상 비교 회로{PHASE COMPARATING CIRCUIT}

본 발명은 기준 클럭신호와 내부 클럭신호의 위상을 비교하여 위상을 보상하는 기술에 관한 것으로, 특히 위상 비교회로에서 기준 클럭신호와 내부 클럭신호의 위상 차를 검출하고 그들간의 위상차를 최소화한 다음 위상 보상회로에 입력하도록한 위상 비교 회로에 관한 것이다.

도 1은 종래기술에 의한 위상 비교회로의 블록도로서 이에 도시한 바와 같이, 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 비교하여 내부클럭신호(IN_CLK)가 더 빠른 경우 빠름신호(FAST)를 출력하고 늦은 경우 늦음신호(SLOW)를 출력하는 위상 비교부(11)와; 상기 위상 비교부(11)로부터 입력되는 빠름신호(FAST), 늦음신호(SLOW)를 근거로 내부클럭신호(IN_CLK)의 위상을 보상하여 출력하는 위상 보상부(12)로 구성된 것으로, 이의 작용을 도 2 및 도 3a,3b를 참조하여 설명하면 다음과 같다.

먼저, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우, 도 3a에서와 같이 RS 래치 플립플롭(RS2)의 출력노드(n2)에 "하이"가 출력되어 출력경로가 인에이블되므로 기준클럭신호(REF_CLK)의 클럭킹 데이터가 출력노드(out)로 출력된다.

반대로, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 늦은 경우, 도 3b에서와 같이 RS 래치 플립플롭(RS1)의 출력노드(n1)에 "하이"가 출력되어 출력경로가 디스에이블되므로 클럭킹 데이터가 출력되지 못한다.

이와 같이 종래기술에 있어서는 위상 비교회로에서 두 클럭신호의 위상을 비교하여 어느 클럭신호의 위상이 더 빠르거나 느린지의 여부만을 알려주게 되고, 어느 정도의 위상차를 갖는지에 대한 정보를 출력하지 않아 위상 보상회로에서 위상을 보상할 때 지연 록킹 타임이 길어지고 이로 인하여 전력을 많이 소모하게 되는 결함이 있었다.

따라서, 본 발명에서 해결하고자 하는 기술적 과제는 위상 비교회로에서 기준 클럭신호와 내부 클럭신호의 위상 차를 검출하고, 위상 지연부에서 위상차를 최소화한 다음 위상 보상회로에 입력하는 위상 비교 회로를 제공함에 있다.

도 1은 종래기술에 의한 위상 비교회로의 블록도.

도 2는 종래기술에 의한 위상 비교 회로도.

도 3a,3b는 도 2 각부의 파형도.

도 4는 본 발명에 의한 위상 비교 회로의 일실시 구현예를 보인 블록도.

도 5는 도 4에서 위상 비교부내의 위상차 검출회로도.

도 6a,6b는 도 5 각부의 파형도.

도 7은 도 4에서 위상 지연부의 일실시 구현예를 보인 회로도.

도 8은 도 7에서 지연시간 설정부의 일실시 구현예를 보인 블록도.

***도면의 주요 부분에 대한 부호의 설명***

41 : 위상 비교부 42 : 위상 지연부

43 : 위상 보상부

도 4는 본 발명의 목적을 달성하기 위한 위상 비교 회로의 일실시 구현예를 보인 블록도로서 이에 도시한 바와 같이, 내부클럭신호(IN_CLK)와 기준클럭신호(REF_ CLK)의 위상차를 검출하여 위상차에 상응되는 펄스폭을 갖는 지연제어신호(Y)를 출력하는 위상 비교부(41)와; 상기 위상 비교부(41)에서 출력되는 지연제어신호(Y)에 따라 상기 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 소정 범위 이내로 감소시켜 출력하는 위상 지연부(42)와; 상기 위상 지연부(42)에서 위상차가 조정된 내부 클럭신호를 다시 기준신호와 비교하여 서로간의 위상을 정확하게 동기시키는 위상 보상부(43)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.

위상비교부(41)에서는 내부의 위상차 검출회로를 이용하여 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 비교검출하게 되는데, 도 5는 그와 같은 위상차 검출회로의 일실시 구현예를 보인 것이다.

즉, 내부클럭신호(IN_CLK)는 직렬접속된 두 개의 인버터(I51),(I52)를 연속적으로 통해 낸드게이트(ND51)의 일측 입력단자에 공급되고, 기준클럭신호(REF_CLK)는 직렬접속된 세 개의 인버터(I53-I55)를 연속적으로 통해 그 낸드게이트(ND51)의 타측 입력단자에 공급된다. 따라서, 상기 낸드게이트(ND51)는 상기의 경로를 통해 입력되는 두 클럭신호를 낸드조합하여 출력하게 되고, 이는 다시 인버터(I56)를 통해 반전되어 출력된다.

상기 두 클럭신호(IN_CLK)(REF_CLK)를 상기와 같이 처리하여 지연제어신호(Y)를 생성하는 이유는 위상비교시 정확성을 향상시키기 위함이다.

도 6a는 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우 상기 도 5와 같은 처리과정과 도 7과 같은 위상 지연부(42)에서의 처리과정을 보인 타이밍도이다.

즉, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우 인에이블신호(EN)가 "로우"가 되므로 전송게이트(TR71)가 온되는 반면 전송게이트(TR72)가 오프된다. 따라서, 내부 클럭신호(IN_CLK)가 상기 전송게이트(TR71)를 통해 위상 지연회로(42B)에 전달되고, 여기서 상기 지연제어신호(Y)의 펄스폭에 상응되는 시간만큼 지연처리된다.

예로써, 도 8에서와 같이 상기 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_ CLK)의 위상보다 조금 빠른 경우, 해당 지연펄스폭을 갖는 지연제어신호(예: Y1)를 모스트랜지스터(M81)의 게이트에 공급하게 되므로 내부클럭신호(IN_CLK)가 지연기(81)를 통해 조금 지연된 후 그 엔모스(M81)를 통해 위상보상부(43)의 내부클럭신호로 공급된다.

그러나, 상기 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 월등히 빠른 경우, 해당 지연펄스폭을 갖는 지연제어신호(예: Y5)를 모스트랜지스터(M85)의 게이트에 공급하게 되므로 내부클럭신호(IN_CLK)가 지연기(85)를 통해 많이 지연된 후 그 엔모스(M85)를 통해 위상보상부(43)의 내부 클럭신호로 공급된다.

한편, 상기 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 느린 경우, 상기 인에이블신호(EN)가 "하이"가 되므로 상기와 반대로 전송게이트(TR71)가 오프되는 반면 전송게이트(TR72)가 온된다. 따라서, 이때에는 기준클럭신호(REF_CLK)가 상기 전송게이트(TR72)를 통과한 다음 상기와 같이 지연처리되지 않고 직접 위상보상부(43)의 내부 클럭신호로 공급된다.

결국, 상기와 같은 과정을 통해 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차가 줄어든 다음 위상보상부(43)에 공급되므로 여기서, 위상을 보상할 때 지연 록킹 타임이 그만큼 줄어들게 된다.

이상에서 상세히 설명한 바와 같이, 본 발명은 위상 비교회로에서 기준 클럭신호와 내부 클럭신호의 위상 차를 검출하고, 위상 지연부에서 그들간의 위상차를 최소화한 다음 위상 보상회로에 입력함으로써 위상을 보상할 때 지연 록킹 타임이 그만큼 줄어들게 되어 전력 소모량을 줄일 수 있는 효과가 있다.

Claims

내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 검출하여 위상차에 상응되는 펄스폭을 갖는 지연제어신호(Y)를 출력하는 위상 비교부(41)와; 상기 위상 비교부(41)에서 출력되는 지연제어신호(Y)에 따라 상기 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 소정 범위 이내로 감소시켜 출력하는 위상 지연부(42)와; 상기 위상 지연부(42)에서 위상차가 조정된 내부 클럭신호를 다시 기준신호와 비교하여 서로간의 위상을 정확하게 동기시키는 위상 보상부(43)로 구성한 것을 특징으로 하는 위상 비교 회로.
제1항에 있어서, 위상 비교부(41)는 상기 내부클럭신호(IN_CLK)의 단자를 직렬 접속된 인버터(I51),(I52)를 순차적으로 통해 낸드게이트(ND51)의 일측 입력단자에 접속하고, 상기 기준클럭신호(REF_CLK)의 단자를 더 많이 직렬 접속된 인버터(I53-I55)를 순차적으로 통해 그 낸드게이트(ND51)의 타측 입력단자에 접속한 후 그 낸드게이트(ND51)의 출력단자를 인버터(I56)를 통해 지연제어신호(Y)의 단자에 접속하여 구성한 위상차 검출회로를 포함시켜 구성한 것을 특징으로 하는 위상 비교 회로.
제1항에 있어서, 위상 지연부(42)는 인에이블신호(EN)를 근거로 하여, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우 그 내부클럭신호(IN_CLK)를 선택하여 출력하고 반대인 경우 기준클럭신호(REF_CLK)를 선택하여 출력하는 전송게이트(TR71),(TR72)와; 상기 전송게이트(TR71)를 통해 내부클럭신호(IN_CLK)가 출력될 때 상기 지연제어신호(Y)의 펄스폭에 따라 해당 시간만큼 지연시켜 출력하고, 상기 전송게이트(TR72)를 통해 기준클럭신호(REF_CLK)가 출력되는 경우 그대로 통과시키는 위상 지연회로(42B)로 구성한 것을 특징으로 하는 위상 비교 회로.